KR100416612B1 - 칩 면적을 최소화시키는 반도체 메모리 장치 - Google Patents

칩 면적을 최소화시키는 반도체 메모리 장치 Download PDF

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KR100416612B1 KR10-2002-0011345A KR20020011345A KR100416612B1 KR 100416612 B1 KR100416612 B1 KR 100416612B1 KR 20020011345 A KR20020011345 A KR 20020011345A KR 100416612 B1 KR100416612 B1 KR 100416612B1
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Abstract

칩 면적을 최소화시키는 반도체 메모리 장치가 개시된다. 본 발명에 따른 반도체 메모리 장치는 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터, 상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터는 인접한 비트라인과 비트라인 사이에 배치되는 것을 특징으로 한다. 본 발명에 따른 반도체 메모리 장치는 로컬 입출력 라인 및 글로벌 입출력 라인을 연결하는 게이팅 회로와 피모스 센스 앰프 구동 회로 및 엔모스 센스 앰프 구동 회로를 비트라인 사이에 배치함에 의하여 칩 면적을 줄일 수 있는 장점이 있다.

Description

칩 면적을 최소화시키는 반도체 메모리 장치{Semiconductor memory device for reducing the chip size}
본 발명은 반도체 메모리 장치에 관한 것으로서, 특히 로컬 입출력 라인과 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 사용되는 회로를 효과적으로 배치하여 칩의 면적을 감소시키는 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치가 고성능화 고집적화 되면서, 칩의 면적을 감소시키기 위한 노력이 반도체 메모리 장치의 제조 공정이나 회로뿐만 아니라 회로의 배치 방법, 즉, 래이 아웃(layout) 분야에서도 이루어지고 있다.
메모리 코어(memory core)에 사용되는 회로는 대부분 동일한 회로가 반복되어 사용되므로 일정한 회로의 래이 아웃 사이즈가 클 경우에는 전체 칩 사이즈에 영향을 미치게된다.
보통의 디램(DRAM: Dynamic Random Access Memory)에서 다중 입출력(multi input/output)을 구현하기 위하여 로컬 입출력 라인(local I/O line)과 글로벌 입출력 라인(global I/O line)을 사용한다. 그런데 로컬 입출력 라인(local I/O line)과 글로벌 입출력 라인(global I/O line)을 사용하는 경우, 로컬 입출력 라인(local I/O line)과 글로벌 입출력 라인(global I/O line)을 서로 연결하여 주는 게이팅 회로가 필요하다. 게이팅 회로는 로컬 입출력 라인(local I/O line)과 글로벌 입출력 라인(global I/O line)을 연결하는 트랜지스터들로 구성되며, 따라서 이러한 트랜지스터들에 의한 래이 아웃(layout)의 증가로 인하여 칩 면적이 증가되는 문제가 있다.
도 1(a)는 일반적인 로컬 입출력 라인과 글로벌 입출력 라인을 구비하는 반도체 메모리 장치를 나타내는 블럭도이다.
도 1(b)는 도 1(a)에 대응하는 로컬 입출력 라인과 글로벌 입출력 라인을 구비하는 반도체 메모리 장치를 나타내는 회로도이다.
도 2는 도 1의 게이팅 회로와 엔모스 및 피모스 센스 앰프 구동회로의 트랜지스터들의 배치를 나타내는 블록도이다.
도 1 및 도 2를 참조하면, 일반적인 반도체 메모리 장치(100)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결된 메모리 셀 어레이(105), 비트라인 이퀄라이져 회로(110), 아이솔레이션 트랜지스터(115), 피모스 센스 앰프 회로(120), 피모스 센스 앰프 회로(120)를 구동하는 피모스 센스 앰프 구동 회로(125), 전송 게이트 회로(130), 엔모스 센스 앰프 회로(135) 및 엔모스 센스 앰프 회로(135)를 구동하는 엔모스 센스 앰프 구동 회로(145)를 구비하는 메모리 코어와 로컬 입출력 라인(GIO, GIOB) 및 글로벌 입출력 라인(LIO, LIOB)을 연결하는 게이팅 회로(140)를 구비한다.
메모리 셀 어레이(105) 옆으로 비트라인 이퀄라이져 회로(110)가 배치되며 비트라인 이퀄라이져 회로(110) 옆으로 아이솔레이션 트랜지스터(115)와 피모스 센스 앰프 회로(120)가 배치된다. 피모스 센스 앰프 회로(120)의 옆으로 피모스 센스 앰프 구동 회로(125)가 배치된다. 피모스 센스 앰프 구동 회로(125)는 피모스 센스 앰프 회로(120)와 전원 전압(VCC) 사이에 연결되는 피모스 트랜지스터이다. 피모스 센스 앰프 구동 회로(125) 옆으로 전송 게이트 회로(130)가 배치된다. 전송 게이트회로(130)의 옆으로 로컬 입출력 라인(GIO, GIOB) 및 글로벌 입출력 라인(LIO, LIOB)을 연결하는 게이팅 회로(140)가 배치된다. 게이팅 회로(140)는 로컬 입출력 라인(GIO, GIOB) 및 글로벌 입출력 라인(LIO, LIOB)을 연결하는 두 개의 트랜지스터들(MN1, MN2)을 구비한다. 게이팅 회로(140)의 옆으로 엔모스 센스 앰프 구동 회로(145)와 엔모스 센스 앰프 회로(135)가 배치된다. 엔모스 센스 앰프 구동 회로(145)는 엔모스 센스 앰프 회로(135)와 그라운드에 연결되는 엔모스 트랜지스터이다. 엔모스 센스 앰프 회로(135)의 옆으로 아이솔레이션 트랜지스터(115)와 비트라인 이퀄라이져 회로(110)가 배치된다.
각각의 회로부의 구성 및 동작은 일반적인 반도체 메모리 장치의 동작과 동일하며, 이는 본 발명의 기술분야에서 통상의 지식을 가진 자라면 그 동작을 이해할 수 있으므로, 여기서는 각각의 회로부의 동작에 대한 상세한 설명은 생략한다.
도 1을 참조하면, 일반적인 반도체 메모리 장치(100)는 게이팅 회로(140)의 트랜지스터들(MN1, MN2)에 의하여 메모리 셀 어레이(105)가 위치된 방향으로 래이 아웃(lay out)면적이 증가되는 것을 알 수 있다. 또한 피모스 센스 앰프 구동 회로(125)와 엔모스 센스 앰프 구동 회로(145)에 의하여 메모리 셀 어레이(105)가 위치된 방향으로 래이 아웃(lay out)면적이 증가되는 것을 알 수 있다. 이는 도 2에 나타난 것과 같이 게이팅 회로(140)의 트랜지스터들(MN1, MN2)이나 피모스 센스 앰프 구동 회로(125)와 엔모스 센스 앰프 구동 회로(145)의 트랜지스터들이 비트라인(BL)과 수직하게 배치되기 때문이다. 좀더 정확히 설명하면, 게이팅 회로(140)의 트랜지스터들(MN1, MN2)이나 피모스 센스 앰프 구동 회로(125)와 엔모스 센스 앰프구동 회로(145)의 트랜지스터들의 게이트가 비트라인(BL)과 수직하게 배치되기 때문이다. 게이팅 회로(140)의 트랜지스터들(MN1, MN2), 피모스 센스 앰프 구동 회로(125)와 엔모스 센스 앰프 구동 회로(145)의 트랜지스터에 의하여 수 %의 칩 면적이 증가되는 문제가 있다.
본 발명이 이루고자하는 기술적 과제는, 로컬 입출력 라인 및 글로벌 입출력 라인을 연결하는 게이팅 회로와 피모스 센스 앰프 구동 회로 및 엔모스 센스 앰프 구동 회로에 의한 칩 면적의 증가가 없는 반도체 메모리 장치를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1(a)는 일반적인 로컬 입출력 라인과 글로벌 입출력 라인을 구비하는 반도체 메모리 장치를 나타내는 블럭도이다.
도 1(b)는 도 1(a)에 대응하는 로컬 입출력 라인과 글로벌 입출력 라인을 구비하는 반도체 메모리 장치를 나타내는 회로도이다.
도 2는 도 1의 게이팅 회로와 엔모스 및 피모스 센스 앰프 구동회로의 트랜지스터들의 배치를 나타내는 블록도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 도 3의 실시예의 트랜지스터들을 상세하게 나타낸 도면이다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 6은 도 5의 실시예의 트랜지스터들을 상세하게 나타낸 도면이다.
도 7은 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 형태를 나타내는 도면이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터, 상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터는 인접한 비트라인과 비트라인 사이에 배치되는 것을 특징으로 한다.
상기 로컬 입출력 라인중 제 1 로컬 입출력 라인은 비트 라인에 한 단이 연결된 상기 전송 게이트 회로의 제 1 전송 트랜지스터의 다른 한 단에 연결되고, 상기 로컬 입출력 라인중 제 2 로컬 입출력 라인은 상보 비트 라인에 한 단이 연결된 상기 전송 게이트 회로의 제 2 전송 트랜지스터의 다른 한 단에 연결되는 것을 특징으로 한다.
상기 글로벌 입출력 라인 중 제 1 글로벌 입출력 라인은 상기 제 1 로컬 입출력 라인에 한 단이 연결된 상기 제 1 트랜지스터의 다른 한 단에 연결되고, 상기 글로벌 입출력 라인 중 제 2 글로벌 입출력 라인은 상기 제 2 로컬 입출력 라인에 한 단이 연결된 상기 제 2 트랜지스터의 다른 한 단에 연결되는 것을 특징으로 한다.
상기 제 1 구동 트랜지스터는 제 1 및 제 2 피모스 트랜지스터가 크로스 커플된 상기 피모스 센스 앰프 회로의 상기 제 1 및 제 2 피모스 트랜지스터의 연결 노드에 제 1 단이 연결되며, 전원 전압에 제 2 단이 연결되고, 피모스 센스 앰프 회로의 구동 신호에 게이트가 연결된다.
상기 제 2 구동 트랜지스터는 제 1 및 제 2 엔모스 트랜지스터가 크로스 커플된 상기 엔모스 센스 앰프 회로의 상기 제 1 및 제 2 엔모스 트랜지스터의 연결 노드에 제 1 단이 연결되며 접지 전압에 제 2 단이 연결되고, 엔모스 센스 앰프 회로의 구동 신호에 게이트가 연결된다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는, 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터는 각각 인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 3 실시예에 따른 반도체 메모리 장치는, 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터는 각각, 인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 4 실시예에 따른 반도체 메모리 장치는, 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터 각각과, 상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터 각각은 인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 5 실시예에 따른 반도체 메모리 장치는, 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터 각각은 인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되고, 상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터 각각은 상기 제 1 및 제 2 트랜지스터가 배치되는 비트라인과 동일한 비트라인 사이에 상기 제 1 및 제 2 트랜지스터와 인접하여 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 6 실시예에 따른 반도체 메모리 장치는 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 N(N은 자연수) 개의 제 1 서브 트랜지스터들 및 M(M은 자연수) 개의 제 2 서브 트랜지스터들을 구비하고, 상기 제 1 서브 트랜지스터들 및 상기 제 2 서브 트랜지스터들은 인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 한다. 상기 제 1 및 제 2 서브 트랜지스터들은 각각의 폭(WIDTH)이 인접한 두 비트라인 사이의 폭보다 작은 것을 특징으로 한다. 또한 상기 N 개의 제 1 서브 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고, 상기 M 개의 제 2 서브 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 7 실시예에 따른 반도체 메모리 장치는, 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 피모스 센스 앰프 구동 회로에 존재하는 L(L은 자연수) 개의 제 1 서브 구동 트랜지스터들 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 P(P는 자연수) 개의 제 2 서브 구동 트랜지스터들을 구비하고, 상기 제 1 서브 구동 트랜지스터들 및 상기 제 2 서브 구동 트랜지스터들은 인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 한다.
상기 제 1 및 제 2 서브 구동 트랜지스터들은 폭(WIDTH)이 인접한 두 비트라인 사이의 폭보다 작은 것을 특징으로 한다. 상기 L 개의 제 1 서브 구동 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고, 상기 M 개의 제 2 서브 구동 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 8 실시예에 따른 반도체 메모리 장치는, 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 N(N은 자연수) 개의 제 1 서브 트랜지스터들, M(M은 자연수) 개의 제 2 서브 트랜지스터들, 상기 피모스 센스 앰프 구동 회로에 존재하는 L(L은 자연수) 개의 제 1 서브 구동 트랜지스터들 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 P(P는 자연수) 개의 제 2 서브 구동 트랜지스터들을 구비하고, 상기 제 1, 제 2 서브 트랜지스터들 및 상기 제 1, 제 2 서브 구동 트랜지스터들은 각각 인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제 9 실시예에 따른 반도체 메모리 장치는, 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 N(N은 자연수) 개의 제 1 서브 트랜지스터들, M(M은 자연수) 개의 제 2 서브 트랜지스터들, 상기 피모스 센스 앰프 구동 회로에 존재하는 L(L은 자연수) 개의 제 1 서브 구동 트랜지스터들 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 P(P는 자연수) 개의 제 2 서브 구동 트랜지스터들을 구비하고, 상기 제 1 서브 트랜지스터들 및 상기 제 2 서브 트랜지스터들 각각은 인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되고, 상기 제 1 서브 구동 트랜지스터들 및 상기 제 2서브 구동 트랜지스터들 각각은 상기 제 1 및 제 2 서브 트랜지스터들이 배치되는 비트라인과 동일한 비트라인 사이에 상기 제 1 및 제 2 서브 트랜지스터들과 인접하며 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 한다.
상기 제 1, 제 2 서브 트랜지스터들 및 상기 제 1, 제 2 서브 구동 트랜지스터들은 폭(WIDTH)이 인접한 두 비트라인 사이의 폭보다 작은 것을 특징으로 한다. 또한 상기 N 개의 제 1 서브 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고, 상기 M 개의 제 2 서브 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고, 상기 L 개의 제 1 서브 구동 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되며, 상기 M 개의 제 2 서브 구동 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
본 발명의 제 1 실시예에 따른 반도체 메모리 장치는 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터, 상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터는 인접한 비트라인과 비트라인 사이에 배치되는 것을 특징으로 한다.
도 1(b)를 참고하면, 종래에는 제 1 및 제 2 트랜지스터들(MN1, MN2)과 제 1 구동 트랜지스터(125), 제 2 구동 트랜지스터(145)는 비트라인과 수직되게 배치되었다. 그러나 본 발명의 제 1 실시예 에서는, 트랜지스터들(MN1, MN2, 125, 145)은 비트라인과 비트라인의 사이의 공간에 배치됨으로써 래이 아웃 면적의 증가를 막을 수 있다. 즉, 종래에는 제 1 및 제 2 트랜지스터들(MN1, MN2)과 제 1 구동 트랜지스터(125), 제 2 구동 트랜지스터(145)의 게이트가 비트라인과 수직으로 배치됨으로써 기존에 래이 아웃 가능한 면적을 활용하지 못하여 전체적인 래이 아웃의 증가 문제를 발생시켰다. 그러나 본 발명의 제 1 실시예에서는 제 1 및 제 2 트랜지스터들(MN1, MN2)과 제 1 구동 트랜지스터(125), 제 2 구동 트랜지스터(145)의 게이트를 비트라인 사이에 배치하여 기존에 래이 아웃 가능한 면적을 활용할 수 있어 추가적인 면적의 증가 요인을 제거한 것이다. 비트라인 사이에 트랜지스터들(MN1, MN2, 125, 145)을 배치하는 방법으로는 트랜지스터들(MN1, MN2, 125, 145)의 게이트를 비트라인과 평행하도록 배치하는 방법과 트랜지스터들(MN1, MN2, 125, 145)의 폭(width)을 비트라인 사이의 폭보다 작게 잘라서 배치하는 방법이 있다.
트랜지스터들(MN1, MN2, 125, 145)의 연결관계를 설명한다.
로컬 입출력 라인중 제 1 로컬 입출력 라인(LIO)은 비트 라인(BL)에 한 단이 연결된 상기 전송 게이트 회로(130)의 제 1 전송 트랜지스터(TMN1)의 다른 한 단에 연결되고, 로컬 입출력 라인중 제 2 로컬 입출력 라인(LIOB)은 상보 비트 라인(BLB)에 한 단이 연결된 전송 게이트 회로의 제 2 전송 트랜지스터(TMN2)의 다른 한 단에 연결되는 것을 특징으로 한다.
글로벌 입출력 라인 중 제 1 글로벌 입출력 라인(GIO)은 제 1 로컬 입출력 라인(LIO)에 한 단이 연결된 제 1 트랜지스터(MN1)의 다른 한 단에 연결되고, 글로벌 입출력 라인 중 제 2 글로벌 입출력 라인(GIOB)은 제 2 로컬 입출력 라인(LIOB)에 한 단이 연결된 제 2 트랜지스터(MN2)의 다른 한 단에 연결되는 것을 특징으로 한다.
제 1 구동 트랜지스터(125)는 제 1 및 제 2 피모스 트랜지스터(SMP1, WMP2)가 크로스 커플된 피모스 센스 앰프 회로(120)의 제 1 및 제 2 피모스 트랜지스터(SMP1, WMP2)의 연결 노드에 제 1 단이 연결되며, 전원 전압(VCC)에 제 2 단이 연결되고, 피모스 센스 앰프 회로의 구동 신호(LAPG)에 게이트가 연결된다.
제 2 구동 트랜지스터(145)는 제 1 및 제 2 엔모스 트랜지스터(SMN1, SMN2)가 크로스 커플된 엔모스 센스 앰프 회로(135)의 제 1 및 제 2 엔모스 트랜지스터(SMN1, SMN2)의 연결 노드에 제 1 단이 연결되며 접지 전압에 제 2 단이연결되고, 엔모스 센스 앰프 회로의 구동 신호(LANG)에 게이트가 연결된다.
이와 같이 비트라인 사이에 제 1 및 제 2 트랜지스터들(MN1, MN2)과 제 1 구동 트랜지스터(125), 제 2 구동 트랜지스터(145)의 게이트를 배치하여 칩 면적의 증가를 억제할 수 있다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 4는 도 3의 실시예의 트랜지스터들을 상세하게 나타낸 도면이다.
도 3을 참고하면, 본 발명의 제 2 실시예에 따른 반도체 메모리 장치는(300), 비트라인(BL)과 상보 비트라인(BLB) 사이에 연결된 메모리 셀 어레이(305), 비트라인 이퀄라이져 회로(310), 피모스 센스 앰프 회로(320), 피모스 센스 앰프 회로(320)를 구동하는 피모스 센스 앰프 구동 회로(325, 325-1), 전송 게이트 회로(330), 엔모스 센스 앰프 회로(335) 및 엔모스 센스 앰프 회로(335)를 구동하는 엔모스 센스 앰프 구동 회로(345, 345-1)를 구비하는 메모리 코어와 로컬 입출력 라인(LIO, LIOB) 및 글로벌 입출력 라인(GIO, GIOB)을 구비하는 반도체 메모리 장치(300)에 있어서, 로컬 입출력 라인(LIO, LIOB)과 글로벌 입출력 라인(GIO, GIOB)을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터(340, 340-1)는 각각 인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 한다.
로컬 입출력 라인(LIO, LIOB)과 글로벌 입출력 라인(GIO, GIOB)을 연결하는 제 1 및 제 2 트랜지스터(340, 340-1)의 게이트가 비트라인과 비트라인 사이의 공간에 비트라인과 수평하게 배치됨으로써 래이 아웃 면적의 증가를 줄일 수 있다.
제 1 및 제 2 트랜지스터(340, 340-1)는 도 3과 같이 하나의 비트라인을 사이에 두고 연속적으로 비트라인 사이에 수평하게 배치될 수 있으며, 또한 서로 떨어져서 비트라인 사이에 수평하게 배치될 수 있다. 즉 제 1 및 제 2 트랜지스터(340, 340-1)의 게이트가 비트라인과 수평하게 배치된다면 그 배치되는 위치는 어떠한 비트라인의 사이에도 배치될 수 있다.
도 4를 참조하면, 비트라인과 비트라인 사이에 수평하게 배치되는 트랜지스터들을 좀 더 구체적으로 나타낸다. 즉, 제 1 및 제 2 트랜지스터(340, 340-1)의 게이트(빗금 친 부분)가 비트라인과 수평하게 배치된다. 제 1 및 제 2 트랜지스터(340, 340-1)의 게이트는 비트라인과 수평하게 배치된다면 도 4의 (a), (b), (c)와 마찬가지로 여러 가지 형태를 가질 수 있다.
본 발명의 제 3 실시예에 따른 반도체 메모리 장치를 설명한다.
제 3 실시예에 따른 반도체 메모리 장치는 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터(325, 325-1) 및 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터(345, 345-1)는 각각, 인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 한다.
제 1 구동 트랜지스터를 도 3에서 325와 325-1로 표시한 이유는 제 1 구동 트랜지스터가 두 곳 중 아무 곳에라도 배치될 수 있음을 나타낸다. 마찬가지로, 제 2 구동 트랜지스터를 도 3에서 345와 345-1로 표시한 이유는 제 2 구동 트랜지스터가 두 곳 중 아무 곳에라도 배치될 수 있음을 나타낸다. 즉, 제 1 및 제 2 구동 트랜지스터(325, 325-1, 345, 345-1)의 게이트가 비트라인과 수평하게 배치된다면 그배치되는 위치는 어떠한 비트라인의 사이에도 배치될 수 있다.
또한 도 4의 (a), (b), (c)에 나타낸 것과 마찬가지로, 제 1 및 제 2 구동 트랜지스터(325, 325-1, 345, 345-1)의 게이트는 비트라인과 수평하게 배치된다면 다양한 형태를 가질 수 있다.
본 발명의 제 4 실시예에 따른 반도체 메모리 장치를 설명한다.
도 3을 참조하면, 본 발명의 제 4 실시예에 따른 반도체 메모리 장치는, 로컬 입출력 라인(LIO, LIOB)과 글로벌 입출력 라인(GIO, GIOB)을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터(340, 340-1) 각각과, 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터(325, 325-1) 및 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터(345, 345-1) 각각은 인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 한다.
제 4 실시예에 따른 반도체 메모리 장치는, 제 1 및 제 2 트랜지스터(340, 340-1), 제 1 및 제 2 구동 트랜지스터(325, 325-1, 345, 345-1)의 게이트가 비트라인과 수평하게 배치된다면 그 배치되는 위치는 어떠한 비트라인의 사이에도 배치될 수 있으며 또한 게이트의 형태도 도 4의 (a), (b) 및 (c)에 나타난 것 과 같이 다양한 형태를 가질 수 있다.
도 5는 본 발명의 실시예에 따른 반도체 메모리 장치의 블록도이다.
도 6은 도 5의 실시예의 트랜지스터들을 상세하게 나타낸 도면이다.
도 5 및 도 6을 참조하면, 본 발명의 제 5 실시예에 따른 반도체 메모리 장치(500)는, 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이(505), 비트라인 이퀄라이져 회로(510), 피모스 센스 앰프 회로(520), 피모스 센스 앰프 회로(520)를 구동하는 피모스 센스 앰프 구동 회로(525), 전송 게이트 회로(530), 엔모스 센스 앰프 회로(535) 및 엔모스 센스 앰프 회로(535)를 구동하는 엔모스 센스 앰프 구동 회로(545)를 구비하는 메모리 코어와 로컬 입출력 라인(LIO, LIOB) 및 글로벌 입출력 라인(GIO, GIOB)을 구비하는 반도체 메모리 장치에 있어서 로컬 입출력 라인(LIO, LIOB)과 글로벌 입출력 라인(GIO, GIOB)을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터(540, 540-1) 각각은 인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되고, 상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터(525) 및 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터(545) 각각은 제 1 및 제 2 트랜지스터(540, 540-1)가 배치되는 비트라인과 동일한 비트라인 사이에 제 1 및 제 2 트랜지스터(540, 540-1)와 인접하여 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 한다.
제 5 실시예에 따른 반도체 장치(500)는 도 5에 나타나 있는 것처럼 제 1 및 제 2 트랜지스터(540, 540-1)와 제 1 및 제 2 구동 트랜지스터(525, 545)가 함께 비트라인 사이에 배치된다. 제 1 트랜지스터(540)가 제 1 구동 트랜지스터(525)와 함께 배치될 수도 있고, 또는 제 2 구동 트랜지스터(545)와 함께 배치될 수도 있다. 또한 제 2 트랜지스터(540-1)가 제 1 구동 트랜지스터(525)와 함께 배치될 수도 있고, 또는 제 2 구동 트랜지스터(545)와 함께 배치될 수도 있다.
제 2 내지 제 4 실시예의 경우와 같이 제 1 및 제 2 트랜지스터(540, 540-1)와 제 1 및 제 2 구동 트랜지스터(525, 545)를 각각 서로 떨어뜨려서 비트라인 사이에 배치하면 비트라인 사이의 간격이 좁아지는 문제 발생될 수 있다. 따라서, 제 5 실시예와 같이 제 1 및 제 2 트랜지스터(540, 540-1)와 제 1 및 제 2 구동 트랜지스터(525, 545)가 인접하게 배치되면, 비트라인 간의 간격이 좁아지는 문제를 해결할 수 있다.
제 1 및 제 2 트랜지스터(540, 540-1)와 제 1 및 제 2 구동 트랜지스터(525, 545)가 비트라인 사이에서 인접하게 배치된다면 그 위치는 도 5에 나타난 위치 이외에 어느 곳에 배치되어도 될 것이다.
도 6을 참조하면, 제 1 트랜지스터(540)와 제 1 구동 트랜지스터(525)가 비트라인(BL)과 상보 비트라인(BLB) 사이에 수평하게 인접하여 배치되는 형태가 나타나 있다. 또한 제 1 및 제 2 트랜지스터(540, 540-1)와 제 1 및 제 2 구동 트랜지스터(525, 545)는 도 4의 (a), (b) 및 (c)와 같이 게이트의 형태가 다양할 수도 있다.
도 7은 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 형태를 나타내는 도면이다.
도 7을 참조하여 본 발명의 제 6 실시예에 따른 반도체 메모리 장치를 설명한다.
제 6 실시예에 따른 반도체 메모리 장치는 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 N(N은 자연수) 개의 제 1 서브 트랜지스터들 및 M(M은 자연수) 개의 제 2 서브 트랜지스터들을 구비하고, 상기 제 1 서브 트랜지스터들 및 상기 제 2 서브 트랜지스터들은 인접한 비트라인과 비트라인사이에 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 한다.
N 개의 제 1 서브 트랜지스터들은 제 2 내지 제 5 실시예에서의 제 1 트랜지스터의 폭(width)을 N 등분 한 것이다. 즉, 제 1 서브 트랜지스터들을 모두 붙여놓으면 하나의 제 1 트랜지스터와 같아진다. 또한 M 개의 제 2 서브 트랜지스터들은 제 2 내지 제 5 실시예에서의 제 2 트랜지스터의 폭(width)을 M 등분 한 것이다. 즉, 제 2 서브 트랜지스터들을 모두 붙여놓으면 하나의 제 2 트랜지스터와 같아진다. 따라서 제 1 서브 트랜지스터 및 제 2 서브 트랜지스터를 인접한 두 비트라인 사이의 폭보다 작게 잘라서 종래의 반도체 메모리 장치와 같이 비트라인 사이에 수직되게 배치한다면, 제 2 내지 제 5 실시예에서와 같이 트랜지스터를 비트라인 사이에 수평되게 배치하지 아니하여도 메모리 셀 어레이 방향으로의 면적의 증가를 줄일 수 있다.
물론, N 개의 제 1 서브 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고, 상기 M 개의 제 2 서브 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되어 하나의 제 1 및 제 2 트랜지스터와 동일한 기능을 해야할 것이다. 이는 도 7에 나타나 있다.
제 6 실시예의 반도체 메모리 장치는 제 2 실시예의 제 1 트랜지스터(340)와 제 2 트랜지스터(340-1) 폭(width)을 비트라인 사이의 폭보다 작게 자르고 비트라인 사이에 배치하는 차이만 있을 뿐 배치 방법은 제 2 실시예와 동일하다. 즉, 비트라인과 비트라인 사이의 어느 곳에 배치되어도 된다.
본 발명의 제 7 실시예에 따른 반도체 메모리 장치를 설명한다.
본 발명의 제 7 실시예에 따른 반도체 메모리 장치는, 피모스 센스 앰프 구동 회로에 존재하는 L(L은 자연수) 개의 제 1 서브 구동 트랜지스터들 및 엔모스 센스 앰프 구동 회로에 존재하는 P(P는 자연수) 개의 제 2 서브 구동 트랜지스터들을 구비하고, 상기 제 1 서브 구동 트랜지스터들 및 상기 제 2 서브 구동 트랜지스터들은 인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 한다.
L 개의 제 1 서브 구동 트랜지스터들은 제 2 내지 제 5 실시예에서의 제 1 구동 트랜지스터의 폭(width)을 L 등분 한 것이다. 즉, 제 1 서브 구동 트랜지스터들을 모두 붙여놓으면 하나의 제 1 구동 트랜지스터와 같아진다. 또한 P 개의 제 2 서브 구동 트랜지스터들은 제 2 내지 제 5 실시예에서의 제 2 구동 트랜지스터의 폭(width)을 P 등분 한 것이다. 즉, 제 2 서브 구동 트랜지스터들을 모두 붙여놓으면 하나의 제 2 구동 트랜지스터와 같아진다. 따라서 제 1 서브 구동 트랜지스터 및 제 2 서브 구동 트랜지스터를 인접한 두 비트라인 사이의 폭보다 작게 잘라서 종래의 반도체 메모리 장치와 같이 비트라인 사이에 수직되게 배치한다면, 제 2 내지 제 5 실시예에서와 같이 트랜지스터를 비트라인 사이에 수평되게 배치하지 아니하여도 메모리 셀 어레이 방향으로의 면적의 증가를 줄일 수 있다.
물론, L 개의 제 1 서브 구동 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고, 상기 P 개의 제 2 서브 구동 트랜지스터들은 각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되어 하나의 제 1 및 제 2 구동 트랜지스터와 동일한 기능을 해야할 것이다.
제 7 실시예의 반도체 메모리 장치는 제 3 실시예의 제 1 구동 트랜지스터(325, 325-1)와 제 2 구동 트랜지스터(345, 345-1)의 폭(width)을 비트라인 사이의 폭보다 작게 자르고 비트라인 사이에 배치하는 차이만 있을 뿐 배치 방법은 제 3 실시예와 동일하다. 즉, 비트라인과 비트라인 사이의 어느 곳에 배치되어도 된다.
본 발명의 제 8 실시예에 따른 반도체 메모리 장치를 설명한다.
본 발명의 제 8 실시예에 따른 반도체 메모리 장치는, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 N(N은 자연수) 개의 제 1 서브 트랜지스터들, M(M은 자연수) 개의 제 2 서브 트랜지스터들, 상기 피모스 센스 앰프 구동 회로에 존재하는 L(L은 자연수) 개의 제 1 서브 구동 트랜지스터들 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 P(P는 자연수) 개의 제 2 서브 구동 트랜지스터들을 구비하고, 상기 제 1, 제 2 서브 트랜지스터들 및 상기 제 1, 제 2 서브 구동 트랜지스터들은 각각 인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 한다.
제 8 실시예에 따른 반도체 메모리 장치는 제 6 실시예 및 제 7 실시예의 특징을 복합시킨 것과 동일하다. 즉, 상기 제 1, 제 2 서브 트랜지스터들 및 상기 제 1, 제 2 서브 구동 트랜지스터들을 인접한 비트라인 사이에 배치하는 것이다. 또한 제 8 실시예에 따른 반도체 메모리 장치는 제 4 실시예에 따른 반도체 메모리 장치와 배치방법이 동일하다. 즉, 비트라인과 비트라인 사이의 어느 곳에 배치되어도 된다.
본 발명의 제 9 실시예에 따른 반도체 메모리 장치를 설명한다.
본 발명의 제 9 실시예에 따른 반도체 메모리 장치는, 상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 N(N은 자연수) 개의 제 1 서브 트랜지스터들, M(M은 자연수) 개의 제 2 서브 트랜지스터들, 상기 피모스 센스 앰프 구동 회로에 존재하는 L(L은 자연수) 개의 제 1 서브 구동 트랜지스터들 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 P(P는 자연수) 개의 제 2 서브 구동 트랜지스터들을 구비하고, 상기 제 1 서브 트랜지스터들 및 상기 제 2 서브 트랜지스터들 각각은 인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되고, 상기 제 1 서브 구동 트랜지스터들 및 상기 제 2 서브 구동 트랜지스터들 각각은 상기 제 1 및 제 2 서브 트랜지스터들이 배치되는 비트라인과 동일한 비트라인 사이에 상기 제 1 및 제 2 서브 트랜지스터들과 인접하며 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 한다.
제 9 실시예에 따른 반도체 메모리 장치는 제 5 실시예에 따른 반도체 장치(500)의 제 1 및 제 2 트랜지스터(540, 540-1)와 제 1 및 제 2 구동 트랜지스터(525, 545)가 함께 비트라인 사이에 배치되는 것과 마찬가지로, 제 1 서브 트랜지스터들이 제 1 서브 구동 트랜지스터들과 함께 배치될 수도 있고, 또는 제 2 서브 구동 트랜지스터들과 함께 배치될 수도 있다. 또한 제 2 서브 트랜지스터가 제 1 서브 구동 트랜지스터들과 함께 배치될 수도 있고, 또는 제 2 서브 구동 트랜지스터들과 함께 배치될 수도 있다.
제 6 내지 제 8 실시예의 경우와 같이 제 1 및 제 2 서브 트랜지스터들과 제 1 및 제 2 서브 구동 트랜지스터들을 각각 서로 떨어뜨려서 비트라인 사이에 배치하면 비트라인 사이의 간격이 좁아지는 문제 발생될 수 있다. 따라서, 제 9 실시예와 같이 제 1 및 제 2 서브 트랜지스터들과 제 1 및 제 2 서브 구동 트랜지스터들이 인접하게 배치되면, 비트라인 간의 간격이 좁아지는 문제를 해결할 수 있다.
제 1 및 제 2 서브 트랜지스터들과 제 1 및 제 2 서브 구동 트랜지스터들이 비트라인 사이에서 인접하게 배치된다면 그 위치는 도 5에 나타난 위치 이외에 어느 곳에 배치되어도 될 것이다.
도 6을 참조하면, 제 1 트랜지스터(540)와 제 1 구동 트랜지스터(525)가 비트라인(BL)과 상보 비트라인(BLB) 사이에 수평하게 인접하여 배치되는 형태가 나타나 있다. 또한 제 1 및 제 2 트랜지스터(540, 540-1)와 제 1 및 제 2 구동 트랜지스터(525, 545)는 도 4의 (a), (b) 및 (c)와 같이 게이트의 형태가 다양할 수도 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 반도체 메모리 장치는 로컬 입출력 라인 및 글로벌 입출력 라인을 연결하는 게이팅 회로와 피모스 센스 앰프 구동 회로 및 엔모스 센스 앰프 구동 회로를 비트라인 사이에 배치함에 의하여 칩 면적을 줄일 수 있는 장점이 있다.

Claims (19)

  1. 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터, 상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터는,
    인접한 비트라인과 비트라인 사이에 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  2. 제 1항에 있어서, 상기 로컬 입출력 라인중 제 1 로컬 입출력 라인은,
    비트 라인에 한 단이 연결된 상기 전송 게이트 회로의 제 1 전송 트랜지스터의 다른 한 단에 연결되고,
    상기 로컬 입출력 라인중 제 2 로컬 입출력 라인은,
    상보 비트 라인에 한 단이 연결된 상기 전송 게이트 회로의 제 2 전송 트랜지스터의 다른 한 단에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  3. 제 1항에 있어서, 상기 글로벌 입출력 라인 중 제 1 글로벌 입출력 라인은,
    상기 제 1 로컬 입출력 라인에 한 단이 연결된 상기 제 1 트랜지스터의 다른 한 단에 연결되고,
    상기 글로벌 입출력 라인 중 제 2 글로벌 입출력 라인은,
    상기 제 2 로컬 입출력 라인에 한 단이 연결된 상기 제 2 트랜지스터의 다른 한 단에 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  4. 제 1항에 있어서, 상기 제 1 구동 트랜지스터는,
    제 1 및 제 2 피모스 트랜지스터가 크로스 커플된 상기 피모스 센스 앰프 회로의 상기 제 1 및 제 2 피모스 트랜지스터의 연결 노드에 제 1 단이 연결되며,
    전원 전압에 제 2 단이 연결되고,
    피모스 센스 앰프 회로의 구동 신호에 게이트가 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  5. 제 1항에 있어서, 상기 제 2 구동 트랜지스터는,
    제 1 및 제 2 엔모스 트랜지스터가 크로스 커플된 상기 엔모스 센스 앰프 회로의 상기 제 1 및 제 2 엔모스 트랜지스터의 연결 노드에 제 1 단이 연결되며,
    접지 전압에 제 2 단이 연결되고,
    엔모스 센스 앰프 회로의 구동 신호에 게이트가 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  6. 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터는 각각,
    인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  7. 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터는 각각,
    인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  8. 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터 각각과, 상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터 각각은,
    인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  9. 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 제 1 및 제 2 트랜지스터 각각은,
    인접한 비트라인과 비트라인 사이에 비트라인과 평행하게 게이트가 배치되고,
    상기 피모스 센스 앰프 구동 회로에 존재하는 제 1 구동 트랜지스터 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 제 2 구동 트랜지스터 각각은,
    상기 제 1 및 제 2 트랜지스터가 배치되는 비트라인과 동일한 비트라인 사이에 상기 제 1 및 제 2 트랜지스터와 인접하여 비트라인과 평행하게 게이트가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  10. 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 N(N은 자연수) 개의 제 1 서브 트랜지스터들 및 M(M은 자연수) 개의 제 2 서브 트랜지스터들을 구비하고,
    상기 제 1 서브 트랜지스터들 및 상기 제 2 서브 트랜지스터들은,
    인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  11. 제 10항에 있어서, 상기 제 1 및 제 2 서브 트랜지스터들은,
    각각의 폭(WIDTH)이 인접한 두 비트라인 사이의 폭보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  12. 제 10항에 있어서, 상기 N 개의 제 1 서브 트랜지스터들은,
    각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고,
    상기 M 개의 제 2 서브 트랜지스터들은,
    각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되는것을 특징으로 하는 반도체 메모리 장치.
  13. 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 피모스 센스 앰프 구동 회로에 존재하는 L(L은 자연수) 개의 제 1 서브 구동 트랜지스터들 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 P(P는 자연수) 개의 제 2 서브 구동 트랜지스터들을 구비하고,
    상기 제 1 서브 구동 트랜지스터들 및 상기 제 2 서브 구동 트랜지스터들은,
    인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  14. 제 13항에 있어서, 상기 제 1 및 제 2 서브 구동 트랜지스터들은,
    폭(WIDTH)이 인접한 두 비트라인 사이의 폭보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  15. 제 13항에 있어서, 상기 L 개의 제 1 서브 구동 트랜지스터들은,
    각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고,
    상기 M 개의 제 2 서브 구동 트랜지스터들은,
    각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
  16. 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 N(N은 자연수) 개의 제 1 서브 트랜지스터들, M(M은 자연수) 개의 제 2 서브 트랜지스터들, 상기 피모스 센스 앰프 구동 회로에 존재하는 L(L은 자연수) 개의 제 1 서브 구동 트랜지스터들 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 P(P는 자연수) 개의 제 2 서브 구동 트랜지스터들을 구비하고,
    상기 제 1, 제 2 서브 트랜지스터들 및 상기 제 1, 제 2 서브 구동 트랜지스터들은 각각,
    인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  17. 비트라인과 상보 비트라인 사이에 연결된 메모리 셀 어레이, 비트라인 이퀄라이져 회로, 피모스 센스 앰프 회로, 상기 피모스 센스 앰프 회로를 구동하는 피모스 센스 앰프 구동 회로, 전송 게이트 회로, 엔모스 센스 앰프 회로 및 상기 엔모스 센스 앰프 회로를 구동하는 엔모스 센스 앰프 구동 회로를 구비하는 메모리 코어와 로컬 입출력 라인 및 글로벌 입출력 라인을 구비하는 반도체 메모리 장치에 있어서,
    상기 로컬 입출력 라인과 상기 글로벌 입출력 라인을 연결하는 스위치 기능을 하는 N(N은 자연수) 개의 제 1 서브 트랜지스터들, M(M은 자연수) 개의 제 2 서브 트랜지스터들, 상기 피모스 센스 앰프 구동 회로에 존재하는 L(L은 자연수) 개의 제 1 서브 구동 트랜지스터들 및 상기 엔모스 센스 앰프 구동 회로에 존재하는 P(P는 자연수) 개의 제 2 서브 구동 트랜지스터들을 구비하고,
    상기 제 1 서브 트랜지스터들 및 상기 제 2 서브 트랜지스터들 각각은,
    인접한 비트라인과 비트라인 사이에 비트라인과 수직되게 게이트가 배치되고,
    상기 제 1 서브 구동 트랜지스터들 및 상기 제 2 서브 구동 트랜지스터들 각각은,
    상기 제 1 및 제 2 서브 트랜지스터들이 배치되는 비트라인과 동일한 비트라인 사이에 상기 제 1 및 제 2 서브 트랜지스터들과 인접하며 비트라인과 수직되게 게이트가 배치되는 것을 특징으로 하는 반도체 메모리 장치.
  18. 제 16항 또는 제 17항에 있어서,
    상기 제 1, 제 2 서브 트랜지스터들 및 상기 제 1, 제 2 서브 구동 트랜지스터들은,
    폭(WIDTH)이 인접한 두 비트라인 사이의 폭보다 작은 것을 특징으로 하는 반도체 메모리 장치.
  19. 제 16항 또는 제 17항에 있어서, 상기 N 개의 제 1 서브 트랜지스터들은,
    각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고,
    상기 M 개의 제 2 서브 트랜지스터들은,
    각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되고,
    상기 L 개의 제 1 서브 구동 트랜지스터들은,
    각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되며,
    상기 M 개의 제 2 서브 구동 트랜지스터들은,
    각각의 게이트와 게이트, 소스와 소스 및 드레인과 드레인이 서로 연결되는 것을 특징으로 하는 반도체 메모리 장치.
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