JPH0244767A - センスアンプ回路 - Google Patents
センスアンプ回路Info
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- JPH0244767A JPH0244767A JP63194614A JP19461488A JPH0244767A JP H0244767 A JPH0244767 A JP H0244767A JP 63194614 A JP63194614 A JP 63194614A JP 19461488 A JP19461488 A JP 19461488A JP H0244767 A JPH0244767 A JP H0244767A
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- Japan
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- mos transistor
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- wiring
- sense amplifier
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- 230000000295 complement effect Effects 0.000 claims description 2
- 230000000644 propagated effect Effects 0.000 claims 1
- 230000035945 sensitivity Effects 0.000 abstract description 6
- 238000010586 diagram Methods 0.000 description 10
- 238000000034 method Methods 0.000 description 8
- 230000010354 integration Effects 0.000 description 5
- 230000007257 malfunction Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000011295 pitch Substances 0.000 description 2
- 230000006870 function Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、Ｎ形およびＰ形ＭＯＳトランジスタで構成さ
れたセンスアンプ回路に関するものである。
れたセンスアンプ回路に関するものである。
（従来の技術）
ダイナミックＲＡＭ（以下、ＤＲＡＭと記載する）は、
最も記憶容量の大きな半導体記憶装置として用いられて
おり、さらに高集積化が要求されている。
最も記憶容量の大きな半導体記憶装置として用いられて
おり、さらに高集積化が要求されている。
ＤＲＡＭは、その面積の大部分をメモリセルとセンスア
ンプで占められている。また、基本性能も両者で決定さ
れることから、メモリセルとセンスアンプの配置は、Ｄ
ＲＡＭの高集積化に対して重要な要素となる。第５図に
メモリセル２０３とセンスアンプ２０１の配置図を示す
。２０２はビット線、２０４はワード線である。第５図
（Ａ）は折り返し型ビット線方式によるメモリセル２０
３とセンスアンプ２０１との配置であり、平行に走って
いるビット線２０２のどちらか一方の端に差動増幅型の
センスアンプ２０１を設ける。第５図（Ｂ）は開放型ビ
ット線方式によるメモリセル２０３とセンスアンプ２０
１との配置であり、中央に差動増幅型のセンスアンプ２
０１を設け、センスアンプ２０１の入力には左右にのび
たビット線２０２が接続される０以上のような開放型の
ビット線方式を用いた場合には、隙間なくメモリセルを
配置できるため、集積度は高くなるがノイズに弱いとい
う欠点があった。一方、折り返し型ビット線方式を用い
た場合には、ノイズには強いが、メモリセルを１個おき
に配置するため、集積度はあまり良くないという問題が
あった。また、ＤＲＡＭの高集積化が進んできた現在で
は。
ンプで占められている。また、基本性能も両者で決定さ
れることから、メモリセルとセンスアンプの配置は、Ｄ
ＲＡＭの高集積化に対して重要な要素となる。第５図に
メモリセル２０３とセンスアンプ２０１の配置図を示す
。２０２はビット線、２０４はワード線である。第５図
（Ａ）は折り返し型ビット線方式によるメモリセル２０
３とセンスアンプ２０１との配置であり、平行に走って
いるビット線２０２のどちらか一方の端に差動増幅型の
センスアンプ２０１を設ける。第５図（Ｂ）は開放型ビ
ット線方式によるメモリセル２０３とセンスアンプ２０
１との配置であり、中央に差動増幅型のセンスアンプ２
０１を設け、センスアンプ２０１の入力には左右にのび
たビット線２０２が接続される０以上のような開放型の
ビット線方式を用いた場合には、隙間なくメモリセルを
配置できるため、集積度は高くなるがノイズに弱いとい
う欠点があった。一方、折り返し型ビット線方式を用い
た場合には、ノイズには強いが、メモリセルを１個おき
に配置するため、集積度はあまり良くないという問題が
あった。また、ＤＲＡＭの高集積化が進んできた現在で
は。
折り返し型ビット線方式を用いてもノイズに対しである
程度強くなくなってきているため、開放型ビット線方式
が見直されつつある。しかし、現在まで折り返し型ビッ
ト線方式が主流となってＤＲＡＭ技術が発展してきてい
るため、開放型ビット線方式の技術はあまり開発されて
いない。
程度強くなくなってきているため、開放型ビット線方式
が見直されつつある。しかし、現在まで折り返し型ビッ
ト線方式が主流となってＤＲＡＭ技術が発展してきてい
るため、開放型ビット線方式の技術はあまり開発されて
いない。
第４図（Ａ）に従来の技術による折り返し型ビット線方
式を用いた場合のセンスアンプを示す。第４図（Ａ）は
、狭いビット線ピッチの間におさまるように入力された
マスクデータである第３図を等価回路に直したものであ
る。Ｎ形ＭＯ３）−ランジスタ１１１．１１２が配線１
０５．１０８を介してフリップフロップに接続され、か
つ制御線１１６に接続されてオリ、同様にＰＹ３ＭＯＳ
トランジスタ１１３．１１４も配線１０７．１１０を介
してフリップフロップに接続され、かつ制御線１１７に
接続されており、また、２つのフリップフロップは配線
１０６．１０９で接続されてセンスアンプ１１５を構成
している。配線１０５゜１０８、配線１０６．１０９．
配線１０７．１１０はそれぞれ同じ長さ２幅であり、配
線の抵抗、容量とも等しいため、センスアンプ１１５は
バランス良く配置されている。１０１はワード線、 １
０２はメモリセル、１０３はビット線、１０４はビット
線である。
式を用いた場合のセンスアンプを示す。第４図（Ａ）は
、狭いビット線ピッチの間におさまるように入力された
マスクデータである第３図を等価回路に直したものであ
る。Ｎ形ＭＯ３）−ランジスタ１１１．１１２が配線１
０５．１０８を介してフリップフロップに接続され、か
つ制御線１１６に接続されてオリ、同様にＰＹ３ＭＯＳ
トランジスタ１１３．１１４も配線１０７．１１０を介
してフリップフロップに接続され、かつ制御線１１７に
接続されており、また、２つのフリップフロップは配線
１０６．１０９で接続されてセンスアンプ１１５を構成
している。配線１０５゜１０８、配線１０６．１０９．
配線１０７．１１０はそれぞれ同じ長さ２幅であり、配
線の抵抗、容量とも等しいため、センスアンプ１１５は
バランス良く配置されている。１０１はワード線、 １
０２はメモリセル、１０３はビット線、１０４はビット
線である。
以上述べたように、開放型ビット線方式が見直されつつ
あるが、開放型ビット線方式の技術はあまり開発されて
おらず、また、折り返し型ビット線方式の技術もそのま
ま開放型ビット線方式に用いることができないものが多
い。
あるが、開放型ビット線方式の技術はあまり開発されて
おらず、また、折り返し型ビット線方式の技術もそのま
ま開放型ビット線方式に用いることができないものが多
い。
第４図（Ｂ）は、折り返し型ビット線方式で用いられた
センスアンプを開放型ビット線方式で用いたところを示
したものであり、配線１０５．１０８．配線１．０６．
１０９．配線１０７．１１０はそれぞれ同じ長さ。
センスアンプを開放型ビット線方式で用いたところを示
したものであり、配線１０５．１０８．配線１．０６．
１０９．配線１０７．１１０はそれぞれ同じ長さ。
幅であり、配線の抵抗、容量とも等しい６ビツト線３０
３からの信号は、配ＩＪ１１０７を介してＰ形ＭＯＳト
ランジスタ１１３に入力し、さらに、配線１０６゜１０
５を介してＮ形ＭＯＳトランジスタ１１１に入力されて
おり、逆にビット線３０４からの信号は、配線１０８を
介してＮ形ＭＯＳトランジスタ１１２に入力され、さら
に、配線１０９．１１０を介してＰ形ＭＯｓトランジス
タ１１４に入力されている。
３からの信号は、配ＩＪ１１０７を介してＰ形ＭＯＳト
ランジスタ１１３に入力し、さらに、配線１０６゜１０
５を介してＮ形ＭＯＳトランジスタ１１１に入力されて
おり、逆にビット線３０４からの信号は、配線１０８を
介してＮ形ＭＯＳトランジスタ１１２に入力され、さら
に、配線１０９．１１０を介してＰ形ＭＯｓトランジス
タ１１４に入力されている。
（発明が解決しようとする課題）
折り返し型ビット線方式で用いられたセンスアンプをそ
のまま開放型ビット線方式で用いると、センスアンプの
内部でアンバランスが生じてしまうため、センスアンプ
の感度が悪くなり、アクセスタイム、サイクルタイムが
遅くなってしまうだけでなく、誤動作を起こすという問
題があった。
のまま開放型ビット線方式で用いると、センスアンプの
内部でアンバランスが生じてしまうため、センスアンプ
の感度が悪くなり、アクセスタイム、サイクルタイムが
遅くなってしまうだけでなく、誤動作を起こすという問
題があった。
本発明は、開放型ビット線方式を用いた時、バランス良
く配置されているセンスアンプを提供することを目的と
する。
く配置されているセンスアンプを提供することを目的と
する。
（課題を解決するための手段）
本発明のセンスアンプ回路は、上記問題点を解決するた
めに、以下の構成をとるものである。すなわち、第１の
第１導電形ＭＯ８）−ランジスタと第１の第２導電形Ｍ
ＯＳトランジスタと第２の第２導電形ＭｏＳトランジス
タと第２の第１導電形ＭＯＳトランジスタとを順次直列
に配置し、前記第１および第２の第１導電形ＭｏＳトラ
ンジスタのソースにはそれぞれ第１および第２の制御線
を。
めに、以下の構成をとるものである。すなわち、第１の
第１導電形ＭＯ８）−ランジスタと第１の第２導電形Ｍ
ＯＳトランジスタと第２の第２導電形ＭｏＳトランジス
タと第２の第１導電形ＭＯＳトランジスタとを順次直列
に配置し、前記第１および第２の第１導電形ＭｏＳトラ
ンジスタのソースにはそれぞれ第１および第２の制御線
を。
前記第１および第２の第２導電形ＭＯＳトランジスタの
ソースには第３の制御線を接続し、前記第１の第１導電
形ＭＯＳトランジスタと前記第１の第２導電形ＭｏＳト
ランジスタとのドレインには第１のデータ線を、前記第
２の第１導電形ＭＯＳトランジスタと前記第２の第２導
電形ＭＯＳトランジスタとのドレインには第２のデータ
線を接続し、前記第１の第１導電形ＭｏＳトランジスタ
のゲートと前記第１の第２導電形ＭｏＳトランジスタと
のゲートは第１の配線で、前記第１の第２導電形ＭＯＳ
トランジスタのゲートと前記第２のデータ線とは第２の
配線で、前記第２の第１導電形ＭｏＳトランジスタのゲ
ートと前記第２の第２導電形ＭｏＳトランジスタのゲー
トとは第３の配線で、前記第２の第２導電形ＭＯＳトラ
ンジスタのゲートと前記第１のデータ線とは第４の配線
でそれぞれ接続されており、かつ前記第１および第２の
データ線は相補の関係にあり、それぞれ多数のメモリセ
ルが接続されるとともに、第１配線および第３配線、第
２配線および第４配線は抵抗および容量を等しく配置し
たことを特徴とする。
ソースには第３の制御線を接続し、前記第１の第１導電
形ＭＯＳトランジスタと前記第１の第２導電形ＭｏＳト
ランジスタとのドレインには第１のデータ線を、前記第
２の第１導電形ＭＯＳトランジスタと前記第２の第２導
電形ＭＯＳトランジスタとのドレインには第２のデータ
線を接続し、前記第１の第１導電形ＭｏＳトランジスタ
のゲートと前記第１の第２導電形ＭｏＳトランジスタと
のゲートは第１の配線で、前記第１の第２導電形ＭＯＳ
トランジスタのゲートと前記第２のデータ線とは第２の
配線で、前記第２の第１導電形ＭｏＳトランジスタのゲ
ートと前記第２の第２導電形ＭｏＳトランジスタのゲー
トとは第３の配線で、前記第２の第２導電形ＭＯＳトラ
ンジスタのゲートと前記第１のデータ線とは第４の配線
でそれぞれ接続されており、かつ前記第１および第２の
データ線は相補の関係にあり、それぞれ多数のメモリセ
ルが接続されるとともに、第１配線および第３配線、第
２配線および第４配線は抵抗および容量を等しく配置し
たことを特徴とする。
（作 用）
本発明は、上記の配置をとることにより、開放型ビット
線方式においてセンスアンプ内部をバランス良く配置で
きるため、高感度のセンスアンプが実現できる。これに
よって、センスアンプ感度の影響によるアクセスタイム
、サイクルタイムの劣化や誤動作がなくなる。また、開
放型ビット線方式を用いることによって、ＤＲＡＭの一
層の高集積化が可能になる。
線方式においてセンスアンプ内部をバランス良く配置で
きるため、高感度のセンスアンプが実現できる。これに
よって、センスアンプ感度の影響によるアクセスタイム
、サイクルタイムの劣化や誤動作がなくなる。また、開
放型ビット線方式を用いることによって、ＤＲＡＭの一
層の高集積化が可能になる。
（実施例）
本発明によるセンスアンプのレイアウトの実施例を第１
図に、その等価回路を第２図に示す。第１図は狭いビッ
ト線ピッチ間におさめるためのレイアウト図である。第
１図および第２図に示すように、Ｎ形ＭＯＳトランジス
タ９．Ｐ形ＭＯＳトランジスタ１１．Ｐ形ＭＯＳトラン
ジスタ１２．Ｎ形ＭｏＳトランジスタｌＯが順に配置さ
れ、かつ配線５．６，７．８を用いてインバータのフリ
ップフロップを構成している。
図に、その等価回路を第２図に示す。第１図は狭いビッ
ト線ピッチ間におさめるためのレイアウト図である。第
１図および第２図に示すように、Ｎ形ＭＯＳトランジス
タ９．Ｐ形ＭＯＳトランジスタ１１．Ｐ形ＭＯＳトラン
ジスタ１２．Ｎ形ＭｏＳトランジスタｌＯが順に配置さ
れ、かつ配線５．６，７．８を用いてインバータのフリ
ップフロップを構成している。
配線７はビット線２に配線６はヒツト線１４に接続され
ている。配線５および配線８．配線６および配線７はそ
れぞれ長さ２幅とも等しく、抵抗。
ている。配線５および配線８．配線６および配線７はそ
れぞれ長さ２幅とも等しく、抵抗。
容量とも等しいため、センスアンプ１５は、その入力で
あるビット線２．ヒツト線１４からみてバランス良く配
置されている。また、制御線４はＮ形ＭＯＳトランジス
タ９に、制御線１６はＮ形ＭＯＳトランジスタ１０に、
制御線１３はＰ形ＭＯＳトランジスタ１１および１２に
接続され、制御線４と制御線１６には同じ信号が伝わる
。
あるビット線２．ヒツト線１４からみてバランス良く配
置されている。また、制御線４はＮ形ＭＯＳトランジス
タ９に、制御線１６はＮ形ＭＯＳトランジスタ１０に、
制御線１３はＰ形ＭＯＳトランジスタ１１および１２に
接続され、制御線４と制御線１６には同じ信号が伝わる
。
（発明の効果）
以上述べたように、本発明によれば、開放型ビット線方
式を用いた會合のセンスアンプのレイアウトをバランス
良く配置することができたので。
式を用いた會合のセンスアンプのレイアウトをバランス
良く配置することができたので。
高感度のセンスアンプを実現することが可能になり、セ
ンスアンプの感度の影響によるアクセスタイムやサイク
ルタイムの劣化、誤動作が無くなるため、ＤＲＡＭの設
計が容易になるという効果があり、ＤＲＡＭの設計期間
を短縮することができる。
ンスアンプの感度の影響によるアクセスタイムやサイク
ルタイムの劣化、誤動作が無くなるため、ＤＲＡＭの設
計が容易になるという効果があり、ＤＲＡＭの設計期間
を短縮することができる。
第１図は本発明の実施例におけるセンスアンプのレイア
ウト図、第２図は第１図に示したセンスアンプのレイア
ウトの等価回路図、第３図は従来の折り返し型ビット線
方式で用いられたセンスアンプのレイアウト図、第４図
は第３図で示したレイアウト図を等価回路に直し、折り
返し型ビット線方式と開放型ビット線方式に適応した例
の説明図、第５図はセンスアンプとビット線の配置の比
較図を示す。 ２・・・ビット線、 ４・・・制御線、 ５，６゜７．
８・・・配線、９，１０・Ｎ形ＭｏＳトランジスタ、
１１．１２・・・Ｐ形ＭＯＳトランジスタ、 １３．１
６・・・制御線、 １４・・・ヒツト線、１５・・・セ
ンスアンプ、 １０１・・・ワード線、１０３、３０３
・・・ビット線、 １０５，１０６，１０７゜ １１１、１１２・・・Ｎ形 １１３、１１４・・・Ｐ形Ｍ １１５・・・センスアンプ、 ２０１・・・センスアンプ、 ２０３・・・メモリセル、 １０２・・・メモリセル、 １０４、３０４・・・ヒツト線、 １０８、１０９．１１０・・・配線。 ＭＯＳトランジスタ、 ＯＳトランジスタ、 １１６、１１７・・・制御線、 ２０２・・・ビット線。 ２０４・・・ワード線。
ウト図、第２図は第１図に示したセンスアンプのレイア
ウトの等価回路図、第３図は従来の折り返し型ビット線
方式で用いられたセンスアンプのレイアウト図、第４図
は第３図で示したレイアウト図を等価回路に直し、折り
返し型ビット線方式と開放型ビット線方式に適応した例
の説明図、第５図はセンスアンプとビット線の配置の比
較図を示す。 ２・・・ビット線、 ４・・・制御線、 ５，６゜７．
８・・・配線、９，１０・Ｎ形ＭｏＳトランジスタ、
１１．１２・・・Ｐ形ＭＯＳトランジスタ、 １３．１
６・・・制御線、 １４・・・ヒツト線、１５・・・セ
ンスアンプ、 １０１・・・ワード線、１０３、３０３
・・・ビット線、 １０５，１０６，１０７゜ １１１、１１２・・・Ｎ形 １１３、１１４・・・Ｐ形Ｍ １１５・・・センスアンプ、 ２０１・・・センスアンプ、 ２０３・・・メモリセル、 １０２・・・メモリセル、 １０４、３０４・・・ヒツト線、 １０８、１０９．１１０・・・配線。 ＭＯＳトランジスタ、 ＯＳトランジスタ、 １１６、１１７・・・制御線、 ２０２・・・ビット線。 ２０４・・・ワード線。
Claims (2)
- （１）第１の第１導電形ＭＯＳトランジスタと第１の第
２導電形ＭＯＳトランジスタと第２の第２導電形ＭＯＳ
トランジスタと第２の第１導電形ＭＯＳトランジスタと
を順次直列に配置し、前記第１および第２の第１導電形
ＭＯＳトランジスタのソースにはそれぞれ第１および第
２の制御線を、前記第１および第２の第２導電形ＭＯＳ
トランジスタのソースには第３の制御線を接続し、前記
第１の第１導電形ＭＯＳトランジスタと前記第１の第２
導電形ＭＯＳトランジスタとのドレインには第１のデー
タ線を、前記第２の第１導電形ＭＯＳトランジスタと前
記第２の第２導電形ＭＯＳトランジスタとのドレインに
は第２のデータ線を接続し、前記第１の第１導電形ＭＯ
Ｓトランジスタのゲートと前記第１の第２導電形ＭＯＳ
トランジスタとのゲートには第１の配線で、前記第１の
第２導電形ＭＯＳトランジスタのゲートと前記第２のデ
ータ線とは第２の配線で、前記第２の第１導電形ＭＯＳ
トランジスタのゲートと前記第２の第２導電形ＭＯＳト
ランジスタのゲートとは第３の配線で、前記第２の第２
導電形ＭＯＳトランジスタのゲートと前記第１のデータ
線とは第４の配線でそれぞれ接続し、かつ前記第１、第
２のデータ線は相補の関係にあり、それぞれ複数のメモ
リセルが接続されるとともに、第１配線および第３配線
、第２配線および第４配線は抵抗および容量を等しく配
置したことを特徴とするセンスアンプ回路。 - （２）前記第１１第２の制御線には同じ信号が伝搬され
ることを特徴とする請求項（１）記載のセンスアンプ回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194614A JPH0828472B2 (ja) | 1988-08-05 | 1988-08-05 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194614A JPH0828472B2 (ja) | 1988-08-05 | 1988-08-05 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244767A true JPH0244767A (ja) | 1990-02-14 |
| JPH0828472B2 JPH0828472B2 (ja) | 1996-03-21 |
Family
ID=16327468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63194614A Expired - Lifetime JPH0828472B2 (ja) | 1988-08-05 | 1988-08-05 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828472B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597763A (en) * | 1993-07-27 | 1997-01-28 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor wiring structure including a self-aligned contact hole |
| US6009024A (en) * | 1997-03-27 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
-
1988
- 1988-08-05 JP JP63194614A patent/JPH0828472B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5597763A (en) * | 1993-07-27 | 1997-01-28 | Samsung Electronics Co., Ltd. | Method for manufacturing a semiconductor wiring structure including a self-aligned contact hole |
| US6009024A (en) * | 1997-03-27 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0828472B2 (ja) | 1996-03-21 |
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