JPH0828472B2 - センスアンプ回路 - Google Patents
センスアンプ回路Info
- Publication number
- JPH0828472B2 JPH0828472B2 JP63194614A JP19461488A JPH0828472B2 JP H0828472 B2 JPH0828472 B2 JP H0828472B2 JP 63194614 A JP63194614 A JP 63194614A JP 19461488 A JP19461488 A JP 19461488A JP H0828472 B2 JPH0828472 B2 JP H0828472B2
- Authority
- JP
- Japan
- Prior art keywords
- type mos
- mos transistor
- wiring
- sense amplifier
- conductivity type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、Ｎ形およびＰ形MOSトランジスタで構成さ
れたセンスアンプ回路に関するものである。
れたセンスアンプ回路に関するものである。
（従来の技術） ダイナミックRAM（以下、DRAMと記載する）は、最も
記憶容量の大きな半導体記憶装置として用いられてお
り、さらに高集積化が要求されている。
記憶容量の大きな半導体記憶装置として用いられてお
り、さらに高集積化が要求されている。
DRAMは、その面積の大部分をメモリセルとセンスアン
プで占められている。また、基本性能も両者で決定され
ることから、メモリセルとセンスアンプの配置は、DRAM
の高集積化に対して重要な要素となる。第５図にメモリ
セル203とセンスアンプ201の配置図を示す。202はビッ
ト線、204はワード線である。第５図（Ａ）は折り返し
型ビット線方式によるメモリセル203とセンスアンプ201
との配置であり、平行に走っているビット線202のどち
らか一方の端に差動増幅型のセンスアンプ201を設け
る。第５図（Ｂ）は開放型ビット線方式によるメモリセ
ル203とセンスアンプ201との配置であり、中央に差動増
幅型のセンスアンプ201を設け、センスアンプ201の入力
には左右にのびたビット線202が接続される。以上のよ
うな開放型のビット線方式を用いた場合には、隙間なく
メモリセルを配置できるため、集積度は高くなるがノイ
ズに弱いという欠点があった。一方、折り返し型ビット
線方式を用いた場合には、ノイズには強いが、メモリセ
ルを１個おきに配置するため、集積度はあまり良くない
という問題があった。また、DRAMの高集積化が進んでき
た現在では、折り返し型ビット線方式を用いてもノイズ
に対してある程度強くなくなってきているため、開放型
ビット線方式が見直されつつある。しかし、現在まで折
り返し型ビット線方式が主流となってDRAM技術が発展し
てきているため、開放型ビット線方式の技術はあまり開
発されていない。
プで占められている。また、基本性能も両者で決定され
ることから、メモリセルとセンスアンプの配置は、DRAM
の高集積化に対して重要な要素となる。第５図にメモリ
セル203とセンスアンプ201の配置図を示す。202はビッ
ト線、204はワード線である。第５図（Ａ）は折り返し
型ビット線方式によるメモリセル203とセンスアンプ201
との配置であり、平行に走っているビット線202のどち
らか一方の端に差動増幅型のセンスアンプ201を設け
る。第５図（Ｂ）は開放型ビット線方式によるメモリセ
ル203とセンスアンプ201との配置であり、中央に差動増
幅型のセンスアンプ201を設け、センスアンプ201の入力
には左右にのびたビット線202が接続される。以上のよ
うな開放型のビット線方式を用いた場合には、隙間なく
メモリセルを配置できるため、集積度は高くなるがノイ
ズに弱いという欠点があった。一方、折り返し型ビット
線方式を用いた場合には、ノイズには強いが、メモリセ
ルを１個おきに配置するため、集積度はあまり良くない
という問題があった。また、DRAMの高集積化が進んでき
た現在では、折り返し型ビット線方式を用いてもノイズ
に対してある程度強くなくなってきているため、開放型
ビット線方式が見直されつつある。しかし、現在まで折
り返し型ビット線方式が主流となってDRAM技術が発展し
てきているため、開放型ビット線方式の技術はあまり開
発されていない。
第４図（Ａ）に従来の技術による折り返し型ビット線
方式を用いた場合のセンスアンプを示す。第４図（Ａ）
は、狭いビット線ピッチの間におさまるように入力され
たマスクデータである第３図を等価回路に直したもので
ある。Ｎ形MOSトランジスタ111,112が配線105,108を介
してフリップフロップに接続され、かつ制御線116に接
続されており、同様にＰ形MOSトランジスタ113,114も配
線107,110を介してフリップフロップに接続され、かつ
制御線117に接続されており、また、２つのフリップフ
ロップは配線106,109で接続されてセンスアンプ115を構
成している。配線105,108,配線106,109,配線107,110は
それぞれ同じ長さ，幅であり、配線の抵抗，容量とも等
しいため、センスアンプ115はバランス良く配置されて
いる。101はワード線、102はメモリセル、103はビット
線、104は である。
方式を用いた場合のセンスアンプを示す。第４図（Ａ）
は、狭いビット線ピッチの間におさまるように入力され
たマスクデータである第３図を等価回路に直したもので
ある。Ｎ形MOSトランジスタ111,112が配線105,108を介
してフリップフロップに接続され、かつ制御線116に接
続されており、同様にＰ形MOSトランジスタ113,114も配
線107,110を介してフリップフロップに接続され、かつ
制御線117に接続されており、また、２つのフリップフ
ロップは配線106,109で接続されてセンスアンプ115を構
成している。配線105,108,配線106,109,配線107,110は
それぞれ同じ長さ，幅であり、配線の抵抗，容量とも等
しいため、センスアンプ115はバランス良く配置されて
いる。101はワード線、102はメモリセル、103はビット
線、104は である。
以上述べたように、開放型ビット線方式が見直されつ
つあるが、開放型ビット線方式の技術はあまり開放され
ておらず、また、折り返し型ビット線方式の技術もその
まま開放型ビット線方式に用いることができないものが
多い。
つあるが、開放型ビット線方式の技術はあまり開放され
ておらず、また、折り返し型ビット線方式の技術もその
まま開放型ビット線方式に用いることができないものが
多い。
第４図（Ｂ）は、折り返し型ビット線方式で用いられ
たセンスアンプを開放型ビット線方式で用いたところを
示したものであり、配線105,108,配線106,109,配線107,
110はそれぞれ同じ長さ，幅であり、配線の抵抗，容量
とも等しい。ビット線303からの信号は、配線107を介し
てＰ形MOSトランジスタ113に入力し、さらに、配線106,
105を介してＮ形MOSトランジスタ111に入力されてお
り、逆に からの信号は、配線108を介してＮ形MOSトランジスタ11
2に入力され、さらに、配線109,110を介してＰ形MOSト
ランジスタ114に入力されている。
たセンスアンプを開放型ビット線方式で用いたところを
示したものであり、配線105,108,配線106,109,配線107,
110はそれぞれ同じ長さ，幅であり、配線の抵抗，容量
とも等しい。ビット線303からの信号は、配線107を介し
てＰ形MOSトランジスタ113に入力し、さらに、配線106,
105を介してＮ形MOSトランジスタ111に入力されてお
り、逆に からの信号は、配線108を介してＮ形MOSトランジスタ11
2に入力され、さらに、配線109,110を介してＰ形MOSト
ランジスタ114に入力されている。
（発明が解決しようとする課題） 折り返し型ビット線方式で用いられたセンスアンプを
そのまま開放型ビット線方式で用いると、センスアンプ
の内部でアンバランスが生じてしまうため、センスアン
プの感度が悪くなり、アクセルタイム，サイクルタイム
が遅くなってしまうだけでなく、誤動作を起こすという
問題があった。
そのまま開放型ビット線方式で用いると、センスアンプ
の内部でアンバランスが生じてしまうため、センスアン
プの感度が悪くなり、アクセルタイム，サイクルタイム
が遅くなってしまうだけでなく、誤動作を起こすという
問題があった。
本発明は、開放型ビット線方式を用いた時、バランス
良く配置されているセンスアンプを提供することを目的
とする。
良く配置されているセンスアンプを提供することを目的
とする。
（課題を解決するための手段） 本発明のセンスアンプ回路は、上記問題点を解決する
ために、以下の構成をとるものである。すなわち、第１
の第１導電形MOSトランジスタと第１の第２導電形MOSト
ランジスタと第２の第２導電形MOSトランジスタと第２
の第１導電形MOSトランジスタとを順次直列に配置し、
前記第１および第２の第１導電形MOSトランジスタのソ
ースにはそれぞれ第１および第２の制御線を、前記第１
および第２の第２導電形MOSトランジスタのソースには
第３の制御線を接続し、前記第１の第１導電形MOSトラ
ンジスタと前記第１の第２導電形MOSトランジスタとド
レインには第１のデータ線を、前記第２の第１導電形MO
Sトランジスタと前記第２の第２導電形MOSトランジスタ
とのドレインには第２のデータ線を接続し、前記第１の
第１導電形MOSトランジスタのゲートと前記第１の第２
導電形MOSトランジスタとのゲートは第１の配線で、前
記第１の第２導電形MOSトランジスタのゲートと前記第
２のデータ線とは第２の配線で、前記第２の第１導電形
MOSトランジスタのゲートと前記第２の第２導電形MOSト
ランジスタのゲートとは第３の配線で、前記第２の第２
導電形MOSトランジスタのゲートと前記第１のデータ線
とは第４の配線でそれぞれ接続されており、かつ前記第
１および第２のデータ線は相補の関係にあり、それぞれ
多数のメモリセルが接続されるとともに、第１配線およ
び第３配線，第２配線および第４配線は抵抗および容量
を等しく配置したことを特徴とする。
ために、以下の構成をとるものである。すなわち、第１
の第１導電形MOSトランジスタと第１の第２導電形MOSト
ランジスタと第２の第２導電形MOSトランジスタと第２
の第１導電形MOSトランジスタとを順次直列に配置し、
前記第１および第２の第１導電形MOSトランジスタのソ
ースにはそれぞれ第１および第２の制御線を、前記第１
および第２の第２導電形MOSトランジスタのソースには
第３の制御線を接続し、前記第１の第１導電形MOSトラ
ンジスタと前記第１の第２導電形MOSトランジスタとド
レインには第１のデータ線を、前記第２の第１導電形MO
Sトランジスタと前記第２の第２導電形MOSトランジスタ
とのドレインには第２のデータ線を接続し、前記第１の
第１導電形MOSトランジスタのゲートと前記第１の第２
導電形MOSトランジスタとのゲートは第１の配線で、前
記第１の第２導電形MOSトランジスタのゲートと前記第
２のデータ線とは第２の配線で、前記第２の第１導電形
MOSトランジスタのゲートと前記第２の第２導電形MOSト
ランジスタのゲートとは第３の配線で、前記第２の第２
導電形MOSトランジスタのゲートと前記第１のデータ線
とは第４の配線でそれぞれ接続されており、かつ前記第
１および第２のデータ線は相補の関係にあり、それぞれ
多数のメモリセルが接続されるとともに、第１配線およ
び第３配線，第２配線および第４配線は抵抗および容量
を等しく配置したことを特徴とする。
（作用） 本発明は、上記の配置をとることにより、開放型ビッ
ト線方式においてセンスアンプ内部をバランス良く配置
できるため、高感度のセンスアンプが実現できる。これ
によって、センスアンプ感度の影響によるアクセスタイ
ム，サイクルタイムの劣化や誤動作がなくなる。また、
開放型ビット線方式を用いることによって、DRMAの一層
の高集積化が可能になる。
ト線方式においてセンスアンプ内部をバランス良く配置
できるため、高感度のセンスアンプが実現できる。これ
によって、センスアンプ感度の影響によるアクセスタイ
ム，サイクルタイムの劣化や誤動作がなくなる。また、
開放型ビット線方式を用いることによって、DRMAの一層
の高集積化が可能になる。
（実施例） 本発明によるセンスアンプのレイアウトの実施例を第
１図に、その等価回路を第２図に示す。第１図は狭いビ
ット線ピッチ間におさめるためのレイアウト図である。
第１図および第２図に示すように、Ｎ形MOSトランジス
タ9,P形MOSトランジスタ11,P形MOSトランジスタ12,N形M
OSトランジスタ10が順に配置され、かつ配線5,6,7,8を
用いてインバータのフリップフロップを構成している。
１図に、その等価回路を第２図に示す。第１図は狭いビ
ット線ピッチ間におさめるためのレイアウト図である。
第１図および第２図に示すように、Ｎ形MOSトランジス
タ9,P形MOSトランジスタ11,P形MOSトランジスタ12,N形M
OSトランジスタ10が順に配置され、かつ配線5,6,7,8を
用いてインバータのフリップフロップを構成している。
配線７はビット線２に配線６は に接続されている。配線５および配線8,配線６および配
線７はそれぞれ長さ，幅とも等しく、抵抗，容量とも等
しいため、センスアンプ15は、その入力であるビット線
2, からみてバランス良く配置されている。また、制御線４
はＮ形MOSトランジスタ９に、制御線16はＮ形MOSトラン
ジスタ10に、制御線13はＰ形MOSトランジスタ11および1
2に接続され、制御線４と制御線16には同じ信号が伝わ
る。
線７はそれぞれ長さ，幅とも等しく、抵抗，容量とも等
しいため、センスアンプ15は、その入力であるビット線
2, からみてバランス良く配置されている。また、制御線４
はＮ形MOSトランジスタ９に、制御線16はＮ形MOSトラン
ジスタ10に、制御線13はＰ形MOSトランジスタ11および1
2に接続され、制御線４と制御線16には同じ信号が伝わ
る。
（発明の効果） 以上述べたように、本発明によれば、開放型ビット線
方式を用いた場合のセンスアンプのレイアウトをバラン
ス良く配置することができたので、高感度のセンスアン
プを実現することが可能になり、センスアンプの感度の
影響によるアクセスタイムやサイクルタイムの劣化，誤
動作が無くなるため、DRAMの設計が容易になるという効
果があり、DRAMの設計期間を短縮することができる。
方式を用いた場合のセンスアンプのレイアウトをバラン
ス良く配置することができたので、高感度のセンスアン
プを実現することが可能になり、センスアンプの感度の
影響によるアクセスタイムやサイクルタイムの劣化，誤
動作が無くなるため、DRAMの設計が容易になるという効
果があり、DRAMの設計期間を短縮することができる。
第１図は本発明の実施例におけるセンスアンプのレイア
ウト図、第２図は第１図に示したセンスアンプのレイア
ウトの等価回路図、第３図は従来の折り返し型ビット線
方式で用いられたセンスアンプのレイアウト図、第４図
は第３図で示したレイアウト図を等価回路に直し、折り
返し型ビット線方式と開放型ビット線方式に適応した例
の説明図、第５図はセンスアンプとビット線の配置の比
較図を示す。 ２……ビット線、４……制御線、5,6,7,8……配線、9,1
0……Ｎ形MOSトランジスタ、11,12……Ｐ形MOSトランジ
スタ、13,16……制御線、 15……センスアンプ、101……ワード線、102……メモリ
セル、103,303……ビット線、 105,106,107,108,109,110……配線、111,112……Ｎ形MO
Sトランジスタ、113,114……Ｐ形MOSトランジスタ、115
……センスアンプ、116,117……制御線、201……センス
アンプ、202……ビット線、203……メモリセル、204…
…ワード線。
ウト図、第２図は第１図に示したセンスアンプのレイア
ウトの等価回路図、第３図は従来の折り返し型ビット線
方式で用いられたセンスアンプのレイアウト図、第４図
は第３図で示したレイアウト図を等価回路に直し、折り
返し型ビット線方式と開放型ビット線方式に適応した例
の説明図、第５図はセンスアンプとビット線の配置の比
較図を示す。 ２……ビット線、４……制御線、5,6,7,8……配線、9,1
0……Ｎ形MOSトランジスタ、11,12……Ｐ形MOSトランジ
スタ、13,16……制御線、 15……センスアンプ、101……ワード線、102……メモリ
セル、103,303……ビット線、 105,106,107,108,109,110……配線、111,112……Ｎ形MO
Sトランジスタ、113,114……Ｐ形MOSトランジスタ、115
……センスアンプ、116,117……制御線、201……センス
アンプ、202……ビット線、203……メモリセル、204…
…ワード線。
Claims (2)
- 【請求項１】第１の第１導電形MOSトランジスタと第１
の第２導電形MOSトランジスタと第２の第２導電形MOSト
ランジスタと第２の第１導電形MOSトランジスタとを順
次直列に配置し、前記第１および第２の第１導電形MOS
トランジスタのソースにはそれぞれ第１および第２の制
御線を、前記第１および第２の第２導電形MOSトランジ
スタのソースには第３の制御線を接続し、前記第１の第
１導電形MOSトランジスタと前記第１の第２導電形MOSト
ランジスタとのドレインには第１のデータ線を、前記第
２の第１導電形MOSトランジスタと前記第２の第２導電
形MOSトランジスタとのドレインには第２のデータ線を
接続し、前記第１の第１導電形MOSトランジスタのゲー
トと前記第１の第２導電形MOSトランジスタとのゲート
には第１の配線で、前記第１の第２導電形MOSトランジ
スタのゲートと前記第２のデータ線とは第２の配線で、
前記第２の第１導電形MOSトランジスタのゲートと前記
第２の第２導電形MOSトランジスタのゲートとは第３の
配線で、前記第２の第２導電形MOSトランジスタのゲー
トと前記第１のデータ線とは第４の配線でそれぞれ接続
し、かつ前記第1,第２のデータ線は相補の関係にあり、
それぞれ複数のメモリセルが接続されるとともに、第１
配線および第３配線，第２配線および第４配線は抵抗お
よび容量を等しく配置したことを特徴とするセンスアン
プ回路。 - 【請求項２】前記第1,第２の制御線には同じ信号が伝搬
されることを特徴とする請求項（１）記載のセンスアン
プ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194614A JPH0828472B2 (ja) | 1988-08-05 | 1988-08-05 | センスアンプ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63194614A JPH0828472B2 (ja) | 1988-08-05 | 1988-08-05 | センスアンプ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0244767A JPH0244767A (ja) | 1990-02-14 |
| JPH0828472B2 true JPH0828472B2 (ja) | 1996-03-21 |
Family
ID=16327468
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63194614A Expired - Lifetime JPH0828472B2 (ja) | 1988-08-05 | 1988-08-05 | センスアンプ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0828472B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR970004922B1 (ko) * | 1993-07-27 | 1997-04-08 | 삼성전자 주식회사 | 고집적 반도체 배선구조 및 그 제조방법 |
| US6009024A (en) * | 1997-03-27 | 1999-12-28 | Matsushita Electric Industrial Co., Ltd. | Semiconductor memory |
-
1988
- 1988-08-05 JP JP63194614A patent/JPH0828472B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0244767A (ja) | 1990-02-14 |
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