JP2862655B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2862655B2 JP2862655B2 JP2249571A JP24957190A JP2862655B2 JP 2862655 B2 JP2862655 B2 JP 2862655B2 JP 2249571 A JP2249571 A JP 2249571A JP 24957190 A JP24957190 A JP 24957190A JP 2862655 B2 JP2862655 B2 JP 2862655B2
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Description
【発明の詳細な説明】 ［概要］ 半導体記憶装置に係り、詳しくは半導体記憶装置に最
適なMOSトランジスタの構造に関し、 大容量の半導体記憶装置においてビット線に付加され
るジャンクション容量を低減してアクセススピードを高
速化できることを目的とし、 MOSトランジスタよりなる４つのメモリセルの各第１
拡散領域を１つの拡散層で形成するとともに、各第２拡
散領域を前記拡散層の周りに放射状に形成し、前記拡散
層と各第２拡散領域との間にはそれぞれゲートを設け、
前記拡散層をビット線に接続するとともに、各メモリセ
ルのゲートを異なるワード線に接続した。
適なMOSトランジスタの構造に関し、 大容量の半導体記憶装置においてビット線に付加され
るジャンクション容量を低減してアクセススピードを高
速化できることを目的とし、 MOSトランジスタよりなる４つのメモリセルの各第１
拡散領域を１つの拡散層で形成するとともに、各第２拡
散領域を前記拡散層の周りに放射状に形成し、前記拡散
層と各第２拡散領域との間にはそれぞれゲートを設け、
前記拡散層をビット線に接続するとともに、各メモリセ
ルのゲートを異なるワード線に接続した。
［産業上の利用分野］ 本発明は半導体記憶装置に係り、詳しくは半導体記憶
装置に最適なMOSトランジスタの構造に関するものであ
る。
装置に最適なMOSトランジスタの構造に関するものであ
る。
近年のコンピュータシステムの多機能化に伴い、大容
量のメモリが要求されている。このため、大容量のROM
が種々提案されているが、大容量のためにアクセススピ
ードが遅くなるので、これを高速化する必要がある。
量のメモリが要求されている。このため、大容量のROM
が種々提案されているが、大容量のためにアクセススピ
ードが遅くなるので、これを高速化する必要がある。
［従来の技術］ 従来のROMとしてメモリセルをnMOSトランジスタによ
り構成したものがあり、第６図にその一例を示す。
り構成したものがあり、第６図にその一例を示す。
基板１上にn+型のドレイン領域２が形成され、同領域
２はコンタクト３を介してその上方を通過するビット線
４に接続されている。ビット線４には出力用のインバー
タ５が接続されている。ドレイン領域２の一対の対向辺
に沿うように一対のワード線6,7が延設され、ドレイン
領域２の一対の対向辺と対応する各ワード線6,7の部分
がゲート8a,8bとなっている。各ゲート8a,8bの側方には
グランドに接続されるn+型のソース領域9,10が設けら
れ、前記ドレイン領域２を共通化してトランジスタ対が
構成されている。このようにトランジスタ対のドレイン
領域２を共通化することにより、ビット線４に付加され
るドレイン領域のジャンクション容量を低減させ、アク
セススピードを高速化するようにしている。
２はコンタクト３を介してその上方を通過するビット線
４に接続されている。ビット線４には出力用のインバー
タ５が接続されている。ドレイン領域２の一対の対向辺
に沿うように一対のワード線6,7が延設され、ドレイン
領域２の一対の対向辺と対応する各ワード線6,7の部分
がゲート8a,8bとなっている。各ゲート8a,8bの側方には
グランドに接続されるn+型のソース領域9,10が設けら
れ、前記ドレイン領域２を共通化してトランジスタ対が
構成されている。このようにトランジスタ対のドレイン
領域２を共通化することにより、ビット線４に付加され
るドレイン領域のジャンクション容量を低減させ、アク
セススピードを高速化するようにしている。
［発明が解決しようとする課題］ しかしながら、今日のようにROMのメモリ容量が大き
くなるに従い、ビット線に付加されるジャンクション容
量が増大してしまうという問題が生じている。
くなるに従い、ビット線に付加されるジャンクション容
量が増大してしまうという問題が生じている。
本発明は上記問題点を解決するためになされたもので
あって、大容量の半導体記憶装置においてビット線に付
加されるジャンクション容量を低減してアクセススピー
ドを高速化することができることを目的とする。
あって、大容量の半導体記憶装置においてビット線に付
加されるジャンクション容量を低減してアクセススピー
ドを高速化することができることを目的とする。
［課題を解決するための手段］ 上記目的を達成するため、発明は、MOSトランジスタ
よりなる４つのメモリセルの各第１拡散領域を１つの拡
散層で形成するとともに、各第２拡散領域を前記拡散層
の周りに放射状に形成し、前記拡散層と各第２拡散領域
との間にはそれぞれゲートを設け、前記拡散層をビット
線に接続するとともに、各メモリセルのゲートを異なる
ワード線に接続した。
よりなる４つのメモリセルの各第１拡散領域を１つの拡
散層で形成するとともに、各第２拡散領域を前記拡散層
の周りに放射状に形成し、前記拡散層と各第２拡散領域
との間にはそれぞれゲートを設け、前記拡散層をビット
線に接続するとともに、各メモリセルのゲートを異なる
ワード線に接続した。
又、１つの拡散層の一対の対向辺に沿うように、上下
二層に配置した二対のワード線を延設し、その二対のワ
ード線の各下層ワード線が拡散層の一対の対向辺と対応
する部分を一対のゲートとするとともに、その二対のワ
ード線の各上層ワード線から拡散層の他の一対の対向辺
に沿うように一対のゲートを形成した。
二層に配置した二対のワード線を延設し、その二対のワ
ード線の各下層ワード線が拡散層の一対の対向辺と対応
する部分を一対のゲートとするとともに、その二対のワ
ード線の各上層ワード線から拡散層の他の一対の対向辺
に沿うように一対のゲートを形成した。
［作用］ ４つの第１拡散領域を１つの拡散層で形成するととも
に、その拡散層の四方を囲むように第２拡散領域を形成
して４つのMOSトランジスタが構成されるので、MOSトラ
ンジスタの数に比べて第１拡散領域の数が少ない分だけ
高集積化を図ることができるとともに、ビット線に付加
されるジャンクション容量が低減され、メモリセルが高
速にアクセスされる。
に、その拡散層の四方を囲むように第２拡散領域を形成
して４つのMOSトランジスタが構成されるので、MOSトラ
ンジスタの数に比べて第１拡散領域の数が少ない分だけ
高集積化を図ることができるとともに、ビット線に付加
されるジャンクション容量が低減され、メモリセルが高
速にアクセスされる。
又、各一対のワード線を上下二層に配置したことによ
り、ワード線による占有面積が減り、集積度が向上す
る。
り、ワード線による占有面積が減り、集積度が向上す
る。
［実施例］ 以下、本発明をROMに具体化した一実施例を第１〜５
図に従って説明する。尚、説明の便宜上、第６図と同様
の構成については同一の符号を付してその説明を一部省
略する。
図に従って説明する。尚、説明の便宜上、第６図と同様
の構成については同一の符号を付してその説明を一部省
略する。
第１図はnMOSトランジスタよりなるメモリセルで構成
されたメモリセルアレイの一部を示すレイアウト図であ
る。基板１上に所定間隔をおいて第１拡散領域としての
n+型のドレイン領域11,12が形成され、各ドレイン領域1
1,12はコンタクト３を介してそれらの上方を通過するビ
ット線４に接続されている。前記ドレイン領域11の一対
の対向辺に沿うように、各一対のワード線13,14及び15,
16が延設されるとともに、ドレイン領域12の一対の対向
辺に沿うように、各一対のワード線17,18及び19,20が延
設されている。第３図は一対のワード線13,14の状態を
示し、ワード線13は下層に、ワード線14は上層に配置さ
れて二層構造となっている。尚、他の各一対のワード線
15,16、17,18及び19,20においても同様に、各ワード線1
5,17,19が下層に、各ワード線16,18,20が上層に配置さ
れて二層構造となっている。
されたメモリセルアレイの一部を示すレイアウト図であ
る。基板１上に所定間隔をおいて第１拡散領域としての
n+型のドレイン領域11,12が形成され、各ドレイン領域1
1,12はコンタクト３を介してそれらの上方を通過するビ
ット線４に接続されている。前記ドレイン領域11の一対
の対向辺に沿うように、各一対のワード線13,14及び15,
16が延設されるとともに、ドレイン領域12の一対の対向
辺に沿うように、各一対のワード線17,18及び19,20が延
設されている。第３図は一対のワード線13,14の状態を
示し、ワード線13は下層に、ワード線14は上層に配置さ
れて二層構造となっている。尚、他の各一対のワード線
15,16、17,18及び19,20においても同様に、各ワード線1
5,17,19が下層に、各ワード線16,18,20が上層に配置さ
れて二層構造となっている。
ドレイン領域11に沿うように延設された二対のワード
線13,14,15,16のうち、各下層ワード線13,15がドレイン
領域11の一対の対向辺と対応する部分が一対のゲート21
a,21cとなっているとともに、各上層ワード線14,16から
は同領域11の他の一対の対向辺に沿うように一対のゲー
ト21b,21dが形成され、ドレイン領域11の四方が４つの
ゲート21a〜21dにて囲まれている。又、ドレイン領域12
についても同様に、二対のワード線17,18,19,20のう
ち、各下層ワード線17,19がドレイン領域12の一対の対
向辺と対応する部分が一対のゲート22a,22cとなってい
るとともに、各上層ワード線18,20から同領域12の他の
一対の対向辺に沿うように一対のゲート22b,22dが形成
され、ドレイン領域12の四方が４つのゲート22a〜22dに
て囲まれている。
線13,14,15,16のうち、各下層ワード線13,15がドレイン
領域11の一対の対向辺と対応する部分が一対のゲート21
a,21cとなっているとともに、各上層ワード線14,16から
は同領域11の他の一対の対向辺に沿うように一対のゲー
ト21b,21dが形成され、ドレイン領域11の四方が４つの
ゲート21a〜21dにて囲まれている。又、ドレイン領域12
についても同様に、二対のワード線17,18,19,20のう
ち、各下層ワード線17,19がドレイン領域12の一対の対
向辺と対応する部分が一対のゲート22a,22cとなってい
るとともに、各上層ワード線18,20から同領域12の他の
一対の対向辺に沿うように一対のゲート22b,22dが形成
され、ドレイン領域12の四方が４つのゲート22a〜22dに
て囲まれている。
そして、各ゲート21a〜21d、22a〜22dの側方にはそれ
ぞれ第２拡散領域としてのn+型のソース領域23〜29が放
射状に形成され、各ソース領域23〜29はコンタクト30を
介してそれらの上方を通過するグランド配線31に接続さ
れている。即ち、ドレイン領域11を共通にしてその四方
に配置された４つのソース領域23〜26により第４図に示
すように４つのnMOSトランジスタ32〜35よりなるトラン
ジスタ群が構成されている。同様にドレイン領域12を共
通にしてその四方に配置された４つのソース領域25,27
〜29によりドレイン領域12を共通にした４つのnMOSトラ
ンジスタよりなるトランジスタ群が構成されている。
ぞれ第２拡散領域としてのn+型のソース領域23〜29が放
射状に形成され、各ソース領域23〜29はコンタクト30を
介してそれらの上方を通過するグランド配線31に接続さ
れている。即ち、ドレイン領域11を共通にしてその四方
に配置された４つのソース領域23〜26により第４図に示
すように４つのnMOSトランジスタ32〜35よりなるトラン
ジスタ群が構成されている。同様にドレイン領域12を共
通にしてその四方に配置された４つのソース領域25,27
〜29によりドレイン領域12を共通にした４つのnMOSトラ
ンジスタよりなるトランジスタ群が構成されている。
尚、第２図における36〜38は絶縁層である。
次に上記のように構成されたROMの作用を第５図に従
って説明する。
って説明する。
今、ビット線４がプリチャージされてＨレベルに保持
された状態において、例えばワード線13が選択されてそ
のレベルがＨレベルになると、ドレイン領域11,ゲート2
1a及びソース領域23からなるnMOSトランジスタがオン状
態となる。このため、ビット線４が実線で示すように急
激にディスチャージされてＬレベルになり、破線で示す
従来のROMにおけるディスチャージと比較して速くなっ
ている。従って、インバータ５の出力レベルは実線で示
すように急激にＨレベルに立ち上がり、破線で示す従来
のROMにおける変化と比較して速くなる。
された状態において、例えばワード線13が選択されてそ
のレベルがＨレベルになると、ドレイン領域11,ゲート2
1a及びソース領域23からなるnMOSトランジスタがオン状
態となる。このため、ビット線４が実線で示すように急
激にディスチャージされてＬレベルになり、破線で示す
従来のROMにおけるディスチャージと比較して速くなっ
ている。従って、インバータ５の出力レベルは実線で示
すように急激にＨレベルに立ち上がり、破線で示す従来
のROMにおける変化と比較して速くなる。
このように、本実施例ではビット線４に接続された各
ドレイン領域11,12を共通化してその四方を囲むように
配置された４つのソース領域23〜26及び25,27〜29によ
り４つのnMOSトランジスタを構成したので、MOSトラン
ジスタの数に比べてドレイン領域の数が少ない分だけ高
集積化を図ることができるとともに、ビット線４に付加
される各ドレイン領域11,12のジャンクション容量を低
減でき、メモリセルのアクセススピードを高速化するこ
とができる。
ドレイン領域11,12を共通化してその四方を囲むように
配置された４つのソース領域23〜26及び25,27〜29によ
り４つのnMOSトランジスタを構成したので、MOSトラン
ジスタの数に比べてドレイン領域の数が少ない分だけ高
集積化を図ることができるとともに、ビット線４に付加
される各ドレイン領域11,12のジャンクション容量を低
減でき、メモリセルのアクセススピードを高速化するこ
とができる。
又、本実施例では各一対のワード線を上下二層に配置
し、各ドレイン領域11,12の一対の対向辺に沿うように
二対のワード線を延設したので、ワード線による占有面
積が減り、高集積化を向上することができる。
し、各ドレイン領域11,12の一対の対向辺に沿うように
二対のワード線を延設したので、ワード線による占有面
積が減り、高集積化を向上することができる。
尚、本実施例のROMではnMOSトランジスタに実施した
が、pMOSトランジスタに実施してもよい。即ち、共通の
p+型のソース領域の四方を４つのp+型のドレイン領域で
囲んで４つのpMOSトランジスタを形成するようにしても
よい。
が、pMOSトランジスタに実施してもよい。即ち、共通の
p+型のソース領域の四方を４つのp+型のドレイン領域で
囲んで４つのpMOSトランジスタを形成するようにしても
よい。
［発明の効果］ 以上詳述したように、本発明によれば大容量の半導体
記憶装置においてビット線に付加されるジャンクション
容量を低減してアクセススピードを高速化することがで
きる。
記憶装置においてビット線に付加されるジャンクション
容量を低減してアクセススピードを高速化することがで
きる。
又、各一対のワード線を上下二層に配置したことによ
り、ワード線による占有面積を低減でき、集積度を向上
することができる。
り、ワード線による占有面積を低減でき、集積度を向上
することができる。
第１図は本発明を具体化した一実施例を示すレイアウト
図、 第２図は第１図のＡ−Ａ断面図、 第３図はワード線を示す斜視図、 第４図は一実施例におけるトランジスタ群の等価回路
図、 第５図は作用を示すタイミング図、 第６図は従来例を示すレイアウト図である。 図において、 ４はビット線、 11,12は拡散層としてのn+型のドレイン領域、 13〜20はワード線、21a〜21d,22a〜22dはゲート、 23〜29は第２拡散領域としてのn+型のソース領域であ
る。
図、 第２図は第１図のＡ−Ａ断面図、 第３図はワード線を示す斜視図、 第４図は一実施例におけるトランジスタ群の等価回路
図、 第５図は作用を示すタイミング図、 第６図は従来例を示すレイアウト図である。 図において、 ４はビット線、 11,12は拡散層としてのn+型のドレイン領域、 13〜20はワード線、21a〜21d,22a〜22dはゲート、 23〜29は第２拡散領域としてのn+型のソース領域であ
る。
フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 27/112 H01L 21/8246
Claims (4)
- 【請求項１】MOSトランジスタよりなる４つのメモリセ
ルの各第１拡散領域を１つの拡散層（11）で形成すると
ともに、各第２拡散領域（23〜26）を前記拡散層（11）
の周りに放射状に形成し、前記拡散層（11）と各第２拡
散領域（23〜26）との間にはそれぞれゲート（21a〜21
d）を設け、前記拡散層（11）をビット線（４）に接続
するとともに、各メモリセルのゲート（21a〜21d）を異
なるワード線（13〜16）に接続したことを特徴とする半
導体記憶装置。 - 【請求項２】前記拡散層（11）の一対の対向辺に沿うよ
うに、上下二層に配置した二対のワード線（13〜16）を
延設し、その二対のワード線（13〜16）の各下層ワード
線（13,15）が前記拡散層（11）の一対の対向辺と対応
する部分を一対のゲート（21a,21c）とするとともに、
その二対のワード線（13〜16）の各上層ワード線（14,1
6）から前記拡散層（11）の他の一対の対向辺に沿うよ
うに一対のゲート（21b,21d）を形成したことを特徴と
する請求項１記載の半導体記憶装置。 - 【請求項３】MOSトランジスタは、第１拡散領域をドレ
イン領域とし、第２拡散領域をソース領域としたnMOSト
ランジスタであることを特徴とする請求項１又は請求項
２記載の半導体記憶装置。 - 【請求項４】MOSトランジスタは、第１拡散領域をソー
ス領域とし、第２拡散領域をドレイン領域としたpMOSト
ランジスタであることを特徴とする請求項１又は請求項
２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249571A JP2862655B2 (ja) | 1990-09-18 | 1990-09-18 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2249571A JP2862655B2 (ja) | 1990-09-18 | 1990-09-18 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04127471A JPH04127471A (ja) | 1992-04-28 |
| JP2862655B2 true JP2862655B2 (ja) | 1999-03-03 |
Family
ID=17194984
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2249571A Expired - Fee Related JP2862655B2 (ja) | 1990-09-18 | 1990-09-18 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2862655B2 (ja) |
-
1990
- 1990-09-18 JP JP2249571A patent/JP2862655B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04127471A (ja) | 1992-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |