JPS6260255A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPS6260255A JPS6260255A JP60199977A JP19997785A JPS6260255A JP S6260255 A JPS6260255 A JP S6260255A JP 60199977 A JP60199977 A JP 60199977A JP 19997785 A JP19997785 A JP 19997785A JP S6260255 A JPS6260255 A JP S6260255A
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- 239000000758 substrate Substances 0.000 claims description 3
- 238000000034 method Methods 0.000 abstract description 12
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特に１トランジスタメ
モリにおけるビット線容量と雑音の低下を図った半導体
記憶装置に関する。
モリにおけるビット線容量と雑音の低下を図った半導体
記憶装置に関する。
一般に、メモリセルを１つのトランジスタで構成した１
トランジスタメモリ型の半導体記憶装置には、第２図に
示す折り返しビット線方式と、第３図に示すオープンビ
ット線方式がある。これらの図において、ＭＣはメモリ
セル、ＳＷはスイッチング回路、ＳＡはセンスアンプ、
Ｗはワード線、Ｂ、Ｖはビット線、Ｃは列アドレス線、
ＲＤは外部からのアドレス入力信号により１本のワード
線を選択して高電位に駆動する行（ロウ）デコーダ、Ｃ
１１）は同様に１本の列アドレス線を選択して高電位に
駆動する列（カラム）デコーダ、１０．、ＩＯ□、「σ
１．「Ｇは外部の入出力増幅回路とスイッチング回路を
介してビット線と接続するＩＯババスある。
トランジスタメモリ型の半導体記憶装置には、第２図に
示す折り返しビット線方式と、第３図に示すオープンビ
ット線方式がある。これらの図において、ＭＣはメモリ
セル、ＳＷはスイッチング回路、ＳＡはセンスアンプ、
Ｗはワード線、Ｂ、Ｖはビット線、Ｃは列アドレス線、
ＲＤは外部からのアドレス入力信号により１本のワード
線を選択して高電位に駆動する行（ロウ）デコーダ、Ｃ
１１）は同様に１本の列アドレス線を選択して高電位に
駆動する列（カラム）デコーダ、１０．、ＩＯ□、「σ
１．「Ｇは外部の入出力増幅回路とスイッチング回路を
介してビット線と接続するＩＯババスある。
前記折り返しビット線方式はビット線Ｂ、Ｂがセンスア
ンプＳＡの一方側に接続されてアレイ回路が折り返し構
成とされており、またオープンビソ！・線方式はビット
線Ｂ、ＢがセンスアンプＳＡの両側に接続されている。
ンプＳＡの一方側に接続されてアレイ回路が折り返し構
成とされており、またオープンビソ！・線方式はビット
線Ｂ、ＢがセンスアンプＳＡの両側に接続されている。
この、折り返しビット線方式では、必ずしも列アドレス
線ＣはメモリセルＭＣ間を通過させる必要はないが、メ
モリセルは複数あってそのアレイ毎に列デコーダＣＩ）
を形成すると面積が増大して高集積化の点で不利になる
ため、１Ｍビット以上の記憶装置では列デコーダを低減
させて面積を有利にする目的でメモリセルＭＣの上或い
はメモリセル間に列アドレス線Ｃを延設することが考え
られている。
線ＣはメモリセルＭＣ間を通過させる必要はないが、メ
モリセルは複数あってそのアレイ毎に列デコーダＣＩ）
を形成すると面積が増大して高集積化の点で不利になる
ため、１Ｍビット以上の記憶装置では列デコーダを低減
させて面積を有利にする目的でメモリセルＭＣの上或い
はメモリセル間に列アドレス線Ｃを延設することが考え
られている。
即ち、第４図（Ａ）、 （Ｂ）に夫々平面、断面構造
を示すように、この折り返しビット線方式の構造は、メ
モリセルキャパシタ電極Ｐ、ＭＯＳゲートとしてのワー
ド線Ｗ及びソース・ドレイン領域やキャパシタを構成す
る不純物領域Ｊで構成した１トランジスタメモリセルＭ
Ｃ上に、層間絶縁膜ＩＦ、を形成し、この上にコンタク
トＨをｉｍシて接続した列ビット線Ｂを形成し、更にそ
の上に層間絶縁膜ＴＦ２を介して列アドレス線Ｃを形成
した構成とするものである。
を示すように、この折り返しビット線方式の構造は、メ
モリセルキャパシタ電極Ｐ、ＭＯＳゲートとしてのワー
ド線Ｗ及びソース・ドレイン領域やキャパシタを構成す
る不純物領域Ｊで構成した１トランジスタメモリセルＭ
Ｃ上に、層間絶縁膜ＩＦ、を形成し、この上にコンタク
トＨをｉｍシて接続した列ビット線Ｂを形成し、更にそ
の上に層間絶縁膜ＴＦ２を介して列アドレス線Ｃを形成
した構成とするものである。
なお、前記メモルセルＭＣ、スイッチング回路ＳＷ及び
センスアンプＳＡの各回路図を夫々第５図（Ａ）、
（Ｂ）、 （Ｃ）に示す。ここで、センスアンプＳＷ
におけるＳＴはセンスアンプスタートパルスで高電位に
プリチャージされ、低電位に放電することでセンスアン
プを動作させる。また、ＡＣはプルアンプパルスであり
、センスアンプ動作後低下した高電位側のビット線の電
位を保障する。更に、ＰＣはビット綿プリチャージパル
スである。
センスアンプＳＡの各回路図を夫々第５図（Ａ）、
（Ｂ）、 （Ｃ）に示す。ここで、センスアンプＳＷ
におけるＳＴはセンスアンプスタートパルスで高電位に
プリチャージされ、低電位に放電することでセンスアン
プを動作させる。また、ＡＣはプルアンプパルスであり
、センスアンプ動作後低下した高電位側のビット線の電
位を保障する。更に、ＰＣはビット綿プリチャージパル
スである。
上述したような１トランジスタメモリ型の半導体記憶装
置にあっては、列アドレス線Ｃがビット線と同層或いは
その上層に形成されているため、ビット線Ｂと、ワード
線Ｗとが直接的に対向配置され、両者の間の容量結合に
よってビット線に生ずる雑音が問題となり、この雑音が
センスアンプＳＡに影響してセンスアンプの正常な動作
を能書させる。この雑音は前記した２種の方式の中でも
オープンビット線方式で顕著である。また、この構造で
はビット綿が各層の中間に延設しているため、ビット線
自体の容量が大きくなり、特に折り返しビット線方式で
はオープンビット線方式に比較して容量が大きくなり、
これにより信号量が小さくなるという問題もある。
置にあっては、列アドレス線Ｃがビット線と同層或いは
その上層に形成されているため、ビット線Ｂと、ワード
線Ｗとが直接的に対向配置され、両者の間の容量結合に
よってビット線に生ずる雑音が問題となり、この雑音が
センスアンプＳＡに影響してセンスアンプの正常な動作
を能書させる。この雑音は前記した２種の方式の中でも
オープンビット線方式で顕著である。また、この構造で
はビット綿が各層の中間に延設しているため、ビット線
自体の容量が大きくなり、特に折り返しビット線方式で
はオープンビット線方式に比較して容量が大きくなり、
これにより信号量が小さくなるという問題もある。
本発明の半導体記憶装置は、ビット線容量の低減ととも
にビット線とワード線の接合容量を小さくして雑音の低
減を図ってメモリの高集積度を実現するために、列アド
レス線の層をワード線とビット線の各層の中間層位置に
延設してワード線とビット線とを列アドレス線でシール
ドするとともに、ビット線をこれらの層の中の最上層位
置に延設してビット線容量を低減させる構成としている
。
にビット線とワード線の接合容量を小さくして雑音の低
減を図ってメモリの高集積度を実現するために、列アド
レス線の層をワード線とビット線の各層の中間層位置に
延設してワード線とビット線とを列アドレス線でシール
ドするとともに、ビット線をこれらの層の中の最上層位
置に延設してビット線容量を低減させる構成としている
。
次に、本発明を図面を参照して説明する。
第１図（Ａ＞、 （Ｂ）は本発明をオープンビット線
方式の１トランジスタメモリ型半導体記憶装置として構
成した実施例を示し、特にその平面レイアウトと断面構
造を示している。
方式の１トランジスタメモリ型半導体記憶装置として構
成した実施例を示し、特にその平面レイアウトと断面構
造を示している。
図において、半導体基板Ｓ上に構成したメモリセルＭ
Ｃは、第１層目の多結晶シリコンからなるキャパシタ電
極Ｐと、第２層目の多結晶シリコン及び高融点金属シリ
サイドとで多層に形成したデー１電極、即ちワード線Ｗ
と、基板ＳにＮ型不純物を拡散した不純物領域Ｊとで構
成している。そして、このメモリセルＭＣ−ヒに形成し
た層間絶縁膜ＩＦ、上に、第３層目の多結晶シリコンと
高融点金属シリサイドからなる多層構造の列アドレス線
Ｃを形成している。更に、この上に層間絶縁膜ＩＦｇを
形成した上にアルミニウム等の金属からなるビット線Ｂ
を形成し、コンタクトＨを通して前記メモリセルＭＣの
不純物領域Ｊに電気接続している。ここで、前記列アド
レス線Ｃは、前記コンタクトＨを避けた平面領域の略全
域に亘って延設させることが好ましい。また、これが不
可能でも、少なくともワード線Ｗとビット線Ｂが交差す
る箇所には延設させることは必要である。
Ｃは、第１層目の多結晶シリコンからなるキャパシタ電
極Ｐと、第２層目の多結晶シリコン及び高融点金属シリ
サイドとで多層に形成したデー１電極、即ちワード線Ｗ
と、基板ＳにＮ型不純物を拡散した不純物領域Ｊとで構
成している。そして、このメモリセルＭＣ−ヒに形成し
た層間絶縁膜ＩＦ、上に、第３層目の多結晶シリコンと
高融点金属シリサイドからなる多層構造の列アドレス線
Ｃを形成している。更に、この上に層間絶縁膜ＩＦｇを
形成した上にアルミニウム等の金属からなるビット線Ｂ
を形成し、コンタクトＨを通して前記メモリセルＭＣの
不純物領域Ｊに電気接続している。ここで、前記列アド
レス線Ｃは、前記コンタクトＨを避けた平面領域の略全
域に亘って延設させることが好ましい。また、これが不
可能でも、少なくともワード線Ｗとビット線Ｂが交差す
る箇所には延設させることは必要である。
なお、この記憶装置におけるメモリセル及びその他の構
成部のアレイ部の回路は第３図と同じであり、その説明
は省略する。
成部のアレイ部の回路は第３図と同じであり、その説明
は省略する。
この構成によれば、ワード線Ｗとビット線Ｂとの上方向
の間に列アドレス線Ｃが存在することになり、この列ア
ドレス線Ｃがシールドの作用をしてワード線Ｗとビット
線Ｂとの容量結合を抑制乃至防止する。このため、ビッ
ト￥ｍＢにおける雑音の発生を抑制乃至防止でき、セン
スアンプにおける正常かつ高精度な動作を実現できる。
の間に列アドレス線Ｃが存在することになり、この列ア
ドレス線Ｃがシールドの作用をしてワード線Ｗとビット
線Ｂとの容量結合を抑制乃至防止する。このため、ビッ
ト￥ｍＢにおける雑音の発生を抑制乃至防止でき、セン
スアンプにおける正常かつ高精度な動作を実現できる。
また、この構成では、ビット線Ｂを最上層に延設してい
るため、ビット線の容量を低減でき、信号を大きなもの
にでき、同様にセンスアンプの高精度かつ高感度の動作
を実現できる。
るため、ビット線の容量を低減でき、信号を大きなもの
にでき、同様にセンスアンプの高精度かつ高感度の動作
を実現できる。
ここで、前記列アドレス線Ｃは多結晶シリコンのみ或い
は金属のみで構成してもよい。また、レイアウト−ヒ可
能であれば、折り返しビット線方式の回路に適用しても
よい。
は金属のみで構成してもよい。また、レイアウト−ヒ可
能であれば、折り返しビット線方式の回路に適用しても
よい。
１ソ上説明したように本発明は、列アドレス線をワード
線とビット線との中間層位置に延設してワード線とビッ
ト線とを列アドレス線でシールドするとともに、ビット
線を最上層位置に延設してビット線容量を低減させる構
成としているので、ビット線とワード線との容量結合を
抑制して雑音の低減を図るとともに、ピント線容量を低
減して信号の増加を図り、これによりセンスアンプ動作
の高精度かつ高精度化を達成して半導体記憶装置の高集
積化を実現できる。
線とビット線との中間層位置に延設してワード線とビッ
ト線とを列アドレス線でシールドするとともに、ビット
線を最上層位置に延設してビット線容量を低減させる構
成としているので、ビット線とワード線との容量結合を
抑制して雑音の低減を図るとともに、ピント線容量を低
減して信号の増加を図り、これによりセンスアンプ動作
の高精度かつ高精度化を達成して半導体記憶装置の高集
積化を実現できる。
第１図（Ａ）、 （Ｂ）は本発明の一実施例の平面レ
イアウトを示す平面図と、そのＩＩ線断面図、第２図は
折り返しビット線方式のアレイ部の回路図、第３図はオ
ープンビット線方式のアレイ部の回路図、第４図（Ａ）
、 （Ｂ）は折り返しビット線方式の平面レイアウト
と、その■■線断面図、第５図（Ａ、）、 （Ｂ）、
（Ｃ）は夫々メモリセル、スイッチング回路、セン
スアンプの各回路図である。 Ｃ・・・列アドレス線、Ｂ・・・ビット線、Ｗ・・・ワ
ード線、Ｐ・・・キャパシタ電極、Ｊ・・・不純物領域
、Ｈ・・・コンタクト、ＴＦＩ、ＩＦ２・・・層間絶縁
膜、ＭＣ・・・メモリセル、ＳＡ・・・センスアンプ、
ＳＷ・・・スイッチ回路、ＣＤ・・・列デコーダ、ＲＤ
・・・行デコーダ。 第１図（Ａ） 第１図（Ｂ） 第２図 第３図 第５図 ５■
イアウトを示す平面図と、そのＩＩ線断面図、第２図は
折り返しビット線方式のアレイ部の回路図、第３図はオ
ープンビット線方式のアレイ部の回路図、第４図（Ａ）
、 （Ｂ）は折り返しビット線方式の平面レイアウト
と、その■■線断面図、第５図（Ａ、）、 （Ｂ）、
（Ｃ）は夫々メモリセル、スイッチング回路、セン
スアンプの各回路図である。 Ｃ・・・列アドレス線、Ｂ・・・ビット線、Ｗ・・・ワ
ード線、Ｐ・・・キャパシタ電極、Ｊ・・・不純物領域
、Ｈ・・・コンタクト、ＴＦＩ、ＩＦ２・・・層間絶縁
膜、ＭＣ・・・メモリセル、ＳＡ・・・センスアンプ、
ＳＷ・・・スイッチ回路、ＣＤ・・・列デコーダ、ＲＤ
・・・行デコーダ。 第１図（Ａ） 第１図（Ｂ） 第２図 第３図 第５図 ５■
Claims (1)
- 【特許請求の範囲】 １、１つのトランジスタでメモリセルを構成し、これに
ワード線、ビット線及び列アドレス線を配線してなる半
導体記憶装置において、半導体基板上に構成する前記列
アドレス線の層をワード線とビット線の各層の中間層位
置に延設するとともに、前記ビット線をこれら線の中の
最上層位置に延設したことを特徴とする半導体記憶装置
。 ２、列アドレス線は少なくともワード線とビット線の交
差部に延設してなる特許請求の範囲第１項記載の半導体
記憶装置。 ３、列アドレス線をセンスアンプに対してオープンビッ
トに接続したアレイ回路に構成してなる特許請求の範囲
第１項記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199977A JPS6260255A (ja) | 1985-09-09 | 1985-09-09 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60199977A JPS6260255A (ja) | 1985-09-09 | 1985-09-09 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6260255A true JPS6260255A (ja) | 1987-03-16 |
Family
ID=16416728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60199977A Pending JPS6260255A (ja) | 1985-09-09 | 1985-09-09 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6260255A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223733A (en) * | 1988-10-31 | 1993-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit apparatus and method for designing the same |
| EP0650194A1 (en) * | 1993-10-21 | 1995-04-26 | Advanced Micro Devices, Inc. | High density dynamic bus |
| US5689134A (en) * | 1995-01-09 | 1997-11-18 | Lsi Logic Corporation | Integrated circuit structure having reduced cross-talk and method of making same |
| US8576603B2 (en) | 2004-11-15 | 2013-11-05 | Nxp, B.V. | Flash- and ROM-memory |
-
1985
- 1985-09-09 JP JP60199977A patent/JPS6260255A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5223733A (en) * | 1988-10-31 | 1993-06-29 | Hitachi, Ltd. | Semiconductor integrated circuit apparatus and method for designing the same |
| EP0650194A1 (en) * | 1993-10-21 | 1995-04-26 | Advanced Micro Devices, Inc. | High density dynamic bus |
| US5815031A (en) * | 1993-10-21 | 1998-09-29 | Advanced Micro Devices, Inc. | High density dynamic bus routing scheme |
| US5689134A (en) * | 1995-01-09 | 1997-11-18 | Lsi Logic Corporation | Integrated circuit structure having reduced cross-talk and method of making same |
| US8576603B2 (en) | 2004-11-15 | 2013-11-05 | Nxp, B.V. | Flash- and ROM-memory |
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