JPH04206659A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH04206659A
JPH04206659A JP2329856A JP32985690A JPH04206659A JP H04206659 A JPH04206659 A JP H04206659A JP 2329856 A JP2329856 A JP 2329856A JP 32985690 A JP32985690 A JP 32985690A JP H04206659 A JPH04206659 A JP H04206659A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的コ （産業上の利用分野） この発明は半導体記憶装置に係わり、特にチップレイア
ウトの改良に関する。
（従来の技術） 従来の半導体記憶装置、例えばダイナミック型ＲＡＭ、
スタティック型ＲＡＭ等のチップレイアウトを第３図に
示す。
同図において、参照符号１００はチップを示しており、
チップ１００の中央にはメモリ領域１０２が設けられて
いる。メモリ領域１０２はメモリセルか行列状に配置さ
れるメモリセルアレイ、このメモリセルアレイの行（ロ
ウ）を選択するロウデコーダ、列（カラム）を選択する
カラムデコーダ、図示せぬビット線対の電位差を増幅し
データを読み出すセンスアンプ等で構成されている。メ
モリ領域１０２の周囲には５Ｖの電位を持つ電源線Ｖ。
Ｃか配設され、さらにこの電源線ＶＣＣの外周には接地
電位を持つ電源線ＶＳＳか配設されている。電源線ＶＣ
Ｃと電源線Ｖｓｓとの間のチップ１００にはこれらの電
源線の電位差により駆動される周辺回路Ａ及び周辺回路
Ｂか設けられている。周辺回路Ａはメモリ領域と作用す
る周辺回路、例えばアドレス／＜ッファ等を表し、周辺
回路Ｂはチップ１００外部と作用する周辺回路、例えば
入／出力！ドツファ、入力保護回路等を表す。電源線Ｖ
ＳＳのさらに外周には、チップ１００の入／出力端子と
して機能するノ々ソト　１０４□〜　１０４ｏが配置さ
れている。
ところで、ダイナミック型ＲＡＭ、　　スタティック型
ＲＡ　Ｍ等に代表される半導体記憶装置の集積度は、近
年、急速に高まっており、それに連れてメモリセルが微
細化してきている。微細化されたメモリセルでは絶縁膜
等か薄弱であり、耐圧等が小さい。このため、メモリセ
ルの信頼性を維持するべく、メモリ領域１０２に作用す
る周辺回路Ａや、メモリ領域１０２内部の電源電位を低
くしようとする試みがある。この試みによれば、チップ
１００に供給する外部電源電位を現状と同し、例えば５
Ｖとし、メモリ領域１０２及びそれに作用する回路の電
源を５Ｖ以下とする。
しかしこの場合には、チップ１００の中に５Ｖの電源線
、５Ｖ以下に降圧された電源線、接地された電源線の３
種類の電源線か必要で、従来の５■単一電源の装置に比
べて電源線数か増えてしまう。
又、チップ１００の中にメモリ領域と作用する周辺回路
Ａの他、チップ１００外部と作用する周辺回路Ｂもあっ
て、これらの配置と共に電源線の引き回しの仕方を工夫
しないとチップ面積か大きくなる。
（発明が解決しようとする課題） 以上のように、メモリセルの信頼性維持のためにメモリ
領域及びそれに作用する周辺回路の電源を外部電源電位
より降圧する半導体記憶装置ではチップの中に３種類の
電源線か必要である。しかも、チップの中にはメモリ領
域と作用する周辺回路の他１．チップ外部と作用する周
辺回路がある。
これら回路の配置とともに電源線の引き回しの仕方を工
夫しないとチップ上に無駄な箇所を形成してしまいチッ
プ面積か大きくなってしまう。
この発明は上記のような点に鑑み為されたもので、その
目的は、３種類の電源線、メモリ領域と作用する周辺回
路、及びチップ外部と作用する周辺回路かそれぞれチッ
プ上に無駄なく配置された半導体記憶装置を提供するこ
とにある。
［発明の構成コ （課題を解決するための手段） この発明の半導体記憶装置は、半導体基体と、前記基体
内に設けられたメモリ領域と、このメモリ領域の周囲に
順次配設された第１の電位を持つ第１の電源線、第２の
電位を持つ第２の電源線、及び第３の電位を持つ第３の
電源線と、前記第１の電源線と第２の電源線との間の前
記基体内に設けられ、前記第１の電位と第２の電位との
電位差により駆動される第１の回路と、前記第２の電源
線と第３の電源線との間の前記基体内に設けられ、前記
第２の電位と第３の電位との電位差により駆動される第
２の回路と、を具備することを特徴とする。
又、前記第３の電位を前記第１の電位に降圧する降圧手
段を具備し、前記降圧手段は前記第３の電源線の近傍に
設けられることを特徴とする。
（作用） 上記のような半導体記憶装置によれば、メモリ領域の周
囲に順次箱１の電源線、第２の電源線、第３の電源線が
配設され、第１の電源線と第２の電源線との間にこれら
の電源線の電位差により駆動される第１の回路を設ける
。そして、第２の電源線と第３の電源線との間にこれら
の電源線の電位差により駆動される第２の回路を設ける
。
これにより、第２の電源線を第１、第２の回路で共有で
きると共に、第１の電源線と第２の電源線との間に第１
の回路を、又、第３の電源線と第２の電源線との間に第
２の回路をそれぞれ設けるようにしたので、３種類の電
源線、第１の回路、及び第２の回路を基体上に無駄なく
配置できる。
又、半導体記憶装置か前記第３の電位を前記第１の電位
に降圧する降圧手段を持つ場合、前記降圧手段を前記第
３の電源線の近傍に設けることにより、上記３種類の電
源線、第１、第２の回路らと共に降圧手段をも基体上に
無駄なく配置できる。
（実施例） 以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明の第１の実施例に係わる半導体記憶装
置のチップレイアウトを示す図である。
同図において、参照符号ＩＯはチップを示し、チップ１
０の中央にはメモリ領域１２か設けられている。
メモリ領域１２はメモリセルを行列状に配置したメモリ
セルアレイ、このメモリセルアレイの行（ロウ）を選択
するロウデコーダ、列（カラム）を選択するカラムデコ
ーダ、図示せぬビット線対の電位差を増幅しデータを読
み出すセンスアンプ等により構成される。メモリ領域１
２の周囲には、例えば３〜３．５Ｖ程度の電位を持つ電
源線内部Ｖｃｃが配設され、この電源線内部ＶＣＣの外
周には、接地電位を持つ電源線Ｖｓｓか配設されている
。この電源線ＶＳＳと電源線内部ＶＣＣとの間のチップ
１０にはこれらの電源線の電位差により駆動される周辺
回路Ａか設けられている。周辺回路Ａはメモリ領域１２
と作用する回路、例えばアトレスノへ・ノフ７等である
。又、電源線内部ＶＣＣか持つ電位はメモリ領域Ｉ２内
部の電源電位としても使用される。例えばセンスアンプ
、及びカラム／ロウデコーダの電源電位である。電源線
ＶＳＳのさらに外周には、例えば５■の電位を持つ電源
線外部■。。か配設されている。この電源線外部ＶＣＣ
と電源線Ｖｓｓとの間のチップ１０にはこれらの電源線
の電位差により駆動される周辺回路Ｂが設けられている
。周辺回路Ｂはチップ１０外部と作用する回路、例えば
入／出力バッファ、入力保護回路等である。
上記構成の半導体記憶装置によれば、電源線内部ＶＣＣ
〜電源線電源線間５３間らの電源線の電位差により駆動
され、メモリ領域１２と作用する周辺回路Ａを配置する
。そして、電源線Ｖ５５〜電源線外部ＶＣＣ間にこれら
の電源線の電位差により駆動され、チップ１０外部と作
用する周辺回路Ｂを配置すると共に、電源線ＶＳＳを周
辺回路Ａと共有する。
これにより、メモリセルの信頼性を維持するために３種
類の電源線を持ちながらも、これら３種類の電源線、こ
れらの電源線の電位差によりそれぞれ駆動される周辺回
路Ａ、Ｂをチップ１０上に無駄なく配置でき、ひいては
チップ面積の縮小も可能となる。
又、周辺回路Ａを配置するための領域と周辺回路Ｂを配
置するための領域とを電源線■５．を境にして明確に分
離すれば、例えばメモリの大容量化（４Ｌ１６Ｌ６４Ｍ
、２５１３Ｍ、・・・）に伴って周辺回路Ａか増加して
も周辺回路Ｂに妨げられることなく効率的に周辺回路Ａ
を配置でき、高集積化に好適である。
又、電源線外部Ｖ。０をチップ１０の外縁に近接させて
配置すれば、同図に示すようにパッド１４、〜１４゜を
電源線外部ＶＣＣ〜ＣＣ〜ＶＳＳとの間に配置すること
も可能である。
第２図はこの発明の第２の実施例に係わる半導体記憶装
置のチップレイアウトを示す図である。
第２図において第１図と同一の部分については同一の参
照符号を付し、異なる部分についてのみ説明する。
同図に示すように、第２の実施例に係わる半導体記憶装
置は、メモリ領域を１２Ａ、１２Ｂの複数に分割し、か
つ外部電源電位、例えば５Ｖを内部電源電位、例えば３
〜３．５■に降圧するための降圧回路１６をチップ１０
内に設けたものである。このような場合には、分割する
領域１８の、例えばほぼ中心線に沿うように降圧された
内部電源電位を持つ電源線内部ＶＣＣを配設する。そし
て、分割する領域１８における電源線内部ＶＣＣの両側
に沿うように電源線ＶＳＳをそれぞれ配設し、電源線内
部ＶＣＣ〜電源線電源線間５３間らの電源線の電位差に
より駆動される周辺回路Ａ１、Ａ２をそれぞれ設ける。
又、降圧回路１６は電源線外部ＶＣＣの近傍、例えば電
源線外部Ｖ。０〜電源線ＶＳＳとの間に設ける。
上記構成の半導体記憶装置によれば、分割する領域１８
において、電源線内部ＶＣＣをメモリ領域１２Ａに作用
する周辺回路Ａ１とメモリ領域１２Ｂに作用する周辺回
路Ａ２とて共有できる。さらに、降圧回路１６をチップ
１０内に持つ場合、これを電源線外部ＶＣＣの近傍に設
ける。これらにより、３種類の電源線を持ち、かつメモ
リ領域か複数に分割される場合に、３種類の電源線、こ
れらの電源線の電位差によりそれぞれ駆動される周辺回
路Ａｌ。
Ａ２、及びＢ１さらに降圧回路１６をチップ上に無駄な
く配置できる。
［発明の効果］ 以上説明したように、この発明によれば、３種類の電源
線、メモリ領域と作用する周辺回路、及びチップ外部と
作用する周辺回路かそれぞれチップ上に無駄なく配置さ
れた半導体記憶装置を提供できる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例に係わる半導体記憶装
置のチップレイアウトを示す図、第２図はこの発明の第
２の実施例に係わる半導体記憶装置のチップレイアウト
を示す図、第３図は従来の半導体記憶装置のチップレイ
アウトを示す図である。 １０・・チップ、１２．１２Ａ、　１２Ｂ　　・メモリ
領域、１６・・・降圧回路。

Claims (1)

    【特許請求の範囲】
  1. （１）半導体基体と、 前記基体内に設けられたメモリ領域と、 前記メモリ領域の周囲に順次配設された第１の電位を持
    つ第１の電源線、第２の電位を持つ第２の電源線、及び
    第３の電位を持つ第３の電源線と、前記第１の電源線と
    第２の電源線との間の前記基体内に設けられ、前記第１
    の電位と第２の電位との電位差により駆動される第１の
    回路と、前記第２の電源線と第３の電源線との間の前記
    基体内に設けられ、前記第２の電位と第３の電位との電
    位差により駆動される第２の回路と、を具備することを
    特徴とする半導体記憶装置。（２）前記第３の電位を前
    記第１の電位に降圧する降圧手段を具備し、 前記降圧手段は前記第３の電源線の近傍に設けられるこ
    とを特徴とする請求項（１）記載の半導体記憶装置。
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