JP3104686B2

JP3104686B2 - 集積回路装置

Info

Publication number: JP3104686B2
Application number: JP10238868A
Authority: JP
Inventors: 直彦杉林
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1998-08-25
Filing date: 1998-08-25
Publication date: 2000-10-30
Anticipated expiration: 2018-08-25
Also published as: US6104628A; JP2000068460A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロプロセッ
サなどが矩形の回路セルで形成されている集積回路装置
に関する。

【０００２】

【従来の技術】現在、各種の電子機器に各種の集積回路
装置が利用されており、例えば、複雑なデータ処理を実
行する集積回路装置としてはマイクロプロセッサなどと
呼称されるものがある。マイクロプロセッサの集積回路
装置は、データ処理を実行するときに外部に配置された
メインメモリから各種データを読み取るが、同一データ
を繰り返し読み取ることは効率が悪い。

【０００３】そこで、このようなデータを一時保持する
キャッシュメモリをマイクロプロセッサに接続して処理
速度を向上させることが一般的となりつつあり、このよ
うなマイクロプロセッサとキャッシュメモリとを一個の
パッケージに内蔵した回路モジュールもある。

【０００４】ここで、このような回路モジュールを一従
来例として図１１および図１２を参照して以下に説明す
る。なお、図１１は回路モジュールの内部構造を示す模
式的な平面図、図１２は集積回路装置であるマイクロプ
ロセッサの接続端子の配置を示す模式的な平面図、であ
る。

【０００５】ここで例示する回路モジュール１は、図１
１に示すように、集積回路装置である一個のマイクロプ
ロセッサ２と、集積回路装置である八個のキャッシュメ
モリ３と、集積回路装置である二個のタグメモリ４と、
を具備しており、これらが一個の回路基板６上に本体基
板５上に配置されている。

【０００６】マイクロプロセッサ２は、図１２に示すよ
うに、略正方形の回路基板６を具備しており、この回路
基板６の外周部に多数の接続端子７が形成されている。
回路基板６の中央部に半導体回路（図示せず）が集積さ
れており、この半導体回路が接続端子７に適宜接続され
ている。

【０００７】このような構造のマイクロプロセッサ２が
本体基板５の略中央部に搭載されており、その周囲にキ
ャッシュメモリ３とタグメモリ４とが配列されている。
これらのメモリ３，４はマイクロプロセッサ２の多数の
接続端子７の一部(図面で点線により包囲したもの)に適
宜接続されており、その配線が最短となるように各メモ
リ３，４は配置されている。

【０００８】なお、各メモリ３，４は、ここでは記憶容
量が４ＭビットのＳＲＡＭ(StaticRandom Access Memor
y)からなり、マイクロプロセッサ２と同様に矩形の回路
基板に集積回路で形成されている。また、本体基板５の
外周部にも多数の接続端子（図示せず）が形成されてお
り、この多数の接続端子にマイクロプロセッサ２やキャ
ッシュメモリ３が接続されている。

【０００９】なお、マイクロプロセッサ２には、一次キ
ャッシュのキャッシュメモリとタグメモリとが内蔵され
ているので（図示せず）、キャッシュメモリ３とタグメ
モリ４とは二次キャッシュ用に形成されている。このキ
ャッシュメモリ３に一時記憶されたキャッシュデータを
ヒットしたかを判定するため、そのアドレスデータに対
応したタグデータをタグメモリ４は一時記憶する。

【００１０】上述のような構造の回路モジュール１は、
電子機器（図示せず）の一部として各種のデータ処理に
利用される。その場合、回路モジュール１には外部のメ
インメモリ（図示せず）が接続され、このメインメモリ
から各種データを読み出してマイクロプロセッサ２によ
り各種処理を実行する。

【００１１】このとき、マイクロプロセッサ２が同一デ
ータをメインメモリから繰り返し読み出すことは無駄な
ので、マイクロプロセッサ２はメインメモリから読み出
した各種データをキャッシュメモリ３に一時記憶させる
とともに、そのアドレスデータに対応したタグデータを
タグメモリ３に一時記憶させる。

【００１２】そして、マイクロプロセッサ２は所定デー
タを読み出す場合にはタグメモリ３のタグデータとキャ
ッシュメモリ３のアドレスデータとを照合し、これが一
致するとキャッシュヒットとしてキャッシュメモリ３か
ら記憶データを読み出す。このため、上述の回路モジュ
ール１では、マイクロプロセッサ２が同一データを外部
のメインメモリから読み出す回数を削減することがで
き、各種のデータ処理を良好な効率で実行することがで
きる。

【００１３】なお、上述したマイクロプロセッサ２のよ
うな集積回路装置の製造方法としては各種形態が存在す
るが、現在では標準セルと呼称される各種の回路セルを
事前に設計しておき、この回路セルを所望により組み合
わせて集積回路装置を簡易に設計することが実施されて
いる。

【００１４】

【発明が解決しようとする課題】上述した回路モジュー
ル１は、マイクロプロセッサ２が外部のメインメモリか
ら読み出して繰り返し使用する各種データをキャッシュ
メモリ３で一時記憶できるので、各種のデータ処理を良
好な効率で実行することができる。

【００１５】しかし、上述した回路モジュール１は、別
個の集積回路装置であるマイクロプロセッサ２とキャッ
シュメモリ３とタグメモリ４とを本体基板５に搭載して
いるので、全体的に大型で生産性も良好でない。これを
小型化するとともに生産性を向上させるためには、上述
したマイクロプロセッサ２とキャッシュメモリ３とタグ
メモリ４とを一個の集積回路装置として形成すれば良
い。

【００１６】そこで、本発明者はキャッシュメモリやタ
グメモリをＤＲＡＭで小型に形成して標準セルに相当す
る回路セルとし、マイクロプロセッサの回路セルと組み
合わせて一個の集積回路装置を形成することを創案し
た。その場合、上述のマイクロプロセッサ２から接続端
子７を省略したものを回路セルとして利用すれば、標準
セルによる回路設計と同様に良好な効率で集積回路装置
を設計することができる。

【００１７】上述したマイクロプロセッサ２の場合、キ
ャッシュメモリ３に接続される接続端子７は図面での上
縁部と下縁部との周辺に集中しているので、図１３に例
示する集積回路装置１０のように、本発明者は回路セル
からなるマイクロプロセッサ１１の上側と下側とに回路
セルからなる二個のキャッシュメモリ１２，１３を個々
に配置することを創案した。

【００１８】しかし、これらのキャッシュメモリ１２，
１３を矩形の回路セルとした場合、その一方の全長はロ
ウアドレスに対応して他方の全長はカラムアドレスに対
応するため、略正方形のマイクロプロセッサ１２より上
下長が短く左右長が多分に長い長方形となる。

【００１９】このため、単純にマイクロプロセッサ１２
の両側にキャッシュメモリ１２，１３を配置すると、マ
イクロプロセッサ１２の側方にデッドスペースが発生す
ることになる。そこで、本発明者はマイクロプロセッサ
１２の側方のデッドスペースに、回路セルからなるタグ
メモリ１４を配置することも創案した。

【００２０】しかし、タグメモリ１４を矩形の回路セル
とした場合、その一方の全長はキャッシュメモリ１２，
１３と同一のロウアドレスに対応し、他方の全長は一つ
のカラムアドレスに対応する。このため、図１４に示す
ように、タグメモリ１４は、例えば、左右長がキャッシ
ュメモリ１２，１３と同一で上下長が極端に短い長方形
となり、マイクロプロセッサ１２の側方のデッドスペー
スに配置することはできない。

【００２１】本発明は上述のような課題に鑑みてなされ
たものであり、デッドスペースを発生させることなく既
存の構造のマイクロプロセッサにキャッシュメモリとタ
グメモリとを組み合わせた集積回路装置を提供すること
を目的とする。

【００２２】

【課題を解決するための手段】本発明の集積回路装置
は、相互に直交するｘ方向およびｙ方向の全長が略(ａ
＋ｂ)および略(ｃ＋２ｄ)の矩形の回路基板と、ｘ方向
の全長がカラムアドレスに対応した略(ａ＋ｂ)でｙ方向
の全長がロウアドレスに対応した略ｄの矩形の回路セル
からなり前記回路基板のｙ方向の端部に形成されている
第一キャッシュメモリと、ｘ方向の全長がカラムアドレ
スに対応した略(ａ＋ｂ)でｙ方向の全長がロウアドレス
に対応した略ｄの矩形の回路セルからなり前記回路基板
の前記第一キャッシュメモリとは反対のｙ方向の端部に
形成されている第二キャッシュメモリと、ｘ方向の全長
が略ａでｙ方向の全長が略ｃの矩形の回路セルからなり
前記回路基板のｘ方向の端部で前記第一キャッシュメモ
リと前記第二キャッシュメモリとの間隙の位置に形成さ
れているマイクロプロセッサと、ｘ方向の全長がカラム
アドレスに対応した略ｂでｙ方向の全長がロウアドレス
に対応した略ｃの矩形の回路セルからなり前記回路基板
の前記マイクロプロセッサとは反対のｘ方向の端部で前
記第一キャッシュメモリと前記第二キャッシュメモリと
の間隙の位置に形成されており前記第一第二キャッシュ
メモリと同一のロウアドレスと一つのカラムアドレスと
の一方の一部を他方とするタグメモリと、を具備してい
る。

【００２３】従って、本発明の集積回路装置は、各々が
回路セルからなるマイクロプロセッサとキャッシュメモ
リとタグメモリとを具備しているので、マイクロプロセ
ッサは外部メモリから読み取って繰り返し利用する処理
データをキャッシュメモリに一時記憶させるとともにタ
グメモリにタグデータを一時記憶させることができる。
このようにキャッシュメモリに一時記憶させたキャッシ
ュデータをタグメモリに一時記憶させたタグデータに基
づいて読み出すことができるので、マイクロプロセッサ
は同一の処理データを外部メモリから繰り返し読み出す
必要がなく、各種のデータ処理を高効率に実行すること
ができる。

【００２４】矩形の回路セルとして形成されているキャ
ッシュメモリは、ｘ方向の全長がカラムアドレスに対応
した略(ａ＋ｂ)でｙ方向の全長がロウアドレスに対応し
た略ｄなので、これに対応してタグメモリを単純に矩形
の回路セルとして形成すると、ｘ方向の全長はキャッシ
ュメモリと同一でｙ方向の全長は一つのカラムアドレス
に対応した極端な長方形となる。しかし、本発明の集積
回路装置では、タグメモリはロウアドレスとカラムアド
レスとの一方の一部を他方とするため、ｘｙ方向の全長
が所望のサイズに調整されている。例えば、ロウアドレ
スの一部をカラムアドレスとすることにより、ロウアド
レスに対応したｙ方向の全長を短縮してカラムアドレス
に対応したｘ方向の全長を伸張させ、このタグメモリを
ｘ方向に複数に分割してｙ方向に配列すれば、ｘ方向が
短小でｙ方向が長大な形状にタグメモリが形成される。
このため、タグメモリのｙ方向の全長をマイクロプロセ
ッサと同一とし、このマイクロプロセッサとタグメモリ
とをｘ方向に並設し、そのｙ方向の両側に二個のキャッ
シュメモリを一個ずつ配置すれば、デッドスペースが略
発生することなく全体が矩形となる。

【００２５】そこで、上述のような集積回路装置におい
て、前記タグメモリが、前記第一第二キャッシュメモリ
と同一のロウアドレスと一つのカラムアドレスとに対応
した基本構造をｘｙ方向の一方に複数に分割して他方に
配列した構造に形成されていることも可能である。

【００２６】また、上述のような集積回路装置におい
て、前記第一キャッシュメモリと前記第二キャッシュメ
モリと前記タグメモリとの各々がＤＲＡＭからなること
も可能である。この場合、ＤＲＡＭはＳＲＡＭに比較し
て占有面積が小さいので、二個のキャッシュメモリと一
個のタグメモリとを一個のマイクロプロセッサの周囲に
配置して矩形の小型の集積回路装置が実現される。

【００２７】

【発明の実施の形態】本発明の実施の一形態を図１ない
し図１０を参照して以下に説明する。ただし、本実施の
形態に関して前述した一従来例と同一の部分は、同一の
名称を使用して詳細な説明は省略する。また、本実施の
形態では上下左右などの方向を云うが、これは説明を簡
略化するために便宜的に使用するものであり、実際の装
置の製造時や使用時の方向を限定するものではない。

【００２８】なお、図１および図２は本実施の形態の集
積回路装置の内部構造を示す模式的な平面図、図３はキ
ャッシュメモリの内部構造を示す模式的な平面図、図４
はタグメモリの形状を変化させる過程を示す模式的な工
程図、図５はキャッシュメモリとタグメモリとの関係を
示す等価的なブロック図、図６は集積回路装置の回路構
造を示すブロック図、図７はプロセッサ保護回路とメモ
リ保護回路との等価回路を示す回路図、図８はメモリ保
護回路の内部構造を示し、(ａ)は要部の模式的な縦断側
面図、(ｂ)は回路基板の平面図、図９はプロセッサ保護
回路の内部構造を示し、(ａ)は要部の模式的な縦断側面
図、(ｂ)は回路基板の平面図、図１０はプロセッサ保護
回路とメモリ保護回路との等価回路を示す回路図、であ
る。

【００２９】本実施の形態の集積回路装置１００は、図
１および図２に示すように、一個の回路基板１０１を具
備しており、この回路基板１０１に回路セルとしてマイ
クロプロセッサ１０２が形成されている。より詳細に
は、回路基板１０１の上端および下端の位置には、標準
セルに相当するＤＲＡＭの回路セルで第一キャッシュメ
モリ１０３および第二キャッシュメモリ１０４が一個ず
つ形成されている。

【００３０】これら第一第二キャッシュメモリ１０３，
１０４の間隙の位置で回路基板１０１の左方の端部に
は、回路セルからなるマイクロプロセッサ１０２が形成
されており、第一第二キャッシュメモリ１０３，１０４
の間隙の位置で回路基板１０１の右方の端部には回路セ
ルからなるタグメモリ１０５が形成されている。

【００３１】本実施の形態の集積回路装置１００は、上
述した四個の回路セルの各々が矩形に形成されている
が、そのｘ方向である左右方向の全長とｙ方向である上
下方向の全長とが“ａ＝14(mm)，ｂ＝1.5(mm)，ｃ＝13
(mm)，ｄ＝6(mm)”なる四つの数値の組み合わせで表現
される。

【００３２】マイクロプロセッサ１０２は、前述のよう
に既存のマイクロプロセッサ２と略同一構造の回路セル
からなるため、その外形は事前に固定的に決定されてお
り、例えば、ｘ方向である左右方向の全長は略ａである
“14,11(mm)”で、ｙ方向である上下方向の全長は略ｃ
である“13.05(mm)”である。

【００３３】第一第二キャッシュメモリ１０３，１０４
は、図１(ｂ)および図３に示すように、ロウアドレスと
カラムアドレスとに対応した外形に固定的に形成されて
おり、左右方向の全長はカラムアドレスに対応した略
(ａ＋ｂ)である“15.80(mm)”で、上下方向の全長はロ
ウアドレスに対応した略ｄである“5.50(mm)”である。

【００３４】より詳細には、第一第二キャッシュメモリ
１０３，１０４は、記憶容量が“5.75Ｍｂ”の六個のメ
モリセルアレイ１１１、三個のＸデコーダ１１２、六個
のＹデコーダ１１３、アドレスバッファ等の周辺回路１
１４、からなり、メモリセルアレイ１１１は、多数のメ
モリセル１１５、センスアンプ１１６、ワードドライバ
１１７、からなる。

【００３５】上述のような形状の第一第二キャッシュメ
モリ１０３，１０４がマイクロプロセッサ１０２の上下
に配置されているので、回路基板１０１は、ｘ方向であ
る左右方向の全長が略(ａ＋ｂ)である“16.48(mm)”
で、ｙ方向である上下方向の全長が略(ｃ＋２ｄ)である
“24.90(mm)”の、縦長の矩形に形成されている。

【００３６】従って、必然的にマイクロプロセッサ１０
２の側方には“ｂ×ｃ”のスペースが発生するが、ここ
に矩形の回路セルとして配置されているタグメモリ１０
５は、図１(ｃ)および図４(ｃ)に示すように、左右方向
の全長がロウアドレスに対応した略ｂである“1.40(m
m)”で、上下方向の全長がカラムアドレスに対応した略
ｃである“12.80(mm)”である。

【００３７】タグメモリ１０５も、前述した第一第二キ
ャッシュメモリ１０３，１０４と同様に、メモリセルア
レイ１１１、Ｘデコーダ１１２、Ｙデコーダ１１３、ア
ドレスバッファ等の周辺回路１１４、からなり、図４
(ａ)に示すように、本来はキャッシュメモリ１０３，１
０４と同一のロウアドレスと一つのカラムアドレスとに
対応した極端な長方形に形成される。

【００３８】しかし、本実施の形態では上述のような縦
長の矩形に形成されているので、図５に示すように、そ
のロウアドレスの一部をカラムアドレスとするように内
部配線（図示せず）が形成されている。このようにロウ
アドレスの一部をカラムアドレスとすることにより、図
４(ｂ)に示すように、ロウアドレスに対応した上下方向
の全長が短縮されてカラムアドレスに対応した左右方向
の全長が伸張するので、これを左右方向に四個に分割し
て上下方向に配列することにより、同図(ｃ)に示すよう
に、タグメモリ１０５は左右方向が短小で上下方向が長
大な矩形に形成されている。

【００３９】また、本実施の形態の集積回路装置１００
は、回路基板１０１の外周部である上下縁部と第一第二
キャッシュメモリ１０３，１０４の間隙の左右縁部との
位置に多数の外部接続端子１０６が形成されており、こ
の多数の外部接続端子１０６がマイクロプロセッサ１０
２と第一第二キャッシュメモリ１０３，１０４とに適宜
接続されている。

【００４０】ただし、図２に示すように、マイクロプロ
セッサ１０２の外周部の位置には複数のプロセッサ保護
回路１０７が形成されており、これら複数のプロセッサ
保護回路１０７は、図６に示すように、マイクロプロセ
ッサ１０２の複数の接続端子（図示せず）に個々に配線
１０８で直結されるとともに、各種メモリ１０３〜１０
５の表面を通過した複数のプロセッサ接続配線１０９に
より多数の外部接続端子１０６の一部に接続されてい
る。

【００４１】また、第一キャッシュメモリ１０３と第二
キャッシュメモリ１０４とタグメモリ１０５とプロセッ
サ保護回路１０７との間隙の位置には、各種メモリ１０
３〜１０５に接続されている複数のメモリ保護回路１１
０が形成されており、これら複数のメモリ保護回路１１
０は、各種メモリ１０３〜１０５の複数の接続端子（図
示せず）に個々に配線１１１で直結されるとともに、各
種メモリ１０３〜１０５の表面を通過した複数のメモリ
接続配線１１２により多数の外部接続端子１０６の一部
に接続されている。

【００４２】なお、プロセッサ保護回路１０７を等価回
路で表現すると、図７(ａ)に示すように、通常オフの一
対のトランジスタ１２０，１２１で配線１０８，１０９
を電源端子１２２と接地端子１２３とに接続した構造と
なり、これらのトランジスタ１２０，１２１は、過剰な
電圧をパンチスルーで電源端子１２２や接地端子１２３
に放電する。

【００４３】同様に、メモリ保護回路１１０を等価回路
で表現すると、同図(ｂ)に示すように、オフセットが過
大な一対の寄生ダイオード１２４，１２５で配線１１
１，１１２を電源端子１２６と接地端子１２７とに接続
した構造となり、これらの寄生ダイオード１２４，１２
５は、過剰な電圧を電源端子１２６や接地端子１２７に
放電する。

【００４４】プロセッサ保護回路１０７のトランジスタ
１２０，１２１は、ソース領域１３０，１３１やドレイ
ン領域１３２，１３３やゲート電極１３４，１３５を具
備しており、図８に示すように、これらの各部は実際に
は回路基板１０１の拡散層や積層膜で形成されてメモリ
保護回路１１０に隣接されている。

【００４５】このメモリ保護回路１１０の寄生ダイオー
ド１２４，１２５として機能する部分は、図９に示すよ
うに、実際にはｐ型の回路基板１０１に形成されている
各種の拡散層１４１〜１４４からなり、プロセッサ保護
回路１０７に隣接されている。

【００４６】上述のような構成において、本実施の形態
の集積回路装置１００は、マイクロプロセッサ１０２に
より各種のデータ処理を実行することができる。その場
合、マイクロプロセッサ１０２は外部メモリ（図示せ
ず）から各種データを読み込んでデータ処理に利用する
が、繰り返し利用する処理データをキャッシュメモリ１
０３，１０４に一時記憶させるとともにタグメモリ１０
５にタグデータを一時記憶させることができる。

【００４７】マイクロプロセッサ１０２は、上述のよう
にキャッシュメモリ１０３，１０４に一時記憶させたキ
ャッシュデータをタグメモリ１０５に一時記憶させたタ
グデータに基づいて読み出すことができるので、同一の
処理データを外部メモリから繰り返し読み出す頻度を低
減することができ、各種のデータ処理を高効率に実行す
ることができる。

【００４８】また、マイクロプロセッサ１０２と外部接
続端子１０６とがプロセッサ保護回路１０７を介して接
続されており、キャッシュメモリ１０３，１０４と外部
接続端子１０６とがメモリ保護回路１１０を介して接続
されているので、外部の静電気による異常な高電圧など
が外部接続端子１０６に流入しても、マイクロプロセッ
サ１０２やキャッシュメモリ１０３，１０４が破壊され
ることがない。

【００４９】そして、本実施の形態の集積回路装置１０
０では、マイクロプロセッサ１０２と二個のキャッシュ
メモリ１０３，１０４とタグメモリ１０５との各々が標
準セルに相当する矩形の回路セルとして形成されている
が、これらがデッドスペースを略発生させることなく矩
形の回路基板１０１上に配列されている。このように矩
形の領域にデッドスペースを発生させることなく複数の
矩形の回路セルを配列するため、本実施の形態の集積回
路装置１００では、タグメモリ１０５の形状を工夫して
いる。

【００５０】つまり、前述のように既存のマイクロプロ
セッサ２と略同一構造の回路セルからなるマイクロプロ
セッサ１０２は、図１(ａ)に示すように、左右方向の全
長が略ａである“14,11(mm)”でｙ方向である上下方向
の全長が略ｃである“13.05(mm)”の矩形に形成されて
いる。

【００５１】ロウアドレスとカラムアドレスとに対応し
た外形となる第一第二キャッシュメモリ１０３，１０４
は、同図(ｂ)および図３に示すように、左右方向の全長
がカラムアドレスに対応した略(ａ＋ｂ)である“15.80
(mm)”で、上下方向の全長がロウアドレスに対応した略
ｄである“5.50(mm)”の矩形に形成されている。

【００５２】上述のような形状の第一第二キャッシュメ
モリ１０３，１０４がマイクロプロセッサ１０２の上下
に配置されているので、回路基板１０１は、ｘ方向であ
る左右方向の全長が略(ａ＋ｂ)である“16.48(mm)”
で、ｙ方向である上下方向の全長が略(ｃ＋２ｄ)である
“24.90(mm)”の、縦長の矩形に形成されており、必然
的にマイクロプロセッサ１０２の側方には“ｂ×ｃ”で
ある“1.5×13(mm)”のスペースが発生している。

【００５３】しかし、単純にキャッシュメモリ１０３，
１０４のロウアドレスに対応してタグメモリ１０５を矩
形の回路セルとして形成すると、図４(ａ)に示すよう
に、上下方向の全長がキャッシュメモリ１０３，１０４
と同一で左右方向の全長は一つのカラムアドレスに対応
した“4.2×5.5(mm)”の矩形となる。

【００５４】しかし、このような形状のタグメモリ１０
５は上述した“1.5×13(mm)”のスペースに配置できな
いので、同図(ｂ)に示すように、タグメモリ１０５のロ
ウアドレスの一部をカラムアドレスとして上下方向の全
長を短縮するとともに左右方向の全長を伸張させてか
ら、同図(ｃ)に示すように、このタグメモリ１０５を左
右方向に複数に分割して上下方向に配列している。

【００５５】このため、本実施の形態の集積回路装置１
００では、左右方向が“1.4(mm)”と短小で上下方向が
“12.8(mm)”と長大な矩形にタグメモリ１０５が形成さ
れており、このタグメモリ１０５がマイクロプロセッサ
１０２の側方の“1.5×13(mm)”のスペースに無駄なく
配置されているので、デッドスペースを発生させること
なく全体を矩形に形成している。

【００５６】しかも、本実施の形態の集積回路装置１０
０では、第一キャッシュメモリ１０３と第二キャッシュ
メモリ１０４とタグメモリ１０５との各々がＤＲＡＭか
らなるので、これらのメモリ１０３〜メモリ１０５の占
有面積が縮小されており、全体が良好に小型化されてい
る。

【００５７】上述のようにＤＲＡＭからなる各メモリ１
０３〜メモリ１０５はノイズに対する耐性が低く、高速
にデータ処理を実行するマイクロプロセッサ１０２はノ
イズを発生しやすい。しかし、本実施の形態の集積回路
装置１００では、マイクロプロセッサ１０２と各メモリ
１０３〜１０５とがプロセッサ／メモリ保護回路１０
７，１１０を介して隣接しているので、デッドスペース
を発生させることなくマイクロプロセッサ１０２と各メ
モリ１０３〜１０５とが離反してノイズの相互干渉が軽
減されている。

【００５８】さらに、上述のようにプロセッサ保護回路
１０７とメモリ保護回路１１０とは隣接されているの
で、ノイズの相互干渉を防止するために各々の接地端子
１２３，１２７が分離されている。ただし、シリコン製
のｐ型の回路基板１０１も接地されているので、接地端
子１２３，１２７を別個に形成しても電気的に分離に分
離することはできない。

【００５９】そこで、本実施の形態の集積回路装置１０
０では、図９に示すように、メモリ保護回路１１０の位
置にディープｎウェルの拡散層１４４を形成することに
より、図１０に示すように、プロセッサ保護回路１０７
とメモリ保護回路１１０との接地端子１２３，１２７に
寄生抵抗を介在させてノイズの相互干渉を軽減してい
る。

【００６０】なお、本発明は上記形態に限定されるもの
ではなく、その要旨を逸脱しない範囲で各種の変形を許
容する。例えば、上記形態では本発明者が開発している
製品を参考に各種数値を具体的に例示したが、これは本
発明の集積回路装置の寸法や比率を限定するものではな
い。

【００６１】

【発明の効果】本発明は以上説明したように構成されて
いるので、以下に記載するような効果を奏する。

【００６２】本発明の集積回路装置では、第一第二キャ
ッシュメモリと同一のロウアドレスと一つのカラムアド
レスとの一方の一部を他方とすることで、ｘ方向の全長
が略ｂでｙ方向の全長が略ｃの矩形のタグメモリが、第
一キャッシュメモリと第二キャッシュメモリとの間隙の
位置でマイクロプロセッサのｘ方向に隣接されているこ
とにより、デッドスペースを略発生させることなく全体
を矩形とすることができるので、集積回路装置を良好に
小型化することができる。

【００６３】また、上述のような集積回路装置におい
て、前記タグメモリが、前記第一第二キャッシュメモリ
と同一のロウアドレスと一つのカラムアドレスとに対応
した基本構造をｘｙ方向の一方に複数に分割して他方に
配列した構造に形成されていることにより、マイクロプ
ロセッサのｘ方向に発生するスペースに良好に対応した
形状にタグメモリを形成することができるので、集積回
路装置を良好に小型化することができる。

【００６４】また、第一キャッシュメモリと第二キャッ
シュメモリとタグメモリとの各々がＤＲＡＭからなるこ
とにより、一個のマイクロプロセッサの周囲に配置され
て矩形の集積回路装置を形成する各種のメモリの各々の
占有面積が小さいので、集積回路装置を良好に小型化す
ることができる。

【図面の簡単な説明】

【図１】本実施の形態の集積回路装置の内部構造を示す
模式的な平面図である。

【図２】本実施の形態の集積回路装置の内部構造を示す
模式的な平面図である。

【図３】キャッシュメモリの内部構造を示す模式的な平
面図である。

【図４】タグメモリの形状を変化させる過程を示す模式
的な工程図である。

【図５】キャッシュメモリとタグメモリとの関係を示す
等価的なブロック図である。

【図６】集積回路装置の回路構造を示すブロック図であ
る。

【図７】プロセッサ保護回路とメモリ保護回路との等価
回路を示す回路図である。

【図８】メモリ保護回路の内部構造を示し、(ａ)は要部
の模式的な縦断側面図、(ｂ)は回路基板の平面図であ
る。

【図９】プロセッサ保護回路の内部構造を示し、(ａ)は
要部の模式的な縦断側面図、(ｂ)は回路基板の平面図で
ある。

【図１０】プロセッサ保護回路とメモリ保護回路との等
価回路を示す回路図である。

【図１１】回路モジュールの内部構造を示す模式的な平
面図である。

【図１２】集積回路装置であるマイクロプロセッサの接
続端子の配置を示す模式的な平面図である。

【図１３】本発明者が創案した公知でない先行技術の集
積回路装置の内部構造を示す模式的な平面図である。

【図１４】キャッシュメモリとタグメモリとの外形の関
係を示す模式図である。

【符号の説明】

１００集積回路装置１０１回路基板１０２マイクロプロセッサ１０３第一キャッシュメモリ１０４第二キャッシュメモリ１０５タグメモリ１０６外部接続端子１０７プロセッサ保護回路１１０メモリ保護回路

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 G06F 15/78 510 H01L 21/822

Claims

(57)【特許請求の範囲】

【請求項１】相互に直交するｘ方向およびｙ方向の全
長が略(ａ＋ｂ)および略(ｃ＋２ｄ)の矩形の回路基板
と、ｘ方向の全長がカラムアドレスに対応した略(ａ＋ｂ)で
ｙ方向の全長がロウアドレスに対応した略ｄの矩形の回
路セルからなり前記回路基板のｙ方向の端部に形成され
ている第一キャッシュメモリと、ｘ方向の全長がカラムアドレスに対応した略(ａ＋ｂ)で
ｙ方向の全長がロウアドレスに対応した略ｄの矩形の回
路セルからなり前記回路基板の前記第一キャッシュメモ
リとは反対のｙ方向の端部に形成されている第二キャッ
シュメモリと、ｘ方向の全長が略ａでｙ方向の全長が略ｃの矩形の回路
セルからなり前記回路基板のｘ方向の端部で前記第一キ
ャッシュメモリと前記第二キャッシュメモリとの間隙の
位置に形成されているマイクロプロセッサと、ｘ方向の全長がカラムアドレスに対応した略ｂでｙ方向
の全長がロウアドレスに対応した略ｃの矩形の回路セル
からなり前記回路基板の前記マイクロプロセッサとは反
対のｘ方向の端部で前記第一キャッシュメモリと前記第
二キャッシュメモリとの間隙の位置に形成されており前
記第一第二キャッシュメモリと同一のロウアドレスと一
つのカラムアドレスとの一方の一部を他方とするタグメ
モリと、を具備している集積回路装置。
【請求項２】前記タグメモリが、前記第一第二キャッ
シュメモリと同一のロウアドレスと一つのカラムアドレ
スとに対応した基本構造をｘｙ方向の一方に複数に分割
して他方に配列した構造に形成されている請求項１記載
の集積回路装置。
【請求項３】前記第一キャッシュメモリと前記第二キ
ャッシュメモリと前記タグメモリとの各々がＤＲＡＭ(D
ynamic Random Access Memory)からなる請求項１または
２記載の集積回路装置。