JPH11145420A

JPH11145420A - 半導体記憶装置

Info

Publication number: JPH11145420A
Application number: JP9305830A
Authority: JP
Inventors: Yasuhiko Tsukikawa; 靖彦月川
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1997-11-07
Filing date: 1997-11-07
Publication date: 1999-05-28
Also published as: US5966316A

Abstract

(57)【要約】【課題】アスペクト比が１：２のパッケージに高い有
効比率で収容できる２^2N ⁺¹ビットの半導体記憶装置を提
供する。【解決手段】アスペクト比が１：２の半導体基板２の
主表面を３行３列の９個の領域に等分割し、中央領域以
外の各領域にアスペクト比が１：２で２^2N-2ビットのサ
ブアレイ部３を配置する。中央領域には制御回路４およ
びパッド５群を設ける。アスペクト比が１：２のメモリ
チップを形成することができ、従来と同様のアスペクト
比が１：２のパッケージに高い有効比率で収容できる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体記憶装置に
関し、特に、２^2N+1ビットの記憶容量を有する半導体記
憶装置に関する。

【０００２】

【従来の技術】図７は、従来のダイナミックランダムア
クセスメモリ（以下、ＤＲＡＭと称す）の構成を示すブ
ロック図である。図７を参照して、このＤＲＡＭは、ク
ロック発生回路３１、行および列アドレスバッファ３
２、行デコーダ３３、列デコーダ３４、メモリマット３
５、入力バッファ３８および出力バッファ３９を備え、
メモリマット３５はメモリアレイ３６およびセンスアン
プ＋入出力制御回路３７を含む。

【０００３】クロック発生回路３１は、外部から与えら
れる制御信号／ＲＡＳ，／ＣＡＳ，／Ｗに基づいて所定
の動作モードを選択し、ＤＲＡＭ全体を制御する。

【０００４】行および列アドレスバッファ３２は、外部
から与えられるアドレス信号Ａ０〜Ａｉ（ただし、ｉは
０以上の整数である）に基づいて行アドレス信号ＲＡ０
〜ＲＡｉおよび列アドレス信号ＣＡ０〜ＣＡｉを生成
し、生成した信号ＲＡ０〜ＲＡｉおよびＣＡ０〜ＣＡｉ
をそれぞれ行デコーダ３３および列デコーダ３４に与え
る。

【０００５】メモリアレイ３６は、それぞれが１ビット
のデータを記憶する複数のメモリセルを含む。各メモリ
セルは、行アドレスおよび列アドレスによって決定され
る所定のアドレスに配置される。

【０００６】行デコーダ３３は、行および列アドレスバ
ッファ３２から与えられた行アドレス信号ＲＡ０〜ＲＡ
ｉに応答して、メモリアレイ３６の行アドレスを指定す
る。列デコーダ３４は、行および列アドレスバッファ３
２から与えられた列アドレス信号ＣＡ０〜ＣＡｉに応答
して、メモリアレイ３６の列アドレスを指定する。

【０００７】センスアンプ＋入出力制御回路３７は、行
デコーダ３３および列デコーダ３４によって指定された
アドレスのメモリセルをグローバルデータ入出力線対Ｇ
ＩＯの一端に接続する。グローバルデータ入出力線対Ｇ
ＩＯの他端は、入力バッファ３８および出力バッファ３
９に接続される。入力バッファ３８は、書込モード時
に、制御信号／Ｗに応答して、外部から入力されたデー
タＤｊ（ただし、ｊは０以上の整数である）をグローバ
ルデータ入出力線対ＧＩＯを介して選択されたメモリセ
ルに与える。出力バッファ３９は、読出モード時に、外
部から入力される制御信号／ＯＥに応答して、選択され
たメモリセルからの読出データＤａを外部に出力する。

【０００８】図８は、図７に示したＤＲＡＭのチップレ
イアウトを示す図である。図８を参照して、メモリマッ
ト３５は、一般には長方形の領域に配置される。メモリ
アレイ３６は複数のメモリアレイブロックＭＡ０〜ＭＡ
ｎ（ただし、ｎは０以上の整数である）に分割され、セ
ンスアンプ＋入出力制御回路３７は複数のセンスアンプ
帯ＳＡ０〜ＳＡｎ＋１に分割して配置される。メモリア
レイブロックＭＡ０〜ＭＡｎおよびセンスアンプ帯ＳＡ
０〜ＳＡｎ＋１は長方形の領域の長辺方向に配列され、
メモリアレイブロックＭＡ０〜ＭＡｎはそれぞれセンス
アンプ帯ＳＡ０〜ＳＡｎ＋１の各間に配置される。

【０００９】長方形のメモリマット３５の一方の長辺に
沿って行デコーダ３３が配置され、メモリマット３５の
一方の短辺に沿って列デコーダ３４が配置される。メモ
リマット３５、行デコーダ３３および列デコーダ３４
は、アレイ部４０を構成する。アレイ部４０以外の制御
回路すなわちクロック発生回路３１、行および列アドレ
スバッファ３２、入力バッファ３８および出力バッファ
３９と、制御信号／ＲＡＳ，／ＣＡＳ，／Ｗ，／ＯＥ、
アドレス信号Ａ０〜Ａｉ、データ信号Ｄ０〜Ｄｊなどを
入出力するためのパッドとは、アレイ部４０の周辺に配
置される。

【００１０】図９は、図８に示したメモリアレイブロッ
クＭＡｎの一部を示す図である。図９を参照して、メモ
リアレイブロックＭＡｎは、行列状に配列された複数の
メモリセルＭＣと、各行に対応して設けられたワード線
ＷＬと、各列に対応して設けられたビット線対ＢＬ，／
ＢＬとを含む。１個のメモリセルＭＣは、２本のビット
線ＢＬ，／ＢＬとこれに直交する１本のワード線ＷＬと
の２交点のうちのいずれか一方の交点に配置される。

【００１１】各メモリセルＭＣは、図１０に示すよう
に、アクセス用のＮチャネルＭＯＳトランジスタＱと情
報記憶用のキャパシタＣとを含む。ＮチャネルＭＯＳト
ランジスタＱおよびキャパシタＣは、対応のビット線Ｂ
Ｌまたは／ＢＬとセル電位Ｖｃｐのラインとの間に直列
接続され、ＮチャネルＭＯＳトランジスタＱのゲートは
対応のワード線ＷＬに接続される。

【００１２】センスアンプ帯ＳＡｎは、図１０に示すよ
うに、メモリアレイブロックＭＡｎの各奇数列に対応し
て設けられた転送ゲート４１，５７、列選択ゲート４
４、センスアンプ４７、およびイコライザ５３を含む。
メモリアレイブロックＭＡｎの各偶数列用の転送ゲート
４１，５７、列選択ゲート４４、センスアンプ４７、お
よびイコライザ５３は、センスアンプ帯ＳＡｎ＋１に設
けられる。

【００１３】転送ゲート４１は、ＮチャネルＭＯＳトラ
ンジスタ４２，４３を含む。ＮチャネルＭＯＳトランジ
スタ４２，４３は、それぞれセンスアンプ４７の入出力
ノードＮ１，Ｎ２とメモリアレイＭＡｎ−１の対応のビ
ット線対ＢＬ，／ＢＬとの間に接続され、そのゲートは
ブロック選択信号ＢＬＩＲを受ける。

【００１４】転送ゲート５７は、ＮチャネルＭＯＳトラ
ンジスタ５８，５９を含む。ＮチャネルＭＯＳトランジ
スタ５８，５９は、それぞれ入出力ノードＮ１，Ｎ２と
メモリアレイＭＡｎの対応のビット線対ＢＬ，／ＢＬと
の間に接続され、そのゲートはブロック選択信号ＢＬＩ
Ｌを受ける。

【００１５】センスアンプ帯ＳＡｎ内の回路は、その両
側の２つのメモリアレイブロックＭＡｎ−１，ＭＡｎで
共用される。メモリアレイブロックＭＡｎ−１が選択さ
れた場合は、信号ＢＬＩＲが「Ｌ」レベルになって転送
ゲート４１が遮断され、メモリアレイブロックＭＡｎが
選択された場合は、信号ＢＬＩＬが「Ｌ」レベルになっ
て転送ゲート５７が遮断される。

【００１６】列選択ゲート４４は、それぞれ入出力ノー
ドＮ１，Ｎ２とデータ入出力線ＩＯ，／ＩＯとの間に接
続されたＮチャネルＭＯＳトランジスタ４５，４６を含
む。ＮチャネルＭＯＳトランジスタ４５，４６のゲート
は、列選択線ＣＳＬを介して列デコーダ３４に接続され
る。列デコーダ３４によって列選択線ＣＳＬが選択レベ
ルの「Ｈ」レベルに立上げられるとＮチャネルＭＯＳト
ランジスタ４５，４６が導通し、入出力ノードＮ１，Ｎ
２すなわちメモリアレイブロックＭＡｎ−１またはＭＡ
ｎのビット線対ＢＬ，／ＢＬとデータ入出力線対ＩＯ，
／ＩＯとが結合される。データ入出力線対ＩＯ，／ＩＯ
の他端は図示しないブロック選択スイッチを介してグロ
ーバルデータ入出力線対ＧＩＯの一端に接続される。

【００１７】センスアンプ４７は、それぞれ入出力ノー
ドＮ１，Ｎ２とノードＮ３との間に接続されたＰチャネ
ルＭＯＳトランジスタ４８，４９と、それぞれ入出力ノ
ードＮ１，Ｎ２とノードＮ４との間に接続されたＮチャ
ネルＭＯＳトランジスタ５１，５２とを含む。ＭＯＳト
ランジスタ４８，５１のゲートはともにノードＮ２に接
続され、ＭＯＳトランジスタ４９，５２のゲートはとも
にノードＮ１に接続される。ノードＮ３，Ｎ４は、それ
ぞれセンスアンプ活性化信号ＳＥ，／ＳＥを受ける。セ
ンスアンプ４７は、センスアンプ活性化信号ＳＥ，／Ｓ
Ｅがそれぞれ「Ｈ」レベル、「Ｌ」レベルになったこと
に応じて、ノードＮ１，Ｎ２間すなわちメモリアレイブ
ロックＭＡｎ−１またはＭＡｎのビット線対ＢＬ，／Ｂ
Ｌ間の微小電位差を電源電圧Ｖｃｃに増幅する。

【００１８】イコライザ５３は、入出力ノードＮ１とＮ
２の間に接続されたＮチャネルＭＯＳトランジスタ５４
と、それぞれ入出力ノードＮ１，Ｎ２とノードＮ６との
間に接続されたＮチャネルＭＯＳトランジスタ５５，５
６とを含む。ＮチャネルＭＯＳトランジスタ５４〜５６
のゲートはともにノードＮ５に接続される。ノードＮ５
はビット線イコライズ信号ＢＬＥＱを受け、ノードＮ６
はプリチャージ電位ＶＢＬ（＝Ｖｃｃ／２）を受ける。
イコライザ５３は、ビット線イコライズ信号ＢＬＥＱが
活性化レベルの「Ｈ」レベルになったことに応じて、ノ
ードＮ１とＮ２の電位すなわちメモリアレイブロックＭ
Ａｎ−１またはＭＡｎのビット線ＢＬと／ＢＬの電位を
プリチャージ電位ＶＢＬにイコライズする。なお、信号
ＢＬＩＲ，ＢＬＩＬ，ＳＥ，／ＳＥ，ＢＬＥＱおよびプ
リチャージ電位ＶＢＬは、図７のクロック発生回路３１
から与えられる。

【００１９】次に、図７〜図１０で示したＤＲＡＭの動
作を簡単に説明する。スタンバイ時においては、信号Ｂ
ＬＩＲ，ＢＬＩＬ，ＢＬＥＱはともに「Ｈ」レベルとな
り、信号ＳＥ，／ＳＥはともに中間レベル（Ｖｃｃ／
２）となっており、ビット線ＢＬ，／ＢＬはプリチャー
ジ電位ＶＢＬにイコライズされている。また、ワード線
ＷＬおよび列選択線ＣＳＬは、非選択レベルの「Ｌ」レ
ベルとなっている。

【００２０】書込モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、
ビット線ＢＬ，／ＢＬのイコライズが停止される。次い
で、行デコーダ３３が、行アドレス信号に応答して、た
とえばメモリアレイブロックＭＡｎを選択し、信号ＢＬ
ＩＲ，ＢＬＩＬをそれぞれ「Ｌ」レベルおよび「Ｈ」レ
ベルにしてメモリアレイブロックＭＡｎとセンスアンプ
帯ＳＡｎ，ＳＡｎ＋１とを結合させる。また、行デコー
ダ３３は、行アドレス信号に応じた行のワード線ＷＬを
選択レベルの「Ｈ」レベルに立上げ、その行のメモリセ
ルＭＣのＮチャネルＭＯＳトランジスタＱを導通させ
る。

【００２１】次いで、列デコーダ３４が、列アドレス信
号に応じた列の列選択線ＣＳＬを活性化レベルの「Ｈ」
レベルに立上げて列選択ゲート４４を導通させる。外部
から与えられた書込データＤｊは、入力バッファ３８、
グローバルデータ入出力線対ＧＩＯおよびデータ入出力
線対ＩＯ，／ＩＯを介して選択された列のビット線対Ｂ
Ｌ，／ＢＬに与えられる。書込データＤｊは、ビット線
ＢＬ，／ＢＬ間の電位差として与えられる。選択された
メモリセルＭＣのキャパシタＣには、ビット線ＢＬまた
は／ＢＬの電位に応じた量の電荷が蓄えられる。

【００２２】読出モード時においては、まずビット線イ
コライズ信号ＢＬＥＱが「Ｌ」レベルに立下げられて、
ビット線ＢＬ，／ＢＬのイコライズが停止される。行デ
コーダ３３が、書込モード時と同様にして、たとえばメ
モリアレイブロックＭＡｎを選択し、メモリアレイブロ
ックＭＡｎとセンスアンプ帯ＳＡｎ，ＳＡｎ＋１を結合
させるとともに、行アドレス信号に対応する行のワード
線ＷＬを選択レベルの「Ｈ」レベルに立上げる。ビット
線ＢＬ，／ＢＬの電位は、活性化されたメモリセルＭＣ
のキャパシタＣの電荷量に応じて微小量だけ変化する。

【００２３】次いで、センスアンプ活性化信号ＳＥ，／
ＳＥがそれぞれ「Ｈ」レベルおよび「Ｌ」レベルとな
り、センスアンプ４７が活性化される。ビット線ＢＬの
電位がビット線／ＢＬの電位よりも微小量だけ高いと
き、ＭＯＳトランジスタ４８，５２の抵抗値がＭＯＳト
ランジスタ４９，５１の抵抗値よりも小さくなって、ビ
ット線ＢＬの電位が「Ｈ」レベルまで引上げられ、ビッ
ト線／ＢＬの電位が「Ｌ」レベルまで引下げられる。逆
に、ビット線／ＢＬの電位がビット線ＢＬの電位よりも
微小量だけ高いとき、ＭＯＳトランジスタ４９，５１の
抵抗値がＭＯＳトランジスタ４８，５２の抵抗値よりも
小さくなって、ビット線／ＢＬの電位が「Ｈ」レベルま
で引上げられビット線ＢＬの電位が「Ｌ」レベルまで引
下げられる。

【００２４】次いで列デコーダ３４が、列アドレス信号
に対応する列の列選択線ＣＳＬを選択レベルの「Ｈ」レ
ベルに立上げて、その列の列選択ゲート４４を導通させ
る。選択された列のビット線対ＢＬ，／ＢＬのデータＤ
ｊは、列選択ゲート４４およびデータ入出力線対ＩＯ，
／ＩＯ、グローバルデータ入出力線対ＧＩＯおよび出力
バッファ３９を介して外部に出力される。

【００２５】さて、このようなＤＲＡＭの記憶容量は世
代ごとに増大してきている。具体的には、ＤＲＡＭの記
憶容量は、１６Ｋビット以来、６４Ｋ、２５６Ｋ、１
Ｍ、４Ｍ、１６Ｍ、６４Ｍと、世代ごとに４倍ずつ増大
してきた。ここで１Ｋ＝２¹⁰であるから、ＤＲＡＭの記
憶容量は、１６Ｋ＝２¹⁴、６４Ｋ＝２¹⁶、２５６Ｋ＝２
¹⁸、１Ｍ＝２²⁰、４Ｍ＝２²²、１６Ｍ＝２²⁴、６４Ｍ＝
２²⁶、というように２^2Nビット（ただし、Ｎは自然数で
ある）であった。

【００２６】一方ＤＲＡＭにおいては、図９で示したよ
うに、１個のメモリセルＭＣは、２本のビット線ＢＬ，
／ＢＬとこれに直交する１本のワード線ＷＬとの２交点
のうちの一方の交点に配置される。ビット線ＢＬ，／Ｂ
Ｌのピッチとワード線ＷＬのピッチはほぼ同じであるか
ら、メモリセルＭＣの基本単位は概ね縦横１：２のアス
ペクト比になっている。

【００２７】このようにＤＲＡＭの記憶容量が２^2Nビッ
トであり、メモリセル基本単位が縦横１：２のアスペク
ト比であるため、メモリセル基本単位の半分の正方形の
面積をＳとすると、ＤＲＡＭ全体では２Ｓ×２^2N＝Ｓ×
２^2N+1の面積がメモリセルＭＣによって占められること
になる。正方形を２^2N+1個配置するためには、縦（また
は横）に２^N個、横（または縦）に２^N+1個配置し、Ｄ
ＲＡＭチップ全体がほぼ２：１のアスペクト比となるよ
うに構成するのが従来の方法であった。このように配置
するための方法としてさまざまな方法があった。

【００２８】すなわち、図１１（ａ）に示すように、長
方形の半導体基板６４の中央部に縦横２^N×２^N+1個の
面積Ｓの長方形からなるアレイ部４０を配置し、アレイ
部４０の周囲に制御回路６１およびパッド６２群を分散
配置する方法があった。

【００２９】なお、この方法について図８でも説明し
た。図８ではアレイ部４０は、メモリアレイブロックＭ
Ａ０〜ＭＡｎの他、センスアンプ帯ＳＡ０〜ＳＡｎ＋
１、行デコーダ３３および列デコーダ３４を含むが、ア
レイ部４０のほとんど面積はメモリアレイブロックＭＡ
０〜ＭＡｎすなわちメモリセルＭＣ群で占められる。

【００３０】また、図１１（ｂ）に示すように、アレイ
部４０を各々が縦横２^N-1×２^N個の正方形からなる４
つのサブアレイ部６３に等分割し、それらの４つのサブ
アレイ部６３を半導体基板６４の四隅にそれぞれ配置
し、４つのサブアレイ部６３の間の十字型の領域に制御
回路６１およびパッド６２群を分散配置する方法があっ
た。なお、アレイ部４０を複数のサブアレイ部に分割す
ることにより、動作速度の高速化、低消費電力化などを
図ることができる。

【００３１】また、図１１（ｃ）に示すように、図１１
（ｂ）で示した４つのサブアレイ部６３の各々を、さら
に、各々が縦横２^N-2×２^N-1個の面積Ｓの正方形から
なる４つのサブアレイ部６４に分割する方法があった。

【００３２】また、図１１（ｄ）に示すように、図１１
（ｂ）で示した４つのサブアレイ部６３の各々を、さら
に、各々が縦横２^N-1×２^N-2個の面積Ｓの正方形から
なる４つのサブアレイ部６５に分割する方法があった。

【００３３】これらの方法は、いずれもアレイ部４０ま
たはサブアレイ部６３〜６５を縦横に１または偶数個ず
つ配置するものであった。

【００３４】また、半導体基板６０の周辺部全域または
半導体基板６４の中央部を縦横に横断する領域全域にパ
ッド６２群および制御回路６１を分散配置していたの
で、ＤＲＡＭチップの縦サイズおよび横サイズは、アレ
イ部４０（またはサブアレイ部６３〜６５）のサイズと
パッド６２群および制御回路６１のサイズとの和になっ
ていた。

【００３５】

【発明が解決しようとする課題】ところで、ＤＲＡＭの
記憶容量はこれまで２^2Nビットであったが、これに限定
される特段の理由はないため、２^2N+1ビットのＤＲＡＭ
が市場の要求に応じて供給されることがあり得る。この
場合、メモリセル全体の面積はＳ×２^2N+2となる。した
がって、従来と同様にサブアレイ部を縦横に１または偶
数個配置する方法では、図１２（ａ）〜（ｃ）に示すよ
うにＤＲＡＭチップのアスペクト比は１：１または１：
４となってしまい、１：２の比に収めることはできな
い。

【００３６】すなわち、図１２（ａ）に示すように、各
々が２^N+1×２^N+1個の面積Ｓの正方形からなる４つの
サブアレイ部７１を半導体基板７０の四隅にそれぞれ配
置し、４つのサブアレイ部７１の間に制御回路６１およ
びパッド６２群を分散配置すると、ＤＲＡＭチップのア
スペクト比は１：１になる。

【００３７】また、図１２（ｂ）に示すように、４つの
サブアレイ部７１の各々を、さらに、各々が２^N+1×２
^N個の正方形からなる２つのサブアレイ部７２に分割し
ても、ＤＲＡＭチップのアスペクト比は１：１になる。

【００３８】また、図１２（ｃ）に示すように、図１２
（ｂ）で示した８個のサブアレイ部７２を横１列に並
べ、それらの周囲に制御回路６１およびパッド６２群を
分散配置すると、ＤＲＡＭチップのアスペクト比は１：
４となる。

【００３９】一方、ＤＲＡＭチップは従来からアスペク
ト比がほぼ１：２の長方形のパッケージに封入されて製
品化されているため、２^2N+1ビットのＤＲＡＭチップを
製品化する場合でも、アスペクト比がほぼ１：２の長方
形のパッケージにチップを封入する必要がある。然る
に、図１２（ａ）〜（ｃ）で示したような配置方法で
は、パッケージ面積に対してチップ面積が占める有効比
率が５０％程度となり、結果としてパッケージサイズが
大きくなるという問題があった。

【００４０】また、ＤＲＡＭチップをより小さなパッケ
ージに封入するためには、従来のようにチップの縦・横
サイズがアレイ部またはサブアレイ部とパッド６２群お
よび制御回路６１のサイズとの和となるのは好ましくな
かった。

【００４１】それゆえに、この発明の主たる目的は、ア
スペクト比が１：２のパッケージに高い有効比率で収容
することができ、チップの縦サイズおよび横サイズがメ
モリアレイのサイズのみで決定される２^2N+1ビットの半
導体記憶装置を提供することである。

【００４２】

【課題を解決するための手段】請求項１に係る発明は、
２^2N+1ビットの記憶容量を有する半導体記憶装置であっ
て、その主表面が３行３列の９個の領域に等分割された
長方形の半導体基板、および半導体基板の９個の領域の
うちの中央領域以外の各領域に形成され、２^2N ^-2ビット
の記憶容量を有し、そのアスペクト比が１：２のメモリ
アレイを備えたものである。

【００４３】請求項２に係る発明は、請求項１に係る発
明の各メモリアレイは、複数に分割されている。

【００４４】請求項３に係る発明では、請求項１または
請求項２に係る発明に、さらに、半導体基板の中央領域
の中央部に形成され、メモリアレイを制御するための制
御回路、および半導体基板の中央領域の周辺部に設けら
れ、制御回路と外部との間で信号の授受を行なうための
複数のパッドが設けられる。

【００４５】

【発明の実施の形態】図１は、この発明の一実施の形態
によるＤＲＡＭチップ１の構成を示す平面図である。図
１を参照して、このＤＲＡＭチップ１では、アスペクト
比が１：２の半導体基板２の主表面がそれぞれアスペク
ト比が１：２の３行３列の９個の領域に等分割される。

【００４６】このＤＲＡＭは、上述したように２^2N+1ビ
ットの記憶容量を有し、アレイ部の面積すなわちメモリ
セルＭＣの全面積はＳ×２^2N+2となっている。アレイ部
は、各々が縦横２^N-1×２^N個の面積Ｓの正方形からな
る８個のサブアレイ部３に分割される。

【００４７】８個のサブアレイ部３は、上記３行３列の
９個の領域のうちの中央の領域を除く８個の領域にそれ
ぞれ配置される。中央領域の中央部には制御回路４が集
中配置され、制御回路４の周囲にパッド５群が配置され
る。

【００４８】図２（ａ）（ｂ）はＤＲＡＭチップ１が収
容されたパッケージ１０の外観を示す図、図３（ａ）
（ｂ）はパッケージ１０の内部を示す図である。

【００４９】図２（ａ）（ｂ）および図３（ａ）（ｂ）
を参照して、上方から見るとパッケージ１０のアスペク
ト比がほぼ１：２となっている。パッケージ１０内には
ＤＲＡＭチップ１が収容され、ＤＲＡＭチップ１の上方
に複数のリードフレーム１１が放射状に配置される。

【００５０】各リードフレーム１１の内方端部はボンデ
ィングワイヤ１２を介してパッド５に接続され、リード
フレーム１１の外方端部はパッケージ１１の長辺部から
外部に露出している。制御信号、アドレス信号などはリ
ードフレーム１１群を介して外部からＤＲＡＭチップ１
に入力され、読出データがリードフレーム１１群を介し
てＤＲＡＭチップ１から外部に出力される。

【００５１】他の構成および動作は従来のＤＲＡＭと同
様であるので、その説明は繰返さない。

【００５２】この実施の形態では、アスペクト比が１：
２の半導体基板２の主表面を３行３列の９個の領域に分
割し、中央領域を除く８個の領域の各々に２^N-1×２^N
個の正方形からなるサブアレイ部３を配置し、中央領域
に制御回路４およびパッド５群を集中配置する。したが
って、チップ１の縦・横サイズがほぼサブアレイ部３の
サイズのみで決まり、パッド５および制御回路４のサイ
ズがチップ１の縦・横サイズに影響しなくなる。また、
チップ１全体がほぼ１：２のアスペクト比となるため、
ほぼ１：２のアスペクト比のパッケージ１０に収容した
とき、パッケージ面積に対するチップ面積の有効比率を
高めることができ、結果として小さなパッケージ１０に
収容することができる。

【００５３】なお、図４に示すように各サブアレイ部３
を各々が縦横２^N-2×２^N-1個の面積Ｓの正方形からな
る４つのサブアレイ部２１に分割してもよい。また、図
５に示すように各サブアレイ部３を各々が縦横２^N-1×
２^N-1個の正方形からなる２つのサブアレイ部２１に分
割してもよい。また、図６に示すように各サブアレイ部
３を各々が縦横２^N-2×２^N個の２つのサブアレイ部２
３に分割してもよい。

【００５４】

【発明の効果】以上のように、請求項１に係る発明で
は、長方形の半導体基板の主表面を３行３列の９個の領
域に等分割し、中央領域以外の各領域にアスペクト比が
１：２で２^2N-2ビットの記憶容量を有するメモリアレイ
を設ける。したがって、アスペクト比が１：２で２^2N+1
の記憶容量を有するメモリチップを形成することがで
き、従来と同様、アスペクト比が１：２のパッケージに
高い有効比率で収容することができる。また、半導体基
板の中央領域に制御回路などを配置することにより、従
来のように制御回路などの寸法がチップの縦・横サイズ
に影響することがなく、チップの小型化が図られる。

【００５５】請求項２に係る発明では、請求項１に係る
発明の各メモリアレイは、複数に分割される。この場合
は、動作速度の高速化および低消費電力化を図ることが
できる。

【００５６】請求項３に係る発明では、半導体基板の中
央領域の中央部に制御回路が形成され、中央領域の周辺
部にパッド群が設けられる。この場合は、制御回路およ
びパッド群をコンパクトに配置できる。

【図面の簡単な説明】

【図１】この発明の一実施の形態によるＤＲＡＭチッ
プの構成を示す平面図である。

【図２】図１に示したＤＲＡＭチップが内部に収容さ
れたパッケージの外観を示す図である。

【図３】図２に示したパッケージの内部を詳細に示す
図である。

【図４】図１に示したＤＲＡＭチップの改良例を示す
図である。

【図５】図１に示したＤＲＡＭチップの他の改良例を
示す図である。

【図６】図１に示したＤＲＡＭチップのさらに他の改
良例を示す図である。

【図７】従来のＤＲＡＭの構成を示すブロック図であ
る。

【図８】図７に示した行デコーダ、列デコーダおよび
メモリマットのチップレイアウトを示す図である。

【図９】図８に示したメモリアレイブロックの構成を
詳細に示す図である。

【図１０】図８に示したメモリアレイブロックおよび
センスアンプ帯の構成を詳細に示す回路図である。

【図１１】２^2NビットのＤＲＡＭのチップレイアウト
を例示する平面図である。

【図１２】２^2N+1ビットのＤＲＡＭのチップレイアウ
トを例示する平面図である。

【符号の説明】

１ＤＲＡＭチップ、２，６０，７０，７３半導体基
板、３，２１〜２３，６３〜６５，７１，７２サブア
レイ部、４，６１制御回路、５，６２パッド、１０
パッケージ、１１リードフレーム、１２ボンディ
ングワイヤ、３１クロック発生回路、３２行および
列アドレスバッファ、３３行デコーダ、３４列デコ
ーダ、３５メモリマット、３６メモリアレイ、３７
センスアンプ＋入出力制御回路、３８入力バッフ
ァ、３９出力バッファ、４０アレイ部、４１，５７
転送ゲート、４２，４３，４５，４６，５１，５２，
５４〜５６，５８，５９ＮチャネルＭＯＳトランジス
タ、４４列選択ゲート、４７センスアンプ、４８，
４９ＰチャネルＭＯＳトランジスタ、５３イコライ
ザ、ＭＣメモリセル、ＷＬワード線、ＢＬ，／ＢＬ
ビット線、ＣＳＬ列選択線、ＭＡメモリアレイブロ
ック、ＳＡセンスアンプ帯。

Claims

【特許請求の範囲】

【請求項１】２^2N+1ビットの記憶容量を有する半導体
記憶装置であって、その主表面が３行３列の９個の領域に等分割された長方
形の半導体基板、および前記半導体基板の前記９個の領
域のうちの中央領域以外の各領域に形成され、２^2N-2ビ
ットの記憶容量を有し、そのアスペクト比が１：２のメ
モリアレイを備える、半導体記憶装置。
【請求項２】各前記メモリアレイは、複数に分割され
ている、請求項１に記載の半導体記憶装置。
【請求項３】さらに、前記半導体基板の前記中央領域
の中央部に形成され、前記メモリアレイを制御するため
の制御回路、および前記半導体基板の前記中央領域の周
辺部に設けられ、前記制御回路と外部との間で信号の授
受を行なうための複数のパッドを備える、請求項１また
は請求項２に記載の半導体記憶装置。