JP4989821B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、メモリアレイがチップ中央の周辺回路領域を取囲むように配置されている半導体記憶装置のデータバスの構成に関する。
【０００２】
【従来の技術】
従来、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）に代表されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）の記憶容量は主に２のｎ乗ビットであった。この容量を実現するために、ＤＲＡＭのメモリアレイまたはバンクは２×２構成、つまり２行２列に配置される構成を取ることが主流であった。
【０００３】
しかし、３年の期間でメモリ容量が４倍の新規ＤＲＡＭを開発するという従来のトレンドに沿ったメモリ容量の向上が、近年は技術的に難しくなっている。その一方、インターネットの普及など情報通信産業の拡大に伴い、市場では旺盛なメモリ容量の需要が存在する。このような状況下で、従来のトレンドから外れた２の（２ｎ＋１）乗ビットの容量を持つＤＲＡＭが開発されるケースが生じてきている。こうしたＤＲＡＭでは、従来主流であった２行２列の配置構成ではなく、メモリアレイの変則的な配置構成を取ることも考えられる。
【０００４】
図１４は、従来のメモリアレイの変則的な配置の一例を示した図である。
図１４を参照して、半導体記憶装置５００は、４つのバンクすなわちバンクＡ〜Ｄを含む。バンクＡ，Ｂ，Ｃ，Ｄは、それぞれ上位のデータ入出力端子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵと下位のデータ入出力端子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬから構成されている。各メモリアレイの容量は６４Ｍビットであり、各バンクの容量は、１２８Ｍビットである。
【０００５】
すなわち、バンクＡ，Ｂ，ＣおよびＤは、それぞれ上位データ入出力端子に対応するメモリアレイＡＵ，ＢＵ，ＣＵおよびＤＵを含む。
【０００６】
バンクＡ，Ｂ，ＣおよびＤは、さらに、それぞれ下位のデータ入出力端子に対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬを含んでいる。
【０００７】
メモリセルの単位ユニットの形状に起因して、複数のメモリセルが行列上に配列される各メモリアレイは短辺がＬで長辺が２Ｌのサイズを有している。各メモリアレイの一方の短辺に沿ってコラムデコーダ帯ＣＰＷが設けられる。コラムデコーダ帯ＣＰＷにはコラムデコーダの他にプリアンプおよびライトドライバが含まれている。また、各メモリアレイには一方の長辺に沿ってロウデコーダ帯ＲＤが設けられる。
【０００８】
半導体記憶装置５００は、３行３列の領域に分割される。第１行第１列，第１行第２列，第１行第３列の領域にはそれぞれメモリアレイＡＬ，ＤＵ，ＤＬが配置されている。第２行第１列、第２行第３列の領域にはそれぞれメモリアレイＡＵ，ＣＵが配置されている。第３行第１列、第３行第２列、第３行第３列の領域にはそれぞれメモリアレイＢＬ，ＢＵ，ＣＬが配置されている。
【０００９】
第２行第２列の領域は中央領域ＣＥＮである。中央領域ＣＥＮには、複数のパッドＰＤと図示しない周辺回路とが配置されている。複数のパッドＰＤは中央領域ＣＥＮの長辺に平行な２列に分割配置されている。メモリアレイＤＵに近い第１列には下位のデータ入出力端子ＬＤＱに対応するパッドが含まれる。メモリアレイＢＵに近い側のパッドＰＤの第２列には、上位のデータ入出力端子ＵＤＱに対応するパッドが含まれている。
【００１０】
なお、データを授受するためのデータ入出力端子が１６ビットの信号ＤＱ０〜ＤＱ１５を受ける場合には、下位のデータ入出力端子ＬＤＱは信号ＤＱ０〜ＤＱ７をそれぞれ受ける端子であり、上位のデータ入出力端子ＵＤＱは信号ＤＱ８〜ＤＱ１５をそれぞれ受ける端子である。
【００１１】
このようなメモリアレイの配置に対応した最も単純なデータバスの構成例が図１４に示されている。メモリアレイ内のＩ／Ｏ線とデータバスはメモリアレイ短辺側に配置されるコラムデコーダ帯ＣＰＷに含まれているプリアンプおよびライトドライバを介して相互に接続されるため、データバスはチップ短辺に平行に各コラムデコーダ帯ＣＰＷに近接して設けられる部分を含むことになる。これらの部分とデータ入出力端子との間のデータ伝達が可能なように、これらの部分は相互に接続される。
【００１２】
【発明が解決しようとする課題】
図１４に示した従来のメモリアレイの配置は、データバスの総延長に対する検討が十分になされていなかった。すなわち、図１４では、３行３列の配置構成において半導体記憶装置５００には、下位データ入出力端子ＬＤＱにデータを伝達するためのデータバス５０２と、上位データ入出力端子ＵＤＱにデータを伝達するためのデータバス５０４とが設けられている。
【００１３】
メモリアレイの配置をこのようにすると、データバス５０２の長さの総延長は、メモリアレイ短辺長をＬとすれば８Ｌ程度になる。この場合はデータバスの総延長が最も長くなってしまう。そして、データバス自身の負荷が最も大きいので、半導体記憶装置のデータ授受の際のＣＡＳレイテンシが短い場合には、読出動作時の周波数特性を著しく悪化させてしまう可能性がある。また、実効的なデータ書込時間の増加にも繋がり、メモリアレイに高速にデータを書込むことが困難となる。
【００１４】
以上のように、中央領域の周辺にメモリアレイを配置する変則的なアレイ配置の構成では、単純なメモリアレイ配置あるいはデータバス構成を採用することは必要な仕様を満たすことを困難にする可能性が高い。
【００１５】
この発明の目的は、メモリアレイがチップ中央の周辺回路領域を取囲むように配置されている場合に、データバスの負荷を低減して動作周波数特性が改善された半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この発明のある局面に従う半導体記憶装置は、半導体基板の主表面のメモリ領域に形成される半導体記憶装置であって、メモリ領域内の中央領域にそれぞれ集合して配置される第１、第２の入出力端子群と、中央領域を取り囲む周囲領域に配置され、第１の入出力端子群とデータ授受を行なう複数の第１のメモリブロックと、周囲領域内において、中央領域に対してそれぞれ複数の第１のメモリブロックと対称となる位置に配置され、かつ、第１のメモリブロックと共に中央領域を取り囲むように配置され、第２の入出力端子群とデータ授受を行なう複数の第２のメモリブロックと、第１の入出力端子群と複数の第１のメモリブロックとを結ぶ第１のデータバスと、第２の入出力端子群と複数の第２のメモリブロックとを結ぶ第２のデータバスとを備える。
【００１７】
好ましくは、周囲領域は、第１、第２の領域に分割され、複数の第１のメモリブロックは、第１の領域に集合的に配置され、複数の第２のメモリブロックは、第２の領域に集合的に配置される。
【００１８】
好ましくは、半導体記憶装置は、複数の上位側のビットと複数の下位側のビットを含む複数ビットのデータを外部と授受し、第１の入出力端子群は、複数の上位側のビットの授受を行ない、第２の入出力端子群は、複数の下位側のビットの授受を行なう。
【００１９】
好ましくは、メモリ領域は、３行３列の９領域に分割され、中央領域は、９領域のうちの第２行第２列の領域であり、周囲領域は、第２行第２列を取り囲む、９領域のうちの８領域であり、８領域には、複数の第１、第２のメモリブロックのうちの１つのメモリブロックがそれぞれ配置される。
【００２０】
好ましくは、第１のデータバスは、周囲領域における配線幅よりも配線幅が広く、かつ、周囲領域における隣接配線との間隔が広く配置されたデータ伝達線の部分を中央領域に含む。
【００２１】
この発明の他の局面に従う半導体記憶装置は、半導体基板の主表面のメモリ領域に形成される半導体記憶装置であって、メモリ領域内の中央領域にそれぞれ集合して配置される第１、第２の入出力端子群と、中央領域を取り囲む周囲領域に配置され、第１の入出力端子群とデータ授受を行なう複数の第１のメモリブロックと、周囲領域内において、第１のメモリブロックと共に中央領域を取り囲むように配置され、第２の入出力端子群とデータ授受を行なう複数の第２のメモリブロックと、第１の入出力端子群と複数の第１のメモリブロックとを結ぶ第１のデータバスと、第２の入出力端子群と複数の第２のメモリブロックとを結ぶ第２のデータバスとを備え、第２のデータバスは、複数の第２のメモリブロックのうちの１つとデータ授受する第１のサブデータバスと、複数の第２のメモリブロックのうちの他の１つとデータ授受する第２のサブデータバスとを含み、中央領域に配置され、アドレス信号に応じて、第１、第２のサブデータバスのいずれか一方を選択して、第２の入出力端子群とデータ授受を行なう選択回路とを備える。
【００２２】
好ましくは、選択回路は、アドレス信号に応じて第１、第２のサブデータバスのいずれか一方を選択するセレクタと、セレクタを介して伝達される読出データを増幅するリードデータアンプと、リードデータアンプの出力を第２の入出力端子群に出力する出力バッファと、第２の入出力端子群に外部から与えられる入力データ信号を受ける入力バッファと、アドレス信号に応じて第１、第２のサブデータバスのいずれか一方を選択し、入力バッファの出力に応じて選択されたサブデータバスを駆動するバスドライバを含む。
【００２３】
好ましくは、選択回路は、第２の入出力端子群とデータ授受を行なうメインデータバスと、アドレス信号に応じてメインデータバスと第１のサブデータバスとを接続する第１のスイッチ回路と、アドレス信号に応じてメインデータバスと第２のサブデータバスとを接続する第２のスイッチ回路とを含む。
【００２４】
好ましくは、メモリ領域は、３行３列の９領域に分割され、中央領域は、９領域のうちの第２行第２列の領域であり、周囲領域は、第２行第２列を取り囲む、９領域のうちの８領域であり、８領域には、複数の第１、第２のメモリブロックのうちの１つのメモリブロックがそれぞれ配置される。
【００２５】
好ましくは、第１のデータバスは、周囲領域における配線幅よりも配線幅が広く、かつ、周囲領域における隣接配線との間隔が広く配置されたデータ伝達線の部分を中央領域に含む。
【００２６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２７】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【００２８】
図１を参照して、半導体記憶装置１は、各々が行列状に配列される複数のメモリセルを有するメモリアレイバンクＡ〜Ｄと、外部から与えられるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取込み、内部行アドレス、内部列アドレスおよび内部バンクアドレスを出力するアドレスバッファ２と、外部からクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて半導体記憶装置内部で用いられるクロック信号ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４と、外部から与えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロック信号ＣＬＫＩに同期して取込む制御信号入力バッファ６とを含む。
【００２９】
半導体記憶装置１は、さらに、アドレスバッファ２から内部アドレス信号を受け、かつ、制御信号入力バッファ６からクロック信号に同期化された制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてクロック信号ＣＬＫＩに同期して各ブロックに制御信号を出力するコントロール回路と、コントロール回路で認識された動作モードを保持するモードレジスタとを含む。図１においては、コントロール回路とモードレジスタとを１つのブロック８で示す。
【００３０】
コントロール回路は、内部バンクアドレス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマンドデコーダとを含んでいる。
【００３１】
半導体記憶装置１は、さらに、メモリアレイバンクＡ〜Ｄにそれぞれ対応して設けられ、アドレスバッファ２から与えられた行アドレス信号Ｘをデコードする行デコーダとこの行デコーダの出力信号に従ってメモリアレイバンクＡ〜Ｄの内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバとを含む。図１では、行デコーダとワードドライバをまとめてブロック１０＃０〜１０＃３として示す。
【００３２】
半導体記憶装置１は、さらに、アドレスバッファ２から与えられた内部列アドレス信号Ｙをデコードして列選択信号を発生する列デコーダ１２＃０〜１２＃３と、メモリアレイバンクＡ〜Ｄの選択行に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプ１６＃０〜１６＃３とをさらに含む。
【００３３】
半導体記憶装置１は、さらに、外部から書込データを受けて内部書込データを生成する入力バッファ２２と、入力バッファ２２からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０とを含む。
【００３４】
プリアンプおよびライトドライバはメモリアレイバンクＡ〜Ｄに対応してそれぞれ設けられている。図１では、プリアンプとライトドライバは１つのブロックとしてブロック１８＃０〜１８＃３として示される。
【００３５】
なお、入力バッファ２２および出力バッファ２０はクロックバッファ４からクロック信号ＣＬＫＱを受けてこれに同期してデータ入出力端子ＤＱ０〜ＤＱ１５を介して外部とデータを授受する。
【００３６】
図２は、実施の形態１のメモリアレイ配置およびデータバス引き回しの第１例である半導体記憶装置４０を説明するための配置図である。
【００３７】
図２を参照して、半導体記憶装置４０は、３行３列の領域に分割され、これらの領域うち中央に位置する第２行第２列の領域を取り囲むように、メモリアレイが各領域に配置される変則的なメモリアレイの配置がとられている。
【００３８】
半導体記憶装置４０は、４つのバンクすなわちバンクＡ〜Ｄを含む。バンクＡ，Ｂ，Ｃ，Ｄは、それぞれ上位のデータ入出力端子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵと下位のデータ入出力端子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬから構成されている。各メモリアレイの容量は６４Ｍビットであり、各バンクの容量は、１２８Ｍビットである。
【００３９】
すなわち、バンクＡ，Ｂ，ＣおよびＤは、それぞれ上位データ入出力端子に対応するメモリアレイＡＵ，ＢＵ，ＣＵおよびＤＵを含む。
【００４０】
バンクＡ，Ｂ，ＣおよびＤは、さらに、それぞれ下位のデータ入出力端子に対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬを含む。
【００４１】
メモリセルの単位ユニットの形状に起因して、複数のメモリセルが行列上に配列される各メモリアレイは短辺がＬで長辺が２Ｌのサイズを有している。各メモリアレイに対応して、一方の短辺に沿ってコラムデコーダ帯ＣＰＷが設けられる。コラムデコーダ帯ＣＰＷにはコラムデコーダの他にプリアンプおよびライトドライバが含まれている。また、各メモリアレイに対応して一方の長辺に沿ってロウデコーダ帯ＲＤが設けられる。
【００４２】
第１行第１列，第１行第２列，第１行第３列の領域にはそれぞれメモリアレイＡＬ，ＤＬ，ＤＵが配置されている。第２行第１列、第２行第３列の領域にはそれぞれメモリアレイＡＵ，ＣＬが配置されている。第３行第１列、第３行第２列、第３行第３列の領域にはそれぞれメモリアレイＢＬ，ＢＵ，ＣＵが配置されている。
【００４３】
メモリアレイＡＬに対応するコラムデコーダ帯ＣＰＷは、第１行第２列の領域に近い方のメモリアレイＡＬの短辺に沿って配置される。メモリアレイＡＬに対応するロウデコーダ帯ＲＤは、第２行第１列の領域に近い方のメモリアレイＡＬの長辺に沿って配置される。
【００４４】
メモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷは、第１行第３列の領域に近い方のメモリアレイＤＬの短辺に沿って配置される。メモリアレイＤＬに対応するロウデコーダ帯ＲＤは、第２行第２列の領域に近い方のメモリアレイＤＬの長辺に沿って配置される。
【００４５】
メモリアレイＤＵに対応するコラムデコーダ帯ＣＰＷは、第１行第２列の領域に近い方のメモリアレイＤＵの短辺に沿って配置される。メモリアレイＤＵに対応するロウデコーダ帯ＲＤは、第２行第３列の領域に近い方のメモリアレイＤＵの長辺に沿って配置される。
【００４６】
メモリアレイＡＵに対応するコラムデコーダ帯ＣＰＷは、第２行第２列の領域に近い方のメモリアレイＡＵの短辺に沿って配置される。メモリアレイＡＵに対応するロウデコーダ帯ＲＤは、第１行第１列の領域に近い方のメモリアレイＡＵの長辺に沿って配置される。
【００４７】
メモリアレイＣＬに対応するコラムデコーダ帯ＣＰＷは、第２行第２列の領域に近い方のメモリアレイＣＬの短辺に沿って配置される。メモリアレイＣＬに対応するロウデコーダ帯ＲＤは、第３行第３列の領域に近い方のメモリアレイＣＬの長辺に沿って配置される。
【００４８】
メモリアレイＢＬに対応するコラムデコーダ帯ＣＰＷは、第３行第２列の領域に近い方のメモリアレイＢＬの短辺に沿って配置される。メモリアレイＢＬに対応するロウデコーダ帯ＲＤは、第２行第１列の領域に近い方のメモリアレイＢＬの長辺に沿って配置される。
【００４９】
メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷは、第３行第１列の領域に近い方のメモリアレイＢＵの短辺に沿って配置される。メモリアレイＢＵに対応するロウデコーダ帯ＲＤは、第２行第２列の領域に近い方のメモリアレイＢＵの長辺に沿って配置される。
【００５０】
メモリアレイＣＵに対応するコラムデコーダ帯ＣＰＷは、第３行第２列の領域に近い方のメモリアレイＣＵの短辺に沿って配置される。メモリアレイＣＵに対応するロウデコーダ帯ＲＤは、第２行第３列の領域に近い方のメモリアレイＣＵの長辺に沿って配置される。
【００５１】
第２行第２列の領域は中央領域ＣＥＮである。中央領域ＣＥＮには、複数のパッドＰＤと図示しない周辺回路とが配置されている。複数のパッドＰＤは中央領域ＣＥＮの長辺に平行な２列に分割配置されている。メモリアレイＤＬに近い第１列には下位のデータ入出力端子ＬＤＱに対応するパッドが含まれる。メモリアレイＢＵに近い側のパッドＰＤの第２列には、上位のデータ入出力端子ＵＤＱに対応するパッドが含まれている。
【００５２】
なお、データを授受するためのデータ入出力端子が、たとえば１６ビットの信号ＤＱ０〜ＤＱ１５を受ける場合には、下位のデータ入出力端子ＬＤＱは信号ＤＱ０〜ＤＱ７をそれぞれ受ける端子であり、上位のデータ入出力端子ＵＤＱは信号ＤＱ８〜ＤＱ１５をそれぞれ受ける端子である。
【００５３】
図２に示した配置構成では、バンクを構成するメモリアレイの配置を工夫することでデータバスの総延長を８Ｌより短くすることが可能となっている。
【００５４】
たとえば、半導体記憶装置４０の中央領域ＣＥＮに対して点対称をなす位置に配置される２つのメモリアレイの一方が下位データ入出力端子ＬＤＱに対応したメモリアレイであるときは、他方は、上位データ入出力端子ＵＤＱに対応したメモリアレイとなるようにメモリアレイを配置する。
【００５５】
具体的には、図２において第１行第１列のメモリアレイＡＬは下位データ入出力端子ＬＤＱに対応したメモリアレイであり、中央領域ＣＥＮに対してメモリアレイＡＬと点対称をなす位置である第３行第３列に配置されるメモリアレイＣＵは、上位データ入出力端子ＵＤＱに対応して設けられるメモリアレイＣＵである。また、第１行第２列、第２行第３列、第３行第１列には下位データ入出力端子に対応するメモリアレイＤＬ，ＣＬ，ＢＬが配置されており、これらとそれぞれ点対称な位置をなす第３行第２列、第２行第１列、第１行第３列の領域には上位データ入出力端子に対応するメモリアレイＢＵ，ＡＵ，ＤＵが配置されている。このように配置を行なうと、下位側のデータバス４２および上位側のデータバス４４は、ともに総延長が７Ｌとなる。
【００５６】
図２の配置では、バンクを構成するメモリアレイが隣接し、かつロウデコーダ帯ＲＤ同士が向き合うか、あるいは、コラムデコーダ帯ＣＰＷ同士が向き合うように配置されているため、バンク制御信号を発生する回路が配置される領域ＣＲＯＳＳ＿Ｓ，ＣＲＯＳＳ＿Ｎのレイアウトが容易となる。
【００５７】
なお、領域ＣＲＯＳＳ＿ＳはバンクＡおよびＢに対応する領域であり、領域ＣＲＯＳＳ＿ＮはバンクＣおよびＤに対応する領域である。そして、領域ＣＲＯＳＳ＿Ｓ，ＣＲＯＳＳ＿Ｎから各メモリアレイまでの信号配線も容易となる。
【００５８】
図３は、実施の形態１のメモリアレイ配置およびデータバス引き回しの第２例である半導体記憶装置５０を説明するための図である。
【００５９】
図３を参照して、半導体記憶装置５０上にはメモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷが第１行第１列の領域にあるメモリアレイＡＬ側に配置され、メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷが第３行第３列の領域にあるメモリアレイＣＵ側に配置される点が図２に示した半導体記憶装置４０における配置例と異なっている。他のメモリアレイの配置や、コラムデコーダ帯の配置、ロウデコーダ帯の配置は図２に示した場合と同様であり説明は繰返さない。
【００６０】
図３に示したようなメモリアレイの配置を採用すると、下位側のデータバス５２はメモリアレイＤＬとＤＵの間の部分を削減することが可能となる点が図２に示したデータバス４２と異なる。上位側のデータバス５４は、メモリアレイＢＬとメモリアレイＢＵとの間の部分を削減することが可能となる点が図２に示したデータバス４４と異なる。この結果、データバス５２，５４のそれぞれの総延長はおよそ６Ｌとなり、さらに高速なデータの伝達が可能となる。ただし、図２に示した場合と比べてバンクＢに含まれるメモリアレイＢＬ，ＢＵのコラムデコーダ帯ＣＰＷ同士が離れてしまうため制御信号の配線負荷が大きくなるので、この点を考慮することが必要となる。バンクＤについても同様なことがいえる。
【００６１】
図４は、実施の形態１のメモリアレイ配置およびデータバス引き回しの第３例である半導体記憶装置６０を示した配置図である。
【００６２】
図４を参照して、半導体記憶装置６０では上位データ入出力端子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵおよびＤＵが集中して配置される。同様に下位データ入出力端子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬが集中して配置される。
【００６３】
具体的には、メモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬはそれぞれ第１行第１列、第２行第１列、第３行第１列、第３行第２列にそれぞれ配置される。また、メモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵはそれぞれ第３行第３列、第２行第３列、第１行第３列、第１行第２列にそれぞれ配置される。
【００６４】
メモリアレイＡＬに対応するロウデコーダ帯ＲＤは、メモリアレイＡＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＡＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第１行第２列の領域側の短辺に沿って設けられる。
【００６５】
メモリアレイＢＬに対応するロウデコーダ帯ＲＤは、メモリアレイＢＬの第１行第１列の領域側の長辺に沿って設けられる。メモリアレイＢＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第２行第２列の領域側の短辺に沿って設けられる。
【００６６】
メモリアレイＣＬに対応するロウデコーダ帯ＲＤは、メモリアレイＣＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＣＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第３行第２列の領域側の短辺に沿って設けられる。
【００６７】
メモリアレイＤＬに対応するロウデコーダ帯ＲＤは、メモリアレイＤＬの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第３行第１列の領域側の短辺に沿って設けられる。
【００６８】
メモリアレイＡＵに対応するロウデコーダ帯ＲＤは、メモリアレイＡＵの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＡＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第３行第２列の領域側の短辺に沿って設けられる。
【００６９】
メモリアレイＢＵに対応するロウデコーダ帯ＲＤは、メモリアレイＢＵの第３行第３列の領域側の長辺に沿って設けられる。メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第２行第２列の領域側の短辺に沿って設けられる。
【００７０】
メモリアレイＣＵに対応するロウデコーダ帯ＲＤは、メモリアレイＣＵの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第１行第２列の領域側の短辺に沿って設けられる。
【００７１】
メモリアレイＤＵに対応するロウデコーダ帯ＲＤは、メモリアレイＤＵの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＤＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第１行第３列の領域側の短辺に沿って設けられる。
【００７２】
図４に示したメモリアレイの配置を採用することで、下位側データバス６２および上位側データバス６４は、それぞれ総延長を５Ｌにすることができる。
【００７３】
図５は、実施の形態１のメモリアレイ配置およびデータバス引き回しの第４例である半導体記憶装置７０を説明するための配置図である。
【００７４】
図５を参照して、半導体記憶装置７０は、図４の半導体記憶装置６０と同様、上位データ入出力端子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵおよびＤＵが集中して配置され、下位データ入出力端子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬが集中して配置される。
【００７５】
具体的には、メモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬがそれぞれ第２行第１列、第１行第１列、第１行第３列、第１行第２列の領域に配置される。またメモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵは、それぞれ第３行第１列、第３行第２列、第２行第３列、第３行第３列の領域に配置される。
【００７６】
メモリアレイＡＬに対応するロウデコーダ帯ＲＤは、メモリアレイＡＬの第１行第１列の領域側の長辺に沿って設けられる。メモリアレイＡＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第２行第２列の領域側の短辺に沿って設けられる。
【００７７】
メモリアレイＢＬに対応するロウデコーダ帯ＲＤは、メモリアレイＢＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＢＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第１行第２列の領域側の短辺に沿って設けられる。
【００７８】
メモリアレイＣＬに対応するロウデコーダ帯ＲＤは、メモリアレイＣＬの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第１行第２列の領域側の短辺に沿って設けられる。
【００７９】
メモリアレイＤＬに対応するロウデコーダ帯ＲＤは、メモリアレイＤＬの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第１行第３列の領域側の短辺に沿って設けられる。
【００８０】
メモリアレイＡＵに対応するロウデコーダ帯ＲＤは、メモリアレイＡＵの第１行第２列の領域側の長辺に沿って設けられる。メモリアレイＡＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第３行第２列の領域側の短辺に沿って設けられる。
【００８１】
メモリアレイＢＵに対応するロウデコーダ帯ＲＤは、メモリアレイＢＵの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第３行第１列の領域側の短辺に沿って設けられる。
【００８２】
メモリアレイＣＵに対応するロウデコーダ帯ＲＤは、メモリアレイＣＵの第３行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第２行第２列の領域側の短辺に沿って設けられる。
【００８３】
メモリアレイＤＵに対応するロウデコーダ帯ＲＤは、メモリアレイＤＵの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＤＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第３行第２列の領域側の短辺に沿って設けられる。
【００８４】
このようなメモリアレイの配置を採用すれば、図４に示した場合と同様データバスの総延長はそれぞれ５Ｌにすることができる。
【００８５】
加えて領域ＣＲＯＳＳ＿ＳはメモリバンクＡおよびメモリバンクＢに属するメモリアレイの近傍に配置されることになる。同様に領域ＣＲＯＳＳ＿ＮはメモリバンクＣおよびメモリバンクＤに属するメモリアレイの近傍に配置されることになる。したがって、バンクＡ，Ｂの制御回路を領域ＣＲＯＳＳ＿Ｓに集中配置させることができ、バンクＣ，Ｄの制御回路を領域ＣＲＯＳＳ＿Ｎに集中配置させることができ、信号配線を含めたバンク制御系のレイアウト面積を図４に説明した場合より小さくすることも可能となる。
【００８６】
以上説明したように、１つのバンクが複数のメモリアレイから構成される場合に、各バンクメモリアレイの配置に工夫を加えることによりデータバスの総延長をより短くすることができる。したがってデータバス上のデータ伝播特性を改善することができる。
【００８７】
［実施の形態２］
実施の形態１においては、データバスの総延長を短くするためにメモリアレイの配置を工夫した。その結果、データバスの総延長を８Ｌから最短で５Ｌにまで改善でき、データバスのデータ伝播特性が改善されるという効果が得られた。
【００８８】
しかし、メモリアレイの配置が図１４に示した場合に比べると複雑になっており、バンク制御はむしろ困難になる可能性がある。また、バンクが１つのメモリアレイから構成される場合には適用できない。
【００８９】
そこで、メモリアレイ配置と独立してデータバスの総延長抑制を可能とする構成について検討する。実施の形態２では、あるデータ入出力端子に対応するデータバスをチップ内で複数のサブデータバスＳＤＢに分割することとして、データのやり取りをするサブデータバスをデータ入出力端子のパッド近辺で選択することを考える。
【００９０】
図６は、実施の形態２のデータバス構成例である半導体記憶装置８０の説明をするための配置図である。
【００９１】
図６を参照して、半導体記憶装置８０は、３行３列の領域に分割される。第１行第１列，第１行第２列，第１行第３列の領域にはそれぞれメモリアレイＡＬ，ＤＵ，ＤＬが配置されている。第２行第１列、第２行第３列の領域にはそれぞれメモリアレイＡＵ，ＣＵが配置されている。第３行第１列、第３行第２列、第３行第３列の領域にはそれぞれメモリアレイＢＬ，ＢＵ，ＣＬが配置されている。
【００９２】
第２行第２列の領域は中央領域ＣＥＮである。中央領域ＣＥＮには、複数のパッドＰＤと図示しない周辺回路とが配置されている。複数のパッドＰＤは中央領域ＣＥＮの長辺に平行な２列に分割配置されている。メモリアレイＤＵに近い第１列には下位のデータ入出力端子ＬＤＱに対応するパッドが含まれる。メモリアレイＢＵに近い側のパッドＰＤの第２列には、上位のデータ入出力端子ＵＤＱに対応するパッドが含まれている。
【００９３】
各データ入出力端子の近傍には、２本のサブデータバスＳＤＢ＿Ｓ、ＳＤＢ＿Ｎのうち一方を選択し、データ入出力端子との間でデータ授受を行なう選択回路ＳＥＬが配置される。図６では、代表的に１つの選択回路ＳＥＬが示されている。
【００９４】
メモリアレイＡＬに対応するロウデコーダ帯ＲＤは、メモリアレイＡＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＡＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第１行第２列の領域側の短辺に沿って設けられる。
【００９５】
メモリアレイＢＬに対応するロウデコーダ帯ＲＤは、メモリアレイＢＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＢＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第３行第２列の領域側の短辺に沿って設けられる。
【００９６】
メモリアレイＣＬに対応するロウデコーダ帯ＲＤは、メモリアレイＣＬの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第３行第２列の領域側の短辺に沿って設けられる。
【００９７】
メモリアレイＤＬに対応するロウデコーダ帯ＲＤは、メモリアレイＤＬの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第１行第２列の領域側の短辺に沿って設けられる。
【００９８】
メモリアレイＡＵに対応するロウデコーダ帯ＲＤは、メモリアレイＡＵの第１行第１列の領域側の長辺に沿って設けられる。メモリアレイＡＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第２行第２列の領域側の短辺に沿って設けられる。
【００９９】
メモリアレイＢＵに対応するロウデコーダ帯ＲＤは、メモリアレイＢＵの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第３行第１列の領域側の短辺に沿って設けられる。
【０１００】
メモリアレイＣＵに対応するロウデコーダ帯ＲＤは、メモリアレイＣＵの第３行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第２行第２列の領域側の短辺に沿って設けられる。
【０１０１】
メモリアレイＤＵに対応するロウデコーダ帯ＲＤは、メモリアレイＤＵの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＤＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第１行第３列の領域側の短辺に沿って設けられる。
【０１０２】
ここで第１列に近いチップの短辺側をＳ側と呼び、第３列に近いチップの短辺側をＮ側と呼ぶことにする。
【０１０３】
図６では、Ｓ側に対応するサブデータバス８２とＮ側に対応するサブデータバス８４とが設けられている。サブデータバス８２はメモリバンクＡ，Ｂとパッドとの間でデータの伝達を行なうデータバスである。サブデータバス８４はメモリバンクＣ，Ｄとパッドとの間でデータの伝達を行なうデータバスである。サブデータバス８２はその中点付近でサブデータバスＳＤＢ＿Ｓと接続されている。サブデータバスＳＤＢ＿Ｓはパッドとサブデータバス８２との間でデータの伝達を行なう。サブデータバス８４はその中点付近でサブデータバスＳＤＢ＿Ｎと接続されている。サブデータバスＳＤＢ＿Ｎはパッドとサブデータバス８４との間のデータ伝達を行なう。
【０１０４】
ただし、図６に示したデータバスの構成は下位のデータ入出力端子側に対応したデータバスについて代表的に示したものである。また、中央領域ＣＥＮを通過するサブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎの配置は端子ＬＤＱに対応するパッド群と端子ＵＤＱに対応するパッド群との間の領域を通過しているがこれらのパッド群の外側の領域を通過しても構わない。
【０１０５】
図６に示した配置では、ＤＱパッドがチップ中央からＮ側よりにあるため、サブデータバスＳＤＢ＿Ｓおよびサブデータバス８２を介してメモリアレイＡＬまたはメモリアレイＢＬに至る長さがデータバスのデータ伝播特性を決める。その長さは最長でも５Ｌである。
【０１０６】
図７は、図６における選択回路ＳＥＬの構成を示したブロック図である。
図７を参照して、選択回路ＳＥＬは、サブデータバスＳＤＢ＿Ｓ、サブデータバスＳＤＢ＿Ｎから与えられる読出データのいずれか一方を制御信号ＲＤＡＩ＿Ｓ，ＲＤＡＩ＿Ｎに応じて選択するセレクタ９２と、セレクタ９２の出力を増幅するリードデータアンプ９４と、リードデータアンプ９４の出力をパッド９８に出力する出力バッファ９６とを含む。
【０１０７】
選択回路ＳＥＬは、さらに、外部からパッド９８に与えられた入力データを受ける入力バッファ１００と、制御信号ＷＤＴ＿Ｓの活性化に応じて入力バッファ１００の出力をサブデータバスＳＤＢ＿Ｓに伝達するバスドライバ１０２と、制御信号ＷＤＴ＿Ｎの活性化に応じて入力バッファ１００の出力をサブデータバスＳＤＢ＿Ｎに出力するバスドライバ１０４とを含む。
【０１０８】
制御信号ＲＤＡＩ＿Ｓは、外部からリードコマンドが与えられ、かつ、バンクＡまたはＢが指定された場合に活性化される。制御信号ＲＤＡＩ＿Ｎは外部からリードコマンドが与えられ、かつ、バンクＤまたはＣが指定された場合に活性化される。
【０１０９】
制御信号ＷＤＴ＿Ｓは外部から書込コマンドが与えられ、かつ、バンクＡまたはＢが指定された場合に活性化される。制御信号ＷＤＴ＿Ｎは外部から書込コマンドが与えられ、かつ、バンクＣまたはＤが指定された場合に活性化される。このように外部から入力されるコマンドに付随するバンク情報を参照し、サブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎのいずれか一方が選択される。
【０１１０】
簡単に動作を説明すると、リードデータがメモリアレイから選択回路ＳＥＬに伝達される場合に、そのデータがＳ側からかあるいはＮ側からかにより制御信号ＲＤＡＩ＿ＳあるいはＲＤＡＩ＿Ｎが活性化される。
【０１１１】
応じてセレクタ９２が一方のサブデータバスのみをリードデータアップに接続する。
【０１１２】
逆に、ライトデータがチップ外部からパッド９８を経由してメモリアレイに書込まれる場合、指定されたバンク情報に応じて制御信号ＷＤＴ＿ＳあるいはＷＤＴ＿Ｎが活性化され、Ｓ側に対応したバスドライバ１０２またはＮ側に対応したバスドライバ１０４のいずれかが活性化され、然るべきサブデータバスにデータが伝達される。
【０１１３】
図８は、データバス構成の変形例である半導体記憶装置１１０を示した配置図である。
【０１１４】
図８を参照して、半導体記憶装置１１０には、図５で示した半導体記憶装置７０と同様なメモリアレイの配置が採用されている。そしてメモリアレイＢＬとメモリアレイＡＬに対してデータの伝達を行なうためのサブデータバス１１２は、その中点付近でサブデータバスＳＤＢ＿Ｓと接続される。サブデータバスＳＤＢ＿Ｓは、サブデータバス１１２とデータ入出力端子ＬＤＱとの間でデータの伝達を行なう。メモリアレイＤＬおよびメモリアレイＣＬにデータを伝達するためのサブデータバス１１４は、サブデータバスＳＤＢ＿Ｎに接続される。サブデータバスＳＤＢ＿Ｎは、サブデータバス１１４とデータ入出力端子ＬＤＱとの間のデータの伝達を行なう。
【０１１５】
なお、図６、図８では、下位側データ入出力端子ＬＤＱに対応するデータバスのみが代表的に図示されているが、上位側のデータ入出力端子ＵＤＱに対しても同様なサブデータバスの構成を採用している。
【０１１６】
すなわち、図示しないが図６に示した構成では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のサブデータバスがサブデータバス８２に沿って設けられ、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のサブデータバスがサブデータバス８４に沿って設けられている。そして、これら２つのサブデータバスのいずれか１つを選択し上位側のデータ入出力端子ＵＤＱとの間でデータの授受を行なう選択回路が設けられている。
【０１１７】
同様に、図示しないが図８では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のサブデータバスと、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のサブデータバスが設けられている。図８に示したような構成を採用すると、サブデータバスの最大長さを４Ｌに抑制することができる。
【０１１８】
以上説明したように、実施の形態２では、あるデータ入出力端子に対応するデータバスを複数のサブデータバスから構成し、たとえばパッド近傍に設けられた選択回路でそのうちの１つを選択することでデータバス総延長を抑制できる。したがってデータバス上のデータ伝播特性を改善することができる。また、より好ましくは、メモリアレイの配置に工夫を加えることでさらに一層のデータバスの総延長の抑制が可能となる。
【０１１９】
［実施の形態３］
実施の形態２では、サブデータバスの構成を採用することでデータバスの総延長を抑制した。同様な効果を得られる別のデータバス形式としてデータバスを階層化することが考えられる。
【０１２０】
図９は、実施の形態３のデータバスの構成例である半導体記憶装置１２０の説明をするための配置図である。
【０１２１】
図９を参照して、半導体記憶装置１２０には、図６で示したメモリアレイの配置、コラムデコーダ帯ＣＰＷの配置、ロウデコーダ帯ＲＤの配置と同様な配置が採用されている。
【０１２２】
半導体記憶装置１２０には、中央領域ＣＥＮをＳ側からＮ側に向けて貫通するメインデータバス１２６およびメモリアレイＡＬとメモリアレイＢＬにデータを伝達するためのローカルデータバス１２２と、メモリアレイＤＬとメモリアレイＣＬにデータを伝達するためのローカルデータバス１２４とが設けられる。
【０１２３】
半導体記憶装置１２０には、さらに、メインデータバス１２６をローカルデータバス１２２に接続するためのスイッチ１２８とメインデータバス１２６とローカルデータバス１２４とを接続するためのスイッチ１３０とが設けられる。
【０１２４】
スイッチ１２８，１３０とメインデータバスとは、図７で説明した選択回路ＳＥＬと同様な働きをする。つまり、スイッチ１２８，１３０の接続制御は、実施の形態２のサブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎと同様外部から入力されるコマンドに付随するバンク情報を参照することにより行なわれる。
【０１２５】
このデータバス構成ではデータバスの総延長はスイッチによりローカルデータバス１２２、１２４のいずれか一方が分離されるため総延長が５Ｌとなる。
【０１２６】
したがって、スイッチを設けることによる負荷増があるものの、図１４に示したデータバスの構成と比べるとデータバス上のデータ伝播特性は大幅に改善される。また、Ｓ側とＮ側とでデータバスの総延長が同じになるため、イコライズ回路の配置が単純になる。また、パッド近傍に設けられる入出力バッファ回路も単純化することができる。
【０１２７】
図１０は、実施の形態３のデータバス構成の変形例である半導体記憶装置１４０を示した配置図である。
【０１２８】
図１０を参照して、半導体記憶装置１４０上には図５で示した半導体記憶装置７０と同様なメモリアレイが配置がなされている。各ロウデコーダ帯ＲＤおよびコラムデコーダ帯ＣＰＷも図５に示した場合と同様な配置がなされている。
【０１２９】
下位側データ入出力端子ＬＤＱに対応してメインデータバス１４６が設けられる。メモリアレイＡＬ，ＢＬにデータを伝達するためのローカルデータバス１４２と、ローカルデータバス１４２とメインデータバス１４６とを接続するためのスイッチ１４８とが設けられている。
【０１３０】
半導体記憶装置１４０には、さらに、メモリアレイＣＬ，ＤＬとデータを伝達するためのローカルデータバス１４４と、ローカルデータバス１４４とメインデータバス１４６とを接続するためのスイッチ１５０とが設けられている。
【０１３１】
図１０に示したようなメモリアレイ配置および階層データバスの構成を採用することで、ローカルデータバスとメインデータバスとの総延長を最大で４Ｌまでに抑制することができる。
【０１３２】
なお、図９、図１０では、下位側データ入出力端子ＬＤＱに対応するデータバスのみが代表的に図示されているが、上位側のデータ入出力端子ＵＤＱに対しても同様な階層データバスの構成を採用している。
【０１３３】
すなわち、図示しないが図９に示した構成では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のローカルデータバスがローカルデータバス１２２に沿って設けられ、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のローカルデータバスがローカルデータバス１２４に沿って設けられている。そして、これら２つのローカルデータバスのいずれか１つを選択し上位側のデータ入出力端子ＵＤＱとの間でデータの授受を行なうために、中央領域に配置され、上位側のデータ入出力端子ＵＤＱに接続されるメインデータバスと、その両端に配置される２つのスイッチが設けられている。
【０１３４】
同様に、図示しないが図１０では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のローカルデータバスと、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のローカルデータバスが設けられている。そして、これら２つのローカルデータバスのいずれか１つを選択し上位側のデータ入出力端子ＵＤＱとの間でデータの授受を行なうために、中央領域に配置され、上位側のデータ入出力端子ＵＤＱに接続されるメインデータバスと、その両端に配置される２つのスイッチが設けられている。
【０１３５】
以上説明したように、実施の形態３では、データバスを階層化することでデータバスの総延長を抑制でき、データバス上のデータ伝播特性を改善することができる。また、メモリアレイの配置に工夫を加えることで、より一層のデータバスの総延長の抑制が可能となる。
【０１３６】
［実施の形態４］
今まで説明してきた３行３列の領域のうちの周囲の８領域にメモリアレイを配置するような構成の場合には、少なくとも中央部の周辺回路を配置する中央領域はレイアウト的には余裕がある。したがって、中央領域の配線幅と配線間隔に対する設計ルールの制限が緩い。そこで、データバスの一部で配線幅と配線間隔とを変更することにより、データバスに寄生する容量負荷および抵抗負荷を低減できる。するとデータバス上のデータ伝播特性を改善することができる。
【０１３７】
図１１は、実施の形態４の半導体記憶装置のデータバス配置を説明するための配置図である。
【０１３８】
図１１を参照して、半導体記憶装置１６０上には図６で示したメモリアレイと同様なメモリアレイの配置が採用されている。ロウデコーダ帯ＲＤおよびコラムデコーダ帯ＣＰＷも図６と同様に配置されている。
【０１３９】
図１１において、下位側データ入出力端子ＬＤＱに対応したデータバスが代表して示されている。データバスは、メモリアレイＡＬ，ＢＬとデータを授受するための部分１６２と、メモリアレイＣＬ，ＤＬとデータを授受するための部分１６６と、部分１６２と部分１６６とを接続し端子群ＬＤＱに対してデータを伝達するための部分１６４とを含む。メモリアレイＢＬから端子群ＬＤＱに至るまでの経路が実線で示されている。このようなデータバスにおいて、部分１６４の配線幅および配線間隔（ラインＬ、スペースＳ）を他の部分に対して緩和する。部分１６４は、データバス総延長の４分の１にしかすぎないが、メモリアレイＢＬから端子ＬＤＱに至る直接経路の最大長４Ｌのうちの約半分にあたるため、実際には４分の１の区間での改善以上の効果が期待できる。
【０１４０】
図１２は、図１１に示したデータバスの部分１６２の断面を示した断面図である。
【０１４１】
図１３は、図１１におけるデータバスの部分１６４の断面を示した断面図である。
【０１４２】
図１２、図１３を参照して、部分１６２におけるデータバス線１８０の配線幅Ｌ１に対して部分１６４におけるデータバス線１９０の配線幅Ｌ２を太くする。これにより配線抵抗が低減されるのでデータバスの負荷が低減される。また、データバス線１８０と隣接する配線１８２，１８４との間の配線の間隔をＳ１とすると、データバス線１９０と隣接する配線１９２，１９４との配線間隔Ｓ２を配線間隔Ｓ１よりも大きくする。これによりデータバス線に寄生する配線相互の寄生容量を低減させることができる。したがってデータバス線の負荷を減らすことができる。
【０１４３】
また、チップ長辺の制約が厳しくない場合には、図１１に示したデータバスの全区間での配線幅・ピッチを緩和すればよい。
【０１４４】
なお、データバスの配線幅・配線間隔の一部あるいは全部を緩和することは実施の形態１〜実施の形態３で例示したデータバスの構成にも適用でき、データバスの総延長低減との相乗効果によりデータバス上のデータ伝播特性を大幅に改善することができる。
【０１４５】
以上説明したように、データバスの配線幅・配線間隔を一部あるいは全区間で緩和することにより、データバス寄生負荷が低減でき、データバス上のデータ伝播特性を改善することができる。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４７】
【発明の効果】
本発明のある局面に従う半導体記憶装置は、メモリアレイの配置が中央領域を取り囲むような変則的な配置の場合に、データバスの総延長を短くでき、高速にデータ授受を行なうことができる。
【０１４８】
加えて、データ端子が上位側ビット、下位側ビットでそれぞれ集合配置されている場合に、データバスの総延長を短くすることができる場合がある。
【０１４９】
加えて、メモリ領域が３行３列に分割され、第２行第２列を中央領域としたときに、データバスの総延長を短くすることができる場合がある。
【０１５０】
加えて、データバスの寄生容量を減らすことにより、さらに、高速にデータ授受を行なうことができる。
【０１５１】
本発明の他の局面に従う半導体記憶装置は、メモリアレイの配置が中央領域を取り囲むような変則的な配置の場合に、複数のメモリブロックに対して複数のサブデータバスを設けることにより、一本あたりのサブデータバスの総延長を短くでき、高速にデータ授受を行なうことができる。
【０１５２】
加えて、メモリ領域が３行３列に分割され、第２行第２列を中央領域としたときに、データバスの総延長を短くすることができる場合がある。
【０１５３】
加えて、データバスの寄生容量を減らすことにより、さらに、高速にデータ授受を行なうことができる場合がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【図２】 実施の形態１のメモリアレイ配置およびデータバス引き回しの第１例である半導体記憶装置４０を説明するための配置図である。
【図３】 実施の形態１のメモリアレイ配置およびデータバス引き回しの第２例である半導体記憶装置５０を説明するための図である。
【図４】 実施の形態１のメモリアレイ配置およびデータバス引き回しの第３例である半導体記憶装置６０を示した配置図である。
【図５】 実施の形態１のメモリアレイ配置およびデータバス引き回しの第４例である半導体記憶装置７０を説明するための配置図である。
【図６】 実施の形態２のデータバス構成例である半導体記憶装置８０の説明をするための配置図である。
【図７】 図６における選択回路ＳＥＬの構成を示したブロック図である。
【図８】 データバス構成の変形例である半導体記憶装置１１０を示した配置図である。
【図９】 実施の形態３のデータバスの構成例である半導体記憶装置１２０の説明をするための配置図である。
【図１０】 実施の形態３のデータバス構成の変形例である半導体記憶装置１４０を示した配置図である。
【図１１】 実施の形態４の半導体記憶装置のデータバス配置を説明するための配置図である。
【図１２】 図１１に示したデータバスの部分１６２の断面を示した断面図である。
【図１３】 図１１におけるデータバスの部分１６４の断面を示した断面図である。
【図１４】 従来のメモリアレイの変則的な配置の一例を示した図である。
【符号の説明】
１，４０，５０，６０，７０，８０，１１０，１２０，１４０，１６０ 半導体記憶装置、２ アドレスバッファ、４ クロックバッファ、６ 制御信号入力バッファ、８，１０，１８ ブロック、１２ 列デコーダ、１６ センスアンプ、２０，９６ 出力バッファ、２２，１００ 入力バッファ、４２，４４，５２，５４，１１４ データバス、４６ 中央領域、６２ 下位側データバス、６４上位側データバス、８２，８４，１１２，１１４ サブデータバス、９２ セレクタ、９４ リードデータアンプ、９８，ＰＤ パッド、１０２，１０４ バスドライバ、１２２，１２４，１４２，１４４ ローカルデータバス、１２６，１４６ メインデータバス、１２８，１３０，１４８，１５０ スイッチ、１６２，１６４，１６６ 部分、１８０，１９０ データバス線、１８２，１８４，１９２，１９４ 配線、Ａ，Ｂ，Ｃ，Ｄ メモリアレイバンク、ＡＬ，ＢＬ，ＣＬ，ＤＬ，ＡＵ，ＢＵ，ＣＵ，ＤＵ メモリアレイ、ＣＥＮ 中央領域、ＣＰＷコラムデコーダ帯、ＣＲＯＳＳ＿Ｎ，ＣＲＯＳＳ＿Ｓ 領域、ＬＤＱ データ入出力端子、ＲＤ ロウデコーダ帯、ＳＤＢ＿Ｓ，ＳＤＢ＿Ｎ サブデータバス、ＳＥＬ 選択回路、ＵＤＱ データ入出力端子。
【発明の属する技術分野】
この発明は、半導体記憶装置に関し、より特定的には、メモリアレイがチップ中央の周辺回路領域を取囲むように配置されている半導体記憶装置のデータバスの構成に関する。
【０００２】
【従来の技術】
従来、シンクロナスダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）に代表されるダイナミックランダムアクセスメモリ（ＤＲＡＭ）の記憶容量は主に２のｎ乗ビットであった。この容量を実現するために、ＤＲＡＭのメモリアレイまたはバンクは２×２構成、つまり２行２列に配置される構成を取ることが主流であった。
【０００３】
しかし、３年の期間でメモリ容量が４倍の新規ＤＲＡＭを開発するという従来のトレンドに沿ったメモリ容量の向上が、近年は技術的に難しくなっている。その一方、インターネットの普及など情報通信産業の拡大に伴い、市場では旺盛なメモリ容量の需要が存在する。このような状況下で、従来のトレンドから外れた２の（２ｎ＋１）乗ビットの容量を持つＤＲＡＭが開発されるケースが生じてきている。こうしたＤＲＡＭでは、従来主流であった２行２列の配置構成ではなく、メモリアレイの変則的な配置構成を取ることも考えられる。
【０００４】
図１４は、従来のメモリアレイの変則的な配置の一例を示した図である。
図１４を参照して、半導体記憶装置５００は、４つのバンクすなわちバンクＡ〜Ｄを含む。バンクＡ，Ｂ，Ｃ，Ｄは、それぞれ上位のデータ入出力端子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵと下位のデータ入出力端子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬから構成されている。各メモリアレイの容量は６４Ｍビットであり、各バンクの容量は、１２８Ｍビットである。
【０００５】
すなわち、バンクＡ，Ｂ，ＣおよびＤは、それぞれ上位データ入出力端子に対応するメモリアレイＡＵ，ＢＵ，ＣＵおよびＤＵを含む。
【０００６】
バンクＡ，Ｂ，ＣおよびＤは、さらに、それぞれ下位のデータ入出力端子に対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬを含んでいる。
【０００７】
メモリセルの単位ユニットの形状に起因して、複数のメモリセルが行列上に配列される各メモリアレイは短辺がＬで長辺が２Ｌのサイズを有している。各メモリアレイの一方の短辺に沿ってコラムデコーダ帯ＣＰＷが設けられる。コラムデコーダ帯ＣＰＷにはコラムデコーダの他にプリアンプおよびライトドライバが含まれている。また、各メモリアレイには一方の長辺に沿ってロウデコーダ帯ＲＤが設けられる。
【０００８】
半導体記憶装置５００は、３行３列の領域に分割される。第１行第１列，第１行第２列，第１行第３列の領域にはそれぞれメモリアレイＡＬ，ＤＵ，ＤＬが配置されている。第２行第１列、第２行第３列の領域にはそれぞれメモリアレイＡＵ，ＣＵが配置されている。第３行第１列、第３行第２列、第３行第３列の領域にはそれぞれメモリアレイＢＬ，ＢＵ，ＣＬが配置されている。
【０００９】
第２行第２列の領域は中央領域ＣＥＮである。中央領域ＣＥＮには、複数のパッドＰＤと図示しない周辺回路とが配置されている。複数のパッドＰＤは中央領域ＣＥＮの長辺に平行な２列に分割配置されている。メモリアレイＤＵに近い第１列には下位のデータ入出力端子ＬＤＱに対応するパッドが含まれる。メモリアレイＢＵに近い側のパッドＰＤの第２列には、上位のデータ入出力端子ＵＤＱに対応するパッドが含まれている。
【００１０】
なお、データを授受するためのデータ入出力端子が１６ビットの信号ＤＱ０〜ＤＱ１５を受ける場合には、下位のデータ入出力端子ＬＤＱは信号ＤＱ０〜ＤＱ７をそれぞれ受ける端子であり、上位のデータ入出力端子ＵＤＱは信号ＤＱ８〜ＤＱ１５をそれぞれ受ける端子である。
【００１１】
このようなメモリアレイの配置に対応した最も単純なデータバスの構成例が図１４に示されている。メモリアレイ内のＩ／Ｏ線とデータバスはメモリアレイ短辺側に配置されるコラムデコーダ帯ＣＰＷに含まれているプリアンプおよびライトドライバを介して相互に接続されるため、データバスはチップ短辺に平行に各コラムデコーダ帯ＣＰＷに近接して設けられる部分を含むことになる。これらの部分とデータ入出力端子との間のデータ伝達が可能なように、これらの部分は相互に接続される。
【００１２】
【発明が解決しようとする課題】
図１４に示した従来のメモリアレイの配置は、データバスの総延長に対する検討が十分になされていなかった。すなわち、図１４では、３行３列の配置構成において半導体記憶装置５００には、下位データ入出力端子ＬＤＱにデータを伝達するためのデータバス５０２と、上位データ入出力端子ＵＤＱにデータを伝達するためのデータバス５０４とが設けられている。
【００１３】
メモリアレイの配置をこのようにすると、データバス５０２の長さの総延長は、メモリアレイ短辺長をＬとすれば８Ｌ程度になる。この場合はデータバスの総延長が最も長くなってしまう。そして、データバス自身の負荷が最も大きいので、半導体記憶装置のデータ授受の際のＣＡＳレイテンシが短い場合には、読出動作時の周波数特性を著しく悪化させてしまう可能性がある。また、実効的なデータ書込時間の増加にも繋がり、メモリアレイに高速にデータを書込むことが困難となる。
【００１４】
以上のように、中央領域の周辺にメモリアレイを配置する変則的なアレイ配置の構成では、単純なメモリアレイ配置あるいはデータバス構成を採用することは必要な仕様を満たすことを困難にする可能性が高い。
【００１５】
この発明の目的は、メモリアレイがチップ中央の周辺回路領域を取囲むように配置されている場合に、データバスの負荷を低減して動作周波数特性が改善された半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】
この発明のある局面に従う半導体記憶装置は、半導体基板の主表面のメモリ領域に形成される半導体記憶装置であって、メモリ領域内の中央領域にそれぞれ集合して配置される第１、第２の入出力端子群と、中央領域を取り囲む周囲領域に配置され、第１の入出力端子群とデータ授受を行なう複数の第１のメモリブロックと、周囲領域内において、中央領域に対してそれぞれ複数の第１のメモリブロックと対称となる位置に配置され、かつ、第１のメモリブロックと共に中央領域を取り囲むように配置され、第２の入出力端子群とデータ授受を行なう複数の第２のメモリブロックと、第１の入出力端子群と複数の第１のメモリブロックとを結ぶ第１のデータバスと、第２の入出力端子群と複数の第２のメモリブロックとを結ぶ第２のデータバスとを備える。
【００１７】
好ましくは、周囲領域は、第１、第２の領域に分割され、複数の第１のメモリブロックは、第１の領域に集合的に配置され、複数の第２のメモリブロックは、第２の領域に集合的に配置される。
【００１８】
好ましくは、半導体記憶装置は、複数の上位側のビットと複数の下位側のビットを含む複数ビットのデータを外部と授受し、第１の入出力端子群は、複数の上位側のビットの授受を行ない、第２の入出力端子群は、複数の下位側のビットの授受を行なう。
【００１９】
好ましくは、メモリ領域は、３行３列の９領域に分割され、中央領域は、９領域のうちの第２行第２列の領域であり、周囲領域は、第２行第２列を取り囲む、９領域のうちの８領域であり、８領域には、複数の第１、第２のメモリブロックのうちの１つのメモリブロックがそれぞれ配置される。
【００２０】
好ましくは、第１のデータバスは、周囲領域における配線幅よりも配線幅が広く、かつ、周囲領域における隣接配線との間隔が広く配置されたデータ伝達線の部分を中央領域に含む。
【００２１】
この発明の他の局面に従う半導体記憶装置は、半導体基板の主表面のメモリ領域に形成される半導体記憶装置であって、メモリ領域内の中央領域にそれぞれ集合して配置される第１、第２の入出力端子群と、中央領域を取り囲む周囲領域に配置され、第１の入出力端子群とデータ授受を行なう複数の第１のメモリブロックと、周囲領域内において、第１のメモリブロックと共に中央領域を取り囲むように配置され、第２の入出力端子群とデータ授受を行なう複数の第２のメモリブロックと、第１の入出力端子群と複数の第１のメモリブロックとを結ぶ第１のデータバスと、第２の入出力端子群と複数の第２のメモリブロックとを結ぶ第２のデータバスとを備え、第２のデータバスは、複数の第２のメモリブロックのうちの１つとデータ授受する第１のサブデータバスと、複数の第２のメモリブロックのうちの他の１つとデータ授受する第２のサブデータバスとを含み、中央領域に配置され、アドレス信号に応じて、第１、第２のサブデータバスのいずれか一方を選択して、第２の入出力端子群とデータ授受を行なう選択回路とを備える。
【００２２】
好ましくは、選択回路は、アドレス信号に応じて第１、第２のサブデータバスのいずれか一方を選択するセレクタと、セレクタを介して伝達される読出データを増幅するリードデータアンプと、リードデータアンプの出力を第２の入出力端子群に出力する出力バッファと、第２の入出力端子群に外部から与えられる入力データ信号を受ける入力バッファと、アドレス信号に応じて第１、第２のサブデータバスのいずれか一方を選択し、入力バッファの出力に応じて選択されたサブデータバスを駆動するバスドライバを含む。
【００２３】
好ましくは、選択回路は、第２の入出力端子群とデータ授受を行なうメインデータバスと、アドレス信号に応じてメインデータバスと第１のサブデータバスとを接続する第１のスイッチ回路と、アドレス信号に応じてメインデータバスと第２のサブデータバスとを接続する第２のスイッチ回路とを含む。
【００２４】
好ましくは、メモリ領域は、３行３列の９領域に分割され、中央領域は、９領域のうちの第２行第２列の領域であり、周囲領域は、第２行第２列を取り囲む、９領域のうちの８領域であり、８領域には、複数の第１、第２のメモリブロックのうちの１つのメモリブロックがそれぞれ配置される。
【００２５】
好ましくは、第１のデータバスは、周囲領域における配線幅よりも配線幅が広く、かつ、周囲領域における隣接配線との間隔が広く配置されたデータ伝達線の部分を中央領域に含む。
【００２６】
【発明の実施の形態】
以下において、本発明の実施の形態について図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００２７】
［実施の形態１］
図１は、本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【００２８】
図１を参照して、半導体記憶装置１は、各々が行列状に配列される複数のメモリセルを有するメモリアレイバンクＡ〜Ｄと、外部から与えられるアドレス信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０〜ＢＡ１をクロック信号ＣＬＫＩに同期して取込み、内部行アドレス、内部列アドレスおよび内部バンクアドレスを出力するアドレスバッファ２と、外部からクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて半導体記憶装置内部で用いられるクロック信号ＣＬＫＩ、ＣＬＫＱを出力するクロックバッファ４と、外部から与えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥおよびマスク信号ＤＱＭＵ／Ｌをクロック信号ＣＬＫＩに同期して取込む制御信号入力バッファ６とを含む。
【００２９】
半導体記憶装置１は、さらに、アドレスバッファ２から内部アドレス信号を受け、かつ、制御信号入力バッファ６からクロック信号に同期化された制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてクロック信号ＣＬＫＩに同期して各ブロックに制御信号を出力するコントロール回路と、コントロール回路で認識された動作モードを保持するモードレジスタとを含む。図１においては、コントロール回路とモードレジスタとを１つのブロック８で示す。
【００３０】
コントロール回路は、内部バンクアドレス信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマンドデコーダとを含んでいる。
【００３１】
半導体記憶装置１は、さらに、メモリアレイバンクＡ〜Ｄにそれぞれ対応して設けられ、アドレスバッファ２から与えられた行アドレス信号Ｘをデコードする行デコーダとこの行デコーダの出力信号に従ってメモリアレイバンクＡ〜Ｄの内部のアドレス指定された行（ワード線）を選択状態へ駆動するためのワードドライバとを含む。図１では、行デコーダとワードドライバをまとめてブロック１０＃０〜１０＃３として示す。
【００３２】
半導体記憶装置１は、さらに、アドレスバッファ２から与えられた内部列アドレス信号Ｙをデコードして列選択信号を発生する列デコーダ１２＃０〜１２＃３と、メモリアレイバンクＡ〜Ｄの選択行に接続されるメモリセルのデータの検知および増幅を行なうセンスアンプ１６＃０〜１６＃３とをさらに含む。
【００３３】
半導体記憶装置１は、さらに、外部から書込データを受けて内部書込データを生成する入力バッファ２２と、入力バッファ２２からの内部書込データを増幅して選択メモリセルへ伝達するライトドライバと、選択メモリセルから読出されたデータを増幅するプリアンプと、このプリアンプからのデータをさらにバッファ処理して外部に出力する出力バッファ２０とを含む。
【００３４】
プリアンプおよびライトドライバはメモリアレイバンクＡ〜Ｄに対応してそれぞれ設けられている。図１では、プリアンプとライトドライバは１つのブロックとしてブロック１８＃０〜１８＃３として示される。
【００３５】
なお、入力バッファ２２および出力バッファ２０はクロックバッファ４からクロック信号ＣＬＫＱを受けてこれに同期してデータ入出力端子ＤＱ０〜ＤＱ１５を介して外部とデータを授受する。
【００３６】
図２は、実施の形態１のメモリアレイ配置およびデータバス引き回しの第１例である半導体記憶装置４０を説明するための配置図である。
【００３７】
図２を参照して、半導体記憶装置４０は、３行３列の領域に分割され、これらの領域うち中央に位置する第２行第２列の領域を取り囲むように、メモリアレイが各領域に配置される変則的なメモリアレイの配置がとられている。
【００３８】
半導体記憶装置４０は、４つのバンクすなわちバンクＡ〜Ｄを含む。バンクＡ，Ｂ，Ｃ，Ｄは、それぞれ上位のデータ入出力端子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵと下位のデータ入出力端子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬから構成されている。各メモリアレイの容量は６４Ｍビットであり、各バンクの容量は、１２８Ｍビットである。
【００３９】
すなわち、バンクＡ，Ｂ，ＣおよびＤは、それぞれ上位データ入出力端子に対応するメモリアレイＡＵ，ＢＵ，ＣＵおよびＤＵを含む。
【００４０】
バンクＡ，Ｂ，ＣおよびＤは、さらに、それぞれ下位のデータ入出力端子に対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬを含む。
【００４１】
メモリセルの単位ユニットの形状に起因して、複数のメモリセルが行列上に配列される各メモリアレイは短辺がＬで長辺が２Ｌのサイズを有している。各メモリアレイに対応して、一方の短辺に沿ってコラムデコーダ帯ＣＰＷが設けられる。コラムデコーダ帯ＣＰＷにはコラムデコーダの他にプリアンプおよびライトドライバが含まれている。また、各メモリアレイに対応して一方の長辺に沿ってロウデコーダ帯ＲＤが設けられる。
【００４２】
第１行第１列，第１行第２列，第１行第３列の領域にはそれぞれメモリアレイＡＬ，ＤＬ，ＤＵが配置されている。第２行第１列、第２行第３列の領域にはそれぞれメモリアレイＡＵ，ＣＬが配置されている。第３行第１列、第３行第２列、第３行第３列の領域にはそれぞれメモリアレイＢＬ，ＢＵ，ＣＵが配置されている。
【００４３】
メモリアレイＡＬに対応するコラムデコーダ帯ＣＰＷは、第１行第２列の領域に近い方のメモリアレイＡＬの短辺に沿って配置される。メモリアレイＡＬに対応するロウデコーダ帯ＲＤは、第２行第１列の領域に近い方のメモリアレイＡＬの長辺に沿って配置される。
【００４４】
メモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷは、第１行第３列の領域に近い方のメモリアレイＤＬの短辺に沿って配置される。メモリアレイＤＬに対応するロウデコーダ帯ＲＤは、第２行第２列の領域に近い方のメモリアレイＤＬの長辺に沿って配置される。
【００４５】
メモリアレイＤＵに対応するコラムデコーダ帯ＣＰＷは、第１行第２列の領域に近い方のメモリアレイＤＵの短辺に沿って配置される。メモリアレイＤＵに対応するロウデコーダ帯ＲＤは、第２行第３列の領域に近い方のメモリアレイＤＵの長辺に沿って配置される。
【００４６】
メモリアレイＡＵに対応するコラムデコーダ帯ＣＰＷは、第２行第２列の領域に近い方のメモリアレイＡＵの短辺に沿って配置される。メモリアレイＡＵに対応するロウデコーダ帯ＲＤは、第１行第１列の領域に近い方のメモリアレイＡＵの長辺に沿って配置される。
【００４７】
メモリアレイＣＬに対応するコラムデコーダ帯ＣＰＷは、第２行第２列の領域に近い方のメモリアレイＣＬの短辺に沿って配置される。メモリアレイＣＬに対応するロウデコーダ帯ＲＤは、第３行第３列の領域に近い方のメモリアレイＣＬの長辺に沿って配置される。
【００４８】
メモリアレイＢＬに対応するコラムデコーダ帯ＣＰＷは、第３行第２列の領域に近い方のメモリアレイＢＬの短辺に沿って配置される。メモリアレイＢＬに対応するロウデコーダ帯ＲＤは、第２行第１列の領域に近い方のメモリアレイＢＬの長辺に沿って配置される。
【００４９】
メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷは、第３行第１列の領域に近い方のメモリアレイＢＵの短辺に沿って配置される。メモリアレイＢＵに対応するロウデコーダ帯ＲＤは、第２行第２列の領域に近い方のメモリアレイＢＵの長辺に沿って配置される。
【００５０】
メモリアレイＣＵに対応するコラムデコーダ帯ＣＰＷは、第３行第２列の領域に近い方のメモリアレイＣＵの短辺に沿って配置される。メモリアレイＣＵに対応するロウデコーダ帯ＲＤは、第２行第３列の領域に近い方のメモリアレイＣＵの長辺に沿って配置される。
【００５１】
第２行第２列の領域は中央領域ＣＥＮである。中央領域ＣＥＮには、複数のパッドＰＤと図示しない周辺回路とが配置されている。複数のパッドＰＤは中央領域ＣＥＮの長辺に平行な２列に分割配置されている。メモリアレイＤＬに近い第１列には下位のデータ入出力端子ＬＤＱに対応するパッドが含まれる。メモリアレイＢＵに近い側のパッドＰＤの第２列には、上位のデータ入出力端子ＵＤＱに対応するパッドが含まれている。
【００５２】
なお、データを授受するためのデータ入出力端子が、たとえば１６ビットの信号ＤＱ０〜ＤＱ１５を受ける場合には、下位のデータ入出力端子ＬＤＱは信号ＤＱ０〜ＤＱ７をそれぞれ受ける端子であり、上位のデータ入出力端子ＵＤＱは信号ＤＱ８〜ＤＱ１５をそれぞれ受ける端子である。
【００５３】
図２に示した配置構成では、バンクを構成するメモリアレイの配置を工夫することでデータバスの総延長を８Ｌより短くすることが可能となっている。
【００５４】
たとえば、半導体記憶装置４０の中央領域ＣＥＮに対して点対称をなす位置に配置される２つのメモリアレイの一方が下位データ入出力端子ＬＤＱに対応したメモリアレイであるときは、他方は、上位データ入出力端子ＵＤＱに対応したメモリアレイとなるようにメモリアレイを配置する。
【００５５】
具体的には、図２において第１行第１列のメモリアレイＡＬは下位データ入出力端子ＬＤＱに対応したメモリアレイであり、中央領域ＣＥＮに対してメモリアレイＡＬと点対称をなす位置である第３行第３列に配置されるメモリアレイＣＵは、上位データ入出力端子ＵＤＱに対応して設けられるメモリアレイＣＵである。また、第１行第２列、第２行第３列、第３行第１列には下位データ入出力端子に対応するメモリアレイＤＬ，ＣＬ，ＢＬが配置されており、これらとそれぞれ点対称な位置をなす第３行第２列、第２行第１列、第１行第３列の領域には上位データ入出力端子に対応するメモリアレイＢＵ，ＡＵ，ＤＵが配置されている。このように配置を行なうと、下位側のデータバス４２および上位側のデータバス４４は、ともに総延長が７Ｌとなる。
【００５６】
図２の配置では、バンクを構成するメモリアレイが隣接し、かつロウデコーダ帯ＲＤ同士が向き合うか、あるいは、コラムデコーダ帯ＣＰＷ同士が向き合うように配置されているため、バンク制御信号を発生する回路が配置される領域ＣＲＯＳＳ＿Ｓ，ＣＲＯＳＳ＿Ｎのレイアウトが容易となる。
【００５７】
なお、領域ＣＲＯＳＳ＿ＳはバンクＡおよびＢに対応する領域であり、領域ＣＲＯＳＳ＿ＮはバンクＣおよびＤに対応する領域である。そして、領域ＣＲＯＳＳ＿Ｓ，ＣＲＯＳＳ＿Ｎから各メモリアレイまでの信号配線も容易となる。
【００５８】
図３は、実施の形態１のメモリアレイ配置およびデータバス引き回しの第２例である半導体記憶装置５０を説明するための図である。
【００５９】
図３を参照して、半導体記憶装置５０上にはメモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷが第１行第１列の領域にあるメモリアレイＡＬ側に配置され、メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷが第３行第３列の領域にあるメモリアレイＣＵ側に配置される点が図２に示した半導体記憶装置４０における配置例と異なっている。他のメモリアレイの配置や、コラムデコーダ帯の配置、ロウデコーダ帯の配置は図２に示した場合と同様であり説明は繰返さない。
【００６０】
図３に示したようなメモリアレイの配置を採用すると、下位側のデータバス５２はメモリアレイＤＬとＤＵの間の部分を削減することが可能となる点が図２に示したデータバス４２と異なる。上位側のデータバス５４は、メモリアレイＢＬとメモリアレイＢＵとの間の部分を削減することが可能となる点が図２に示したデータバス４４と異なる。この結果、データバス５２，５４のそれぞれの総延長はおよそ６Ｌとなり、さらに高速なデータの伝達が可能となる。ただし、図２に示した場合と比べてバンクＢに含まれるメモリアレイＢＬ，ＢＵのコラムデコーダ帯ＣＰＷ同士が離れてしまうため制御信号の配線負荷が大きくなるので、この点を考慮することが必要となる。バンクＤについても同様なことがいえる。
【００６１】
図４は、実施の形態１のメモリアレイ配置およびデータバス引き回しの第３例である半導体記憶装置６０を示した配置図である。
【００６２】
図４を参照して、半導体記憶装置６０では上位データ入出力端子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵおよびＤＵが集中して配置される。同様に下位データ入出力端子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬが集中して配置される。
【００６３】
具体的には、メモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬはそれぞれ第１行第１列、第２行第１列、第３行第１列、第３行第２列にそれぞれ配置される。また、メモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵはそれぞれ第３行第３列、第２行第３列、第１行第３列、第１行第２列にそれぞれ配置される。
【００６４】
メモリアレイＡＬに対応するロウデコーダ帯ＲＤは、メモリアレイＡＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＡＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第１行第２列の領域側の短辺に沿って設けられる。
【００６５】
メモリアレイＢＬに対応するロウデコーダ帯ＲＤは、メモリアレイＢＬの第１行第１列の領域側の長辺に沿って設けられる。メモリアレイＢＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第２行第２列の領域側の短辺に沿って設けられる。
【００６６】
メモリアレイＣＬに対応するロウデコーダ帯ＲＤは、メモリアレイＣＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＣＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第３行第２列の領域側の短辺に沿って設けられる。
【００６７】
メモリアレイＤＬに対応するロウデコーダ帯ＲＤは、メモリアレイＤＬの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第３行第１列の領域側の短辺に沿って設けられる。
【００６８】
メモリアレイＡＵに対応するロウデコーダ帯ＲＤは、メモリアレイＡＵの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＡＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第３行第２列の領域側の短辺に沿って設けられる。
【００６９】
メモリアレイＢＵに対応するロウデコーダ帯ＲＤは、メモリアレイＢＵの第３行第３列の領域側の長辺に沿って設けられる。メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第２行第２列の領域側の短辺に沿って設けられる。
【００７０】
メモリアレイＣＵに対応するロウデコーダ帯ＲＤは、メモリアレイＣＵの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第１行第２列の領域側の短辺に沿って設けられる。
【００７１】
メモリアレイＤＵに対応するロウデコーダ帯ＲＤは、メモリアレイＤＵの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＤＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第１行第３列の領域側の短辺に沿って設けられる。
【００７２】
図４に示したメモリアレイの配置を採用することで、下位側データバス６２および上位側データバス６４は、それぞれ総延長を５Ｌにすることができる。
【００７３】
図５は、実施の形態１のメモリアレイ配置およびデータバス引き回しの第４例である半導体記憶装置７０を説明するための配置図である。
【００７４】
図５を参照して、半導体記憶装置７０は、図４の半導体記憶装置６０と同様、上位データ入出力端子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵおよびＤＵが集中して配置され、下位データ入出力端子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬが集中して配置される。
【００７５】
具体的には、メモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬがそれぞれ第２行第１列、第１行第１列、第１行第３列、第１行第２列の領域に配置される。またメモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵは、それぞれ第３行第１列、第３行第２列、第２行第３列、第３行第３列の領域に配置される。
【００７６】
メモリアレイＡＬに対応するロウデコーダ帯ＲＤは、メモリアレイＡＬの第１行第１列の領域側の長辺に沿って設けられる。メモリアレイＡＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第２行第２列の領域側の短辺に沿って設けられる。
【００７７】
メモリアレイＢＬに対応するロウデコーダ帯ＲＤは、メモリアレイＢＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＢＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第１行第２列の領域側の短辺に沿って設けられる。
【００７８】
メモリアレイＣＬに対応するロウデコーダ帯ＲＤは、メモリアレイＣＬの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第１行第２列の領域側の短辺に沿って設けられる。
【００７９】
メモリアレイＤＬに対応するロウデコーダ帯ＲＤは、メモリアレイＤＬの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第１行第３列の領域側の短辺に沿って設けられる。
【００８０】
メモリアレイＡＵに対応するロウデコーダ帯ＲＤは、メモリアレイＡＵの第１行第２列の領域側の長辺に沿って設けられる。メモリアレイＡＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第３行第２列の領域側の短辺に沿って設けられる。
【００８１】
メモリアレイＢＵに対応するロウデコーダ帯ＲＤは、メモリアレイＢＵの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第３行第１列の領域側の短辺に沿って設けられる。
【００８２】
メモリアレイＣＵに対応するロウデコーダ帯ＲＤは、メモリアレイＣＵの第３行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第２行第２列の領域側の短辺に沿って設けられる。
【００８３】
メモリアレイＤＵに対応するロウデコーダ帯ＲＤは、メモリアレイＤＵの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＤＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第３行第２列の領域側の短辺に沿って設けられる。
【００８４】
このようなメモリアレイの配置を採用すれば、図４に示した場合と同様データバスの総延長はそれぞれ５Ｌにすることができる。
【００８５】
加えて領域ＣＲＯＳＳ＿ＳはメモリバンクＡおよびメモリバンクＢに属するメモリアレイの近傍に配置されることになる。同様に領域ＣＲＯＳＳ＿ＮはメモリバンクＣおよびメモリバンクＤに属するメモリアレイの近傍に配置されることになる。したがって、バンクＡ，Ｂの制御回路を領域ＣＲＯＳＳ＿Ｓに集中配置させることができ、バンクＣ，Ｄの制御回路を領域ＣＲＯＳＳ＿Ｎに集中配置させることができ、信号配線を含めたバンク制御系のレイアウト面積を図４に説明した場合より小さくすることも可能となる。
【００８６】
以上説明したように、１つのバンクが複数のメモリアレイから構成される場合に、各バンクメモリアレイの配置に工夫を加えることによりデータバスの総延長をより短くすることができる。したがってデータバス上のデータ伝播特性を改善することができる。
【００８７】
［実施の形態２］
実施の形態１においては、データバスの総延長を短くするためにメモリアレイの配置を工夫した。その結果、データバスの総延長を８Ｌから最短で５Ｌにまで改善でき、データバスのデータ伝播特性が改善されるという効果が得られた。
【００８８】
しかし、メモリアレイの配置が図１４に示した場合に比べると複雑になっており、バンク制御はむしろ困難になる可能性がある。また、バンクが１つのメモリアレイから構成される場合には適用できない。
【００８９】
そこで、メモリアレイ配置と独立してデータバスの総延長抑制を可能とする構成について検討する。実施の形態２では、あるデータ入出力端子に対応するデータバスをチップ内で複数のサブデータバスＳＤＢに分割することとして、データのやり取りをするサブデータバスをデータ入出力端子のパッド近辺で選択することを考える。
【００９０】
図６は、実施の形態２のデータバス構成例である半導体記憶装置８０の説明をするための配置図である。
【００９１】
図６を参照して、半導体記憶装置８０は、３行３列の領域に分割される。第１行第１列，第１行第２列，第１行第３列の領域にはそれぞれメモリアレイＡＬ，ＤＵ，ＤＬが配置されている。第２行第１列、第２行第３列の領域にはそれぞれメモリアレイＡＵ，ＣＵが配置されている。第３行第１列、第３行第２列、第３行第３列の領域にはそれぞれメモリアレイＢＬ，ＢＵ，ＣＬが配置されている。
【００９２】
第２行第２列の領域は中央領域ＣＥＮである。中央領域ＣＥＮには、複数のパッドＰＤと図示しない周辺回路とが配置されている。複数のパッドＰＤは中央領域ＣＥＮの長辺に平行な２列に分割配置されている。メモリアレイＤＵに近い第１列には下位のデータ入出力端子ＬＤＱに対応するパッドが含まれる。メモリアレイＢＵに近い側のパッドＰＤの第２列には、上位のデータ入出力端子ＵＤＱに対応するパッドが含まれている。
【００９３】
各データ入出力端子の近傍には、２本のサブデータバスＳＤＢ＿Ｓ、ＳＤＢ＿Ｎのうち一方を選択し、データ入出力端子との間でデータ授受を行なう選択回路ＳＥＬが配置される。図６では、代表的に１つの選択回路ＳＥＬが示されている。
【００９４】
メモリアレイＡＬに対応するロウデコーダ帯ＲＤは、メモリアレイＡＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＡＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第１行第２列の領域側の短辺に沿って設けられる。
【００９５】
メモリアレイＢＬに対応するロウデコーダ帯ＲＤは、メモリアレイＢＬの第２行第１列の領域側の長辺に沿って設けられる。メモリアレイＢＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第３行第２列の領域側の短辺に沿って設けられる。
【００９６】
メモリアレイＣＬに対応するロウデコーダ帯ＲＤは、メモリアレイＣＬの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第３行第２列の領域側の短辺に沿って設けられる。
【００９７】
メモリアレイＤＬに対応するロウデコーダ帯ＲＤは、メモリアレイＤＬの第２行第３列の領域側の長辺に沿って設けられる。メモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第１行第２列の領域側の短辺に沿って設けられる。
【００９８】
メモリアレイＡＵに対応するロウデコーダ帯ＲＤは、メモリアレイＡＵの第１行第１列の領域側の長辺に沿って設けられる。メモリアレイＡＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第２行第２列の領域側の短辺に沿って設けられる。
【００９９】
メモリアレイＢＵに対応するロウデコーダ帯ＲＤは、メモリアレイＢＵの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＢＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第３行第１列の領域側の短辺に沿って設けられる。
【０１００】
メモリアレイＣＵに対応するロウデコーダ帯ＲＤは、メモリアレイＣＵの第３行第３列の領域側の長辺に沿って設けられる。メモリアレイＣＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第２行第２列の領域側の短辺に沿って設けられる。
【０１０１】
メモリアレイＤＵに対応するロウデコーダ帯ＲＤは、メモリアレイＤＵの第２行第２列の領域側の長辺に沿って設けられる。メモリアレイＤＵに対応するコラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第１行第３列の領域側の短辺に沿って設けられる。
【０１０２】
ここで第１列に近いチップの短辺側をＳ側と呼び、第３列に近いチップの短辺側をＮ側と呼ぶことにする。
【０１０３】
図６では、Ｓ側に対応するサブデータバス８２とＮ側に対応するサブデータバス８４とが設けられている。サブデータバス８２はメモリバンクＡ，Ｂとパッドとの間でデータの伝達を行なうデータバスである。サブデータバス８４はメモリバンクＣ，Ｄとパッドとの間でデータの伝達を行なうデータバスである。サブデータバス８２はその中点付近でサブデータバスＳＤＢ＿Ｓと接続されている。サブデータバスＳＤＢ＿Ｓはパッドとサブデータバス８２との間でデータの伝達を行なう。サブデータバス８４はその中点付近でサブデータバスＳＤＢ＿Ｎと接続されている。サブデータバスＳＤＢ＿Ｎはパッドとサブデータバス８４との間のデータ伝達を行なう。
【０１０４】
ただし、図６に示したデータバスの構成は下位のデータ入出力端子側に対応したデータバスについて代表的に示したものである。また、中央領域ＣＥＮを通過するサブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎの配置は端子ＬＤＱに対応するパッド群と端子ＵＤＱに対応するパッド群との間の領域を通過しているがこれらのパッド群の外側の領域を通過しても構わない。
【０１０５】
図６に示した配置では、ＤＱパッドがチップ中央からＮ側よりにあるため、サブデータバスＳＤＢ＿Ｓおよびサブデータバス８２を介してメモリアレイＡＬまたはメモリアレイＢＬに至る長さがデータバスのデータ伝播特性を決める。その長さは最長でも５Ｌである。
【０１０６】
図７は、図６における選択回路ＳＥＬの構成を示したブロック図である。
図７を参照して、選択回路ＳＥＬは、サブデータバスＳＤＢ＿Ｓ、サブデータバスＳＤＢ＿Ｎから与えられる読出データのいずれか一方を制御信号ＲＤＡＩ＿Ｓ，ＲＤＡＩ＿Ｎに応じて選択するセレクタ９２と、セレクタ９２の出力を増幅するリードデータアンプ９４と、リードデータアンプ９４の出力をパッド９８に出力する出力バッファ９６とを含む。
【０１０７】
選択回路ＳＥＬは、さらに、外部からパッド９８に与えられた入力データを受ける入力バッファ１００と、制御信号ＷＤＴ＿Ｓの活性化に応じて入力バッファ１００の出力をサブデータバスＳＤＢ＿Ｓに伝達するバスドライバ１０２と、制御信号ＷＤＴ＿Ｎの活性化に応じて入力バッファ１００の出力をサブデータバスＳＤＢ＿Ｎに出力するバスドライバ１０４とを含む。
【０１０８】
制御信号ＲＤＡＩ＿Ｓは、外部からリードコマンドが与えられ、かつ、バンクＡまたはＢが指定された場合に活性化される。制御信号ＲＤＡＩ＿Ｎは外部からリードコマンドが与えられ、かつ、バンクＤまたはＣが指定された場合に活性化される。
【０１０９】
制御信号ＷＤＴ＿Ｓは外部から書込コマンドが与えられ、かつ、バンクＡまたはＢが指定された場合に活性化される。制御信号ＷＤＴ＿Ｎは外部から書込コマンドが与えられ、かつ、バンクＣまたはＤが指定された場合に活性化される。このように外部から入力されるコマンドに付随するバンク情報を参照し、サブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎのいずれか一方が選択される。
【０１１０】
簡単に動作を説明すると、リードデータがメモリアレイから選択回路ＳＥＬに伝達される場合に、そのデータがＳ側からかあるいはＮ側からかにより制御信号ＲＤＡＩ＿ＳあるいはＲＤＡＩ＿Ｎが活性化される。
【０１１１】
応じてセレクタ９２が一方のサブデータバスのみをリードデータアップに接続する。
【０１１２】
逆に、ライトデータがチップ外部からパッド９８を経由してメモリアレイに書込まれる場合、指定されたバンク情報に応じて制御信号ＷＤＴ＿ＳあるいはＷＤＴ＿Ｎが活性化され、Ｓ側に対応したバスドライバ１０２またはＮ側に対応したバスドライバ１０４のいずれかが活性化され、然るべきサブデータバスにデータが伝達される。
【０１１３】
図８は、データバス構成の変形例である半導体記憶装置１１０を示した配置図である。
【０１１４】
図８を参照して、半導体記憶装置１１０には、図５で示した半導体記憶装置７０と同様なメモリアレイの配置が採用されている。そしてメモリアレイＢＬとメモリアレイＡＬに対してデータの伝達を行なうためのサブデータバス１１２は、その中点付近でサブデータバスＳＤＢ＿Ｓと接続される。サブデータバスＳＤＢ＿Ｓは、サブデータバス１１２とデータ入出力端子ＬＤＱとの間でデータの伝達を行なう。メモリアレイＤＬおよびメモリアレイＣＬにデータを伝達するためのサブデータバス１１４は、サブデータバスＳＤＢ＿Ｎに接続される。サブデータバスＳＤＢ＿Ｎは、サブデータバス１１４とデータ入出力端子ＬＤＱとの間のデータの伝達を行なう。
【０１１５】
なお、図６、図８では、下位側データ入出力端子ＬＤＱに対応するデータバスのみが代表的に図示されているが、上位側のデータ入出力端子ＵＤＱに対しても同様なサブデータバスの構成を採用している。
【０１１６】
すなわち、図示しないが図６に示した構成では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のサブデータバスがサブデータバス８２に沿って設けられ、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のサブデータバスがサブデータバス８４に沿って設けられている。そして、これら２つのサブデータバスのいずれか１つを選択し上位側のデータ入出力端子ＵＤＱとの間でデータの授受を行なう選択回路が設けられている。
【０１１７】
同様に、図示しないが図８では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のサブデータバスと、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のサブデータバスが設けられている。図８に示したような構成を採用すると、サブデータバスの最大長さを４Ｌに抑制することができる。
【０１１８】
以上説明したように、実施の形態２では、あるデータ入出力端子に対応するデータバスを複数のサブデータバスから構成し、たとえばパッド近傍に設けられた選択回路でそのうちの１つを選択することでデータバス総延長を抑制できる。したがってデータバス上のデータ伝播特性を改善することができる。また、より好ましくは、メモリアレイの配置に工夫を加えることでさらに一層のデータバスの総延長の抑制が可能となる。
【０１１９】
［実施の形態３］
実施の形態２では、サブデータバスの構成を採用することでデータバスの総延長を抑制した。同様な効果を得られる別のデータバス形式としてデータバスを階層化することが考えられる。
【０１２０】
図９は、実施の形態３のデータバスの構成例である半導体記憶装置１２０の説明をするための配置図である。
【０１２１】
図９を参照して、半導体記憶装置１２０には、図６で示したメモリアレイの配置、コラムデコーダ帯ＣＰＷの配置、ロウデコーダ帯ＲＤの配置と同様な配置が採用されている。
【０１２２】
半導体記憶装置１２０には、中央領域ＣＥＮをＳ側からＮ側に向けて貫通するメインデータバス１２６およびメモリアレイＡＬとメモリアレイＢＬにデータを伝達するためのローカルデータバス１２２と、メモリアレイＤＬとメモリアレイＣＬにデータを伝達するためのローカルデータバス１２４とが設けられる。
【０１２３】
半導体記憶装置１２０には、さらに、メインデータバス１２６をローカルデータバス１２２に接続するためのスイッチ１２８とメインデータバス１２６とローカルデータバス１２４とを接続するためのスイッチ１３０とが設けられる。
【０１２４】
スイッチ１２８，１３０とメインデータバスとは、図７で説明した選択回路ＳＥＬと同様な働きをする。つまり、スイッチ１２８，１３０の接続制御は、実施の形態２のサブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎと同様外部から入力されるコマンドに付随するバンク情報を参照することにより行なわれる。
【０１２５】
このデータバス構成ではデータバスの総延長はスイッチによりローカルデータバス１２２、１２４のいずれか一方が分離されるため総延長が５Ｌとなる。
【０１２６】
したがって、スイッチを設けることによる負荷増があるものの、図１４に示したデータバスの構成と比べるとデータバス上のデータ伝播特性は大幅に改善される。また、Ｓ側とＮ側とでデータバスの総延長が同じになるため、イコライズ回路の配置が単純になる。また、パッド近傍に設けられる入出力バッファ回路も単純化することができる。
【０１２７】
図１０は、実施の形態３のデータバス構成の変形例である半導体記憶装置１４０を示した配置図である。
【０１２８】
図１０を参照して、半導体記憶装置１４０上には図５で示した半導体記憶装置７０と同様なメモリアレイが配置がなされている。各ロウデコーダ帯ＲＤおよびコラムデコーダ帯ＣＰＷも図５に示した場合と同様な配置がなされている。
【０１２９】
下位側データ入出力端子ＬＤＱに対応してメインデータバス１４６が設けられる。メモリアレイＡＬ，ＢＬにデータを伝達するためのローカルデータバス１４２と、ローカルデータバス１４２とメインデータバス１４６とを接続するためのスイッチ１４８とが設けられている。
【０１３０】
半導体記憶装置１４０には、さらに、メモリアレイＣＬ，ＤＬとデータを伝達するためのローカルデータバス１４４と、ローカルデータバス１４４とメインデータバス１４６とを接続するためのスイッチ１５０とが設けられている。
【０１３１】
図１０に示したようなメモリアレイ配置および階層データバスの構成を採用することで、ローカルデータバスとメインデータバスとの総延長を最大で４Ｌまでに抑制することができる。
【０１３２】
なお、図９、図１０では、下位側データ入出力端子ＬＤＱに対応するデータバスのみが代表的に図示されているが、上位側のデータ入出力端子ＵＤＱに対しても同様な階層データバスの構成を採用している。
【０１３３】
すなわち、図示しないが図９に示した構成では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のローカルデータバスがローカルデータバス１２２に沿って設けられ、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のローカルデータバスがローカルデータバス１２４に沿って設けられている。そして、これら２つのローカルデータバスのいずれか１つを選択し上位側のデータ入出力端子ＵＤＱとの間でデータの授受を行なうために、中央領域に配置され、上位側のデータ入出力端子ＵＤＱに接続されるメインデータバスと、その両端に配置される２つのスイッチが設けられている。
【０１３４】
同様に、図示しないが図１０では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうための第１のローカルデータバスと、メモリアレイＤＵ，ＣＵにデータ伝達を行なうための第２のローカルデータバスが設けられている。そして、これら２つのローカルデータバスのいずれか１つを選択し上位側のデータ入出力端子ＵＤＱとの間でデータの授受を行なうために、中央領域に配置され、上位側のデータ入出力端子ＵＤＱに接続されるメインデータバスと、その両端に配置される２つのスイッチが設けられている。
【０１３５】
以上説明したように、実施の形態３では、データバスを階層化することでデータバスの総延長を抑制でき、データバス上のデータ伝播特性を改善することができる。また、メモリアレイの配置に工夫を加えることで、より一層のデータバスの総延長の抑制が可能となる。
【０１３６】
［実施の形態４］
今まで説明してきた３行３列の領域のうちの周囲の８領域にメモリアレイを配置するような構成の場合には、少なくとも中央部の周辺回路を配置する中央領域はレイアウト的には余裕がある。したがって、中央領域の配線幅と配線間隔に対する設計ルールの制限が緩い。そこで、データバスの一部で配線幅と配線間隔とを変更することにより、データバスに寄生する容量負荷および抵抗負荷を低減できる。するとデータバス上のデータ伝播特性を改善することができる。
【０１３７】
図１１は、実施の形態４の半導体記憶装置のデータバス配置を説明するための配置図である。
【０１３８】
図１１を参照して、半導体記憶装置１６０上には図６で示したメモリアレイと同様なメモリアレイの配置が採用されている。ロウデコーダ帯ＲＤおよびコラムデコーダ帯ＣＰＷも図６と同様に配置されている。
【０１３９】
図１１において、下位側データ入出力端子ＬＤＱに対応したデータバスが代表して示されている。データバスは、メモリアレイＡＬ，ＢＬとデータを授受するための部分１６２と、メモリアレイＣＬ，ＤＬとデータを授受するための部分１６６と、部分１６２と部分１６６とを接続し端子群ＬＤＱに対してデータを伝達するための部分１６４とを含む。メモリアレイＢＬから端子群ＬＤＱに至るまでの経路が実線で示されている。このようなデータバスにおいて、部分１６４の配線幅および配線間隔（ラインＬ、スペースＳ）を他の部分に対して緩和する。部分１６４は、データバス総延長の４分の１にしかすぎないが、メモリアレイＢＬから端子ＬＤＱに至る直接経路の最大長４Ｌのうちの約半分にあたるため、実際には４分の１の区間での改善以上の効果が期待できる。
【０１４０】
図１２は、図１１に示したデータバスの部分１６２の断面を示した断面図である。
【０１４１】
図１３は、図１１におけるデータバスの部分１６４の断面を示した断面図である。
【０１４２】
図１２、図１３を参照して、部分１６２におけるデータバス線１８０の配線幅Ｌ１に対して部分１６４におけるデータバス線１９０の配線幅Ｌ２を太くする。これにより配線抵抗が低減されるのでデータバスの負荷が低減される。また、データバス線１８０と隣接する配線１８２，１８４との間の配線の間隔をＳ１とすると、データバス線１９０と隣接する配線１９２，１９４との配線間隔Ｓ２を配線間隔Ｓ１よりも大きくする。これによりデータバス線に寄生する配線相互の寄生容量を低減させることができる。したがってデータバス線の負荷を減らすことができる。
【０１４３】
また、チップ長辺の制約が厳しくない場合には、図１１に示したデータバスの全区間での配線幅・ピッチを緩和すればよい。
【０１４４】
なお、データバスの配線幅・配線間隔の一部あるいは全部を緩和することは実施の形態１〜実施の形態３で例示したデータバスの構成にも適用でき、データバスの総延長低減との相乗効果によりデータバス上のデータ伝播特性を大幅に改善することができる。
【０１４５】
以上説明したように、データバスの配線幅・配線間隔を一部あるいは全区間で緩和することにより、データバス寄生負荷が低減でき、データバス上のデータ伝播特性を改善することができる。
【０１４６】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【０１４７】
【発明の効果】
本発明のある局面に従う半導体記憶装置は、メモリアレイの配置が中央領域を取り囲むような変則的な配置の場合に、データバスの総延長を短くでき、高速にデータ授受を行なうことができる。
【０１４８】
加えて、データ端子が上位側ビット、下位側ビットでそれぞれ集合配置されている場合に、データバスの総延長を短くすることができる場合がある。
【０１４９】
加えて、メモリ領域が３行３列に分割され、第２行第２列を中央領域としたときに、データバスの総延長を短くすることができる場合がある。
【０１５０】
加えて、データバスの寄生容量を減らすことにより、さらに、高速にデータ授受を行なうことができる。
【０１５１】
本発明の他の局面に従う半導体記憶装置は、メモリアレイの配置が中央領域を取り囲むような変則的な配置の場合に、複数のメモリブロックに対して複数のサブデータバスを設けることにより、一本あたりのサブデータバスの総延長を短くでき、高速にデータ授受を行なうことができる。
【０１５２】
加えて、メモリ領域が３行３列に分割され、第２行第２列を中央領域としたときに、データバスの総延長を短くすることができる場合がある。
【０１５３】
加えて、データバスの寄生容量を減らすことにより、さらに、高速にデータ授受を行なうことができる場合がある。
【図面の簡単な説明】
【図１】 本発明の実施の形態１の半導体記憶装置１の構成を示す概略ブロック図である。
【図２】 実施の形態１のメモリアレイ配置およびデータバス引き回しの第１例である半導体記憶装置４０を説明するための配置図である。
【図３】 実施の形態１のメモリアレイ配置およびデータバス引き回しの第２例である半導体記憶装置５０を説明するための図である。
【図４】 実施の形態１のメモリアレイ配置およびデータバス引き回しの第３例である半導体記憶装置６０を示した配置図である。
【図５】 実施の形態１のメモリアレイ配置およびデータバス引き回しの第４例である半導体記憶装置７０を説明するための配置図である。
【図６】 実施の形態２のデータバス構成例である半導体記憶装置８０の説明をするための配置図である。
【図７】 図６における選択回路ＳＥＬの構成を示したブロック図である。
【図８】 データバス構成の変形例である半導体記憶装置１１０を示した配置図である。
【図９】 実施の形態３のデータバスの構成例である半導体記憶装置１２０の説明をするための配置図である。
【図１０】 実施の形態３のデータバス構成の変形例である半導体記憶装置１４０を示した配置図である。
【図１１】 実施の形態４の半導体記憶装置のデータバス配置を説明するための配置図である。
【図１２】 図１１に示したデータバスの部分１６２の断面を示した断面図である。
【図１３】 図１１におけるデータバスの部分１６４の断面を示した断面図である。
【図１４】 従来のメモリアレイの変則的な配置の一例を示した図である。
【符号の説明】
１，４０，５０，６０，７０，８０，１１０，１２０，１４０，１６０ 半導体記憶装置、２ アドレスバッファ、４ クロックバッファ、６ 制御信号入力バッファ、８，１０，１８ ブロック、１２ 列デコーダ、１６ センスアンプ、２０，９６ 出力バッファ、２２，１００ 入力バッファ、４２，４４，５２，５４，１１４ データバス、４６ 中央領域、６２ 下位側データバス、６４上位側データバス、８２，８４，１１２，１１４ サブデータバス、９２ セレクタ、９４ リードデータアンプ、９８，ＰＤ パッド、１０２，１０４ バスドライバ、１２２，１２４，１４２，１４４ ローカルデータバス、１２６，１４６ メインデータバス、１２８，１３０，１４８，１５０ スイッチ、１６２，１６４，１６６ 部分、１８０，１９０ データバス線、１８２，１８４，１９２，１９４ 配線、Ａ，Ｂ，Ｃ，Ｄ メモリアレイバンク、ＡＬ，ＢＬ，ＣＬ，ＤＬ，ＡＵ，ＢＵ，ＣＵ，ＤＵ メモリアレイ、ＣＥＮ 中央領域、ＣＰＷコラムデコーダ帯、ＣＲＯＳＳ＿Ｎ，ＣＲＯＳＳ＿Ｓ 領域、ＬＤＱ データ入出力端子、ＲＤ ロウデコーダ帯、ＳＤＢ＿Ｓ，ＳＤＢ＿Ｎ サブデータバス、ＳＥＬ 選択回路、ＵＤＱ データ入出力端子。
Claims (3)
- 半導体基板の主表面のメモリ領域に形成される半導体記憶装置であって、
前記メモリ領域内の中央領域にそれぞれ集合して配置される第１、第２の入出力端子群と、
前記中央領域を取り囲む周囲領域に配置され、前記第１の入出力端子群とデータ授受を行なう複数の第１のメモリブロックと、
前記周囲領域内において、前記第１のメモリブロックと共に前記中央領域を取り囲むように配置され、前記第２の入出力端子群とデータ授受を行なう複数の第２のメモリブロックと、
前記第１の入出力端子群と前記複数の第１のメモリブロックとを結ぶ第１のデータバスと、
前記第２の入出力端子群と前記複数の第２のメモリブロックとを結ぶ第２のデータバスとを備え、
前記第１および第２のデータバスは、前記周囲領域における配線幅よりも配線幅が広く、かつ、前記周囲領域における隣接配線との間隔より間隔が広く配置されたデータ伝達線の部分を前記中央領域に含む、半導体記憶装置。 - 前記メモリ領域は、３行３列の９領域に分割され、
前記中央領域は、前記９領域のうちの第２行第２列の領域であり、
前記周囲領域は、前記第２行第２列の領域を取り囲む、前記９領域のうちの８領域であり、
前記８領域のうちの４領域には、前記複数の第１のメモリブロックの各々が配置され、残りの４領域には、前記複数の第２のメモリブロックの各々が配置される、請求項１に記載の半導体記憶装置。 - 前記第１および第２の入出力端子群は、各々の入出力端子が列を成して配置され、前記第１および第２のデータバスの前記データ伝達線の部分は、前記第１および第２の入出力端子群の入出力端子の列と並列に配置される、請求項２に記載の半導体記憶装置。
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| TW200845003A (en) * | 2007-05-01 | 2008-11-16 | Nanya Technology Corp | Semiconductor device and memory circuit layout method |
| KR100996187B1 (ko) * | 2008-01-18 | 2010-11-24 | 주식회사 하이닉스반도체 | 고집적 반도체 메모리 장치의 내부 구조 |
| US8159898B2 (en) * | 2008-01-18 | 2012-04-17 | Hynix Semiconductor Inc. | Architecture of highly integrated semiconductor memory device |
| US9700286B2 (en) | 2012-04-25 | 2017-07-11 | Kph Diagnostics Inc. | Fluid sample collection and testing device |
| KR102127966B1 (ko) * | 2013-12-20 | 2020-06-30 | 에스케이하이닉스 주식회사 | 반도체 장치 |
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