JP2002230976A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002230976A JP2002230976A JP2001029215A JP2001029215A JP2002230976A JP 2002230976 A JP2002230976 A JP 2002230976A JP 2001029215 A JP2001029215 A JP 2001029215A JP 2001029215 A JP2001029215 A JP 2001029215A JP 2002230976 A JP2002230976 A JP 2002230976A
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
- G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
- G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/12—Group selection circuits, e.g. for memory block selection, chip selection, array selection
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Dram (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 データバスのデータ伝播特性が改善された半
導体記憶装置を提供する。 【解決手段】 チップの中央領域ＣＥＮの周囲に配置さ
れるメモリアレイの配置を工夫することによりデータバ
スの総延長を低減させることができる。中央領域ＣＥＮ
に対して点対称な位置にある２つのメモリアレイの一方
を下位のＤＱ端子に対応するメモリアレイとし、他方を
上位ＤＱ端子に対応するメモリアレイとする。好ましく
は、上位ＤＱ端子に対応するメモリアレイと下位ＤＱ端
子に対応するメモリアレイとをそれぞれ集合配置する。
導体記憶装置を提供する。 【解決手段】 チップの中央領域ＣＥＮの周囲に配置さ
れるメモリアレイの配置を工夫することによりデータバ
スの総延長を低減させることができる。中央領域ＣＥＮ
に対して点対称な位置にある２つのメモリアレイの一方
を下位のＤＱ端子に対応するメモリアレイとし、他方を
上位ＤＱ端子に対応するメモリアレイとする。好ましく
は、上位ＤＱ端子に対応するメモリアレイと下位ＤＱ端
子に対応するメモリアレイとをそれぞれ集合配置する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に関し、より特定的には、メモリアレイがチップ中央の
周辺回路領域を取囲むように配置されている半導体記憶
装置のデータバスの構成に関する。
に関し、より特定的には、メモリアレイがチップ中央の
周辺回路領域を取囲むように配置されている半導体記憶
装置のデータバスの構成に関する。
【０００２】
【従来の技術】従来、シンクロナスダイナミックランダ
ムアクセスメモリ（ＳＤＲＡＭ）に代表されるダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）の記憶容量は
主に２のｎ乗ビットであった。この容量を実現するため
に、ＤＲＡＭのメモリアレイまたはバンクは２×２構
成、つまり２行２列に配置される構成を取ることが主流
であった。
ムアクセスメモリ（ＳＤＲＡＭ）に代表されるダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）の記憶容量は
主に２のｎ乗ビットであった。この容量を実現するため
に、ＤＲＡＭのメモリアレイまたはバンクは２×２構
成、つまり２行２列に配置される構成を取ることが主流
であった。
【０００３】しかし、３年の期間でメモリ容量が４倍の
新規ＤＲＡＭを開発するという従来のトレンドに沿った
メモリ容量の向上が、近年は技術的に難しくなってい
る。その一方、インターネットの普及など情報通信産業
の拡大に伴い、市場では旺盛なメモリ容量の需要が存在
する。このような状況下で、従来のトレンドから外れた
２の（２ｎ＋１）乗ビットの容量を持つＤＲＡＭが開発
されるケースが生じてきている。こうしたＤＲＡＭで
は、従来主流であった２行２列の配置構成ではなく、メ
モリアレイの変則的な配置構成を取ることも考えられ
る。
新規ＤＲＡＭを開発するという従来のトレンドに沿った
メモリ容量の向上が、近年は技術的に難しくなってい
る。その一方、インターネットの普及など情報通信産業
の拡大に伴い、市場では旺盛なメモリ容量の需要が存在
する。このような状況下で、従来のトレンドから外れた
２の（２ｎ＋１）乗ビットの容量を持つＤＲＡＭが開発
されるケースが生じてきている。こうしたＤＲＡＭで
は、従来主流であった２行２列の配置構成ではなく、メ
モリアレイの変則的な配置構成を取ることも考えられ
る。
【０００４】図１４は、従来のメモリアレイの変則的な
配置の一例を示した図である。図１４を参照して、半導
体記憶装置５００は、４つのバンクすなわちバンクＡ〜
Ｄを含む。バンクＡ，Ｂ，Ｃ，Ｄは、それぞれ上位のデ
ータ入出力端子ＵＤＱに対応するメモリアレイＡＵ，Ｂ
Ｕ，ＣＵ，ＤＵと下位のデータ入出力端子ＬＤＱに対応
するメモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬから構成され
ている。各メモリアレイの容量は６４Ｍビットであり、
各バンクの容量は、１２８Ｍビットである。
配置の一例を示した図である。図１４を参照して、半導
体記憶装置５００は、４つのバンクすなわちバンクＡ〜
Ｄを含む。バンクＡ，Ｂ，Ｃ，Ｄは、それぞれ上位のデ
ータ入出力端子ＵＤＱに対応するメモリアレイＡＵ，Ｂ
Ｕ，ＣＵ，ＤＵと下位のデータ入出力端子ＬＤＱに対応
するメモリアレイＡＬ，ＢＬ，ＣＬ，ＤＬから構成され
ている。各メモリアレイの容量は６４Ｍビットであり、
各バンクの容量は、１２８Ｍビットである。
【０００５】すなわち、バンクＡ，Ｂ，ＣおよびＤは、
それぞれ上位データ入出力端子に対応するメモリアレイ
ＡＵ，ＢＵ，ＣＵおよびＤＵを含む。
それぞれ上位データ入出力端子に対応するメモリアレイ
ＡＵ，ＢＵ，ＣＵおよびＤＵを含む。
【０００６】バンクＡ，Ｂ，ＣおよびＤは、さらに、そ
れぞれ下位のデータ入出力端子に対応するメモリアレイ
ＡＬ，ＢＬ，ＣＬおよびＤＬを含んでいる。
れぞれ下位のデータ入出力端子に対応するメモリアレイ
ＡＬ，ＢＬ，ＣＬおよびＤＬを含んでいる。
【０００７】メモリセルの単位ユニットの形状に起因し
て、複数のメモリセルが行列上に配列される各メモリア
レイは短辺がＬで長辺が２Ｌのサイズを有している。各
メモリアレイの一方の短辺に沿ってコラムデコーダ帯Ｃ
ＰＷが設けられる。コラムデコーダ帯ＣＰＷにはコラム
デコーダの他にプリアンプおよびライトドライバが含ま
れている。また、各メモリアレイには一方の長辺に沿っ
てロウデコーダ帯ＲＤが設けられる。
て、複数のメモリセルが行列上に配列される各メモリア
レイは短辺がＬで長辺が２Ｌのサイズを有している。各
メモリアレイの一方の短辺に沿ってコラムデコーダ帯Ｃ
ＰＷが設けられる。コラムデコーダ帯ＣＰＷにはコラム
デコーダの他にプリアンプおよびライトドライバが含ま
れている。また、各メモリアレイには一方の長辺に沿っ
てロウデコーダ帯ＲＤが設けられる。
【０００８】半導体記憶装置５００は、３行３列の領域
に分割される。第１行第１列，第１行第２列，第１行第
３列の領域にはそれぞれメモリアレイＡＬ，ＤＵ，ＤＬ
が配置されている。第２行第１列、第２行第３列の領域
にはそれぞれメモリアレイＡＵ，ＣＵが配置されてい
る。第３行第１列、第３行第２列、第３行第３列の領域
にはそれぞれメモリアレイＢＬ，ＢＵ，ＣＬが配置され
ている。
に分割される。第１行第１列，第１行第２列，第１行第
３列の領域にはそれぞれメモリアレイＡＬ，ＤＵ，ＤＬ
が配置されている。第２行第１列、第２行第３列の領域
にはそれぞれメモリアレイＡＵ，ＣＵが配置されてい
る。第３行第１列、第３行第２列、第３行第３列の領域
にはそれぞれメモリアレイＢＬ，ＢＵ，ＣＬが配置され
ている。
【０００９】第２行第２列の領域は中央領域ＣＥＮであ
る。中央領域ＣＥＮには、複数のパッドＰＤと図示しな
い周辺回路とが配置されている。複数のパッドＰＤは中
央領域ＣＥＮの長辺に平行な２列に分割配置されてい
る。メモリアレイＤＵに近い第１列には下位のデータ入
出力端子ＬＤＱに対応するパッドが含まれる。メモリア
レイＢＵに近い側のパッドＰＤの第２列には、上位のデ
ータ入出力端子ＵＤＱに対応するパッドが含まれてい
る。
る。中央領域ＣＥＮには、複数のパッドＰＤと図示しな
い周辺回路とが配置されている。複数のパッドＰＤは中
央領域ＣＥＮの長辺に平行な２列に分割配置されてい
る。メモリアレイＤＵに近い第１列には下位のデータ入
出力端子ＬＤＱに対応するパッドが含まれる。メモリア
レイＢＵに近い側のパッドＰＤの第２列には、上位のデ
ータ入出力端子ＵＤＱに対応するパッドが含まれてい
る。
【００１０】なお、データを授受するためのデータ入出
力端子が１６ビットの信号ＤＱ０〜ＤＱ１５を受ける場
合には、下位のデータ入出力端子ＬＤＱは信号ＤＱ０〜
ＤＱ７をそれぞれ受ける端子であり、上位のデータ入出
力端子ＵＤＱは信号ＤＱ８〜ＤＱ１５をそれぞれ受ける
端子である。
力端子が１６ビットの信号ＤＱ０〜ＤＱ１５を受ける場
合には、下位のデータ入出力端子ＬＤＱは信号ＤＱ０〜
ＤＱ７をそれぞれ受ける端子であり、上位のデータ入出
力端子ＵＤＱは信号ＤＱ８〜ＤＱ１５をそれぞれ受ける
端子である。
【００１１】このようなメモリアレイの配置に対応した
最も単純なデータバスの構成例が図１４に示されてい
る。メモリアレイ内のＩ／Ｏ線とデータバスはメモリア
レイ短辺側に配置されるコラムデコーダ帯ＣＰＷに含ま
れているプリアンプおよびライトドライバを介して相互
に接続されるため、データバスはチップ短辺に平行に各
コラムデコーダ帯ＣＰＷに近接して設けられる部分を含
むことになる。これらの部分とデータ入出力端子との間
のデータ伝達が可能なように、これらの部分は相互に接
続される。
最も単純なデータバスの構成例が図１４に示されてい
る。メモリアレイ内のＩ／Ｏ線とデータバスはメモリア
レイ短辺側に配置されるコラムデコーダ帯ＣＰＷに含ま
れているプリアンプおよびライトドライバを介して相互
に接続されるため、データバスはチップ短辺に平行に各
コラムデコーダ帯ＣＰＷに近接して設けられる部分を含
むことになる。これらの部分とデータ入出力端子との間
のデータ伝達が可能なように、これらの部分は相互に接
続される。
【００１２】
【発明が解決しようとする課題】図１４に示した従来の
メモリアレイの配置は、データバスの総延長に対する検
討が十分になされていなかった。すなわち、図１４で
は、３行３列の配置構成において半導体記憶装置５００
には、下位データ入出力端子ＬＤＱにデータを伝達する
ためのデータバス５０２と、上位データ入出力端子ＵＤ
Ｑにデータを伝達するためのデータバス５０４とが設け
られている。
メモリアレイの配置は、データバスの総延長に対する検
討が十分になされていなかった。すなわち、図１４で
は、３行３列の配置構成において半導体記憶装置５００
には、下位データ入出力端子ＬＤＱにデータを伝達する
ためのデータバス５０２と、上位データ入出力端子ＵＤ
Ｑにデータを伝達するためのデータバス５０４とが設け
られている。
【００１３】メモリアレイの配置をこのようにすると、
データバス５０２の長さの総延長は、メモリアレイ短辺
長をＬとすれば８Ｌ程度になる。この場合はデータバス
の総延長が最も長くなってしまう。そして、データバス
自身の負荷が最も大きいので、半導体記憶装置のデータ
授受の際のＣＡＳレイテンシが短い場合には、読出動作
時の周波数特性を著しく悪化させてしまう可能性があ
る。また、実効的なデータ書込時間の増加にも繋がり、
メモリアレイに高速にデータを書込むことが困難とな
る。
データバス５０２の長さの総延長は、メモリアレイ短辺
長をＬとすれば８Ｌ程度になる。この場合はデータバス
の総延長が最も長くなってしまう。そして、データバス
自身の負荷が最も大きいので、半導体記憶装置のデータ
授受の際のＣＡＳレイテンシが短い場合には、読出動作
時の周波数特性を著しく悪化させてしまう可能性があ
る。また、実効的なデータ書込時間の増加にも繋がり、
メモリアレイに高速にデータを書込むことが困難とな
る。
【００１４】以上のように、中央領域の周辺にメモリア
レイを配置する変則的なアレイ配置の構成では、単純な
メモリアレイ配置あるいはデータバス構成を採用するこ
とは必要な仕様を満たすことを困難にする可能性が高
い。
レイを配置する変則的なアレイ配置の構成では、単純な
メモリアレイ配置あるいはデータバス構成を採用するこ
とは必要な仕様を満たすことを困難にする可能性が高
い。
【００１５】この発明の目的は、メモリアレイがチップ
中央の周辺回路領域を取囲むように配置されている場合
に、データバスの負荷を低減して動作周波数特性が改善
された半導体記憶装置を提供することを目的とする。
中央の周辺回路領域を取囲むように配置されている場合
に、データバスの負荷を低減して動作周波数特性が改善
された半導体記憶装置を提供することを目的とする。
【００１６】
【課題を解決するための手段】請求項１に記載の半導体
記憶装置は、半導体基板の主表面のメモリ領域に形成さ
れる半導体記憶装置であって、メモリ領域内の中央領域
にそれぞれ集合して配置される第１、第２の入出力端子
群と、中央領域を取り囲む周囲領域に配置され、第１の
入出力端子群とデータ授受を行なう複数の第１のメモリ
ブロックと、周囲領域内において、中央領域に対してそ
れぞれ複数の第１のメモリブロックと対称となる位置に
配置され、かつ、第１のメモリブロックと共に中央領域
を取り囲むように配置され、第２の入出力端子群とデー
タ授受を行なう複数の第２のメモリブロックと、第１の
入出力端子群と複数の第１のメモリブロックとを結ぶ第
１のデータバスと、第２の入出力端子群と複数の第２の
メモリブロックとを結ぶ第２のデータバスとを備える。
記憶装置は、半導体基板の主表面のメモリ領域に形成さ
れる半導体記憶装置であって、メモリ領域内の中央領域
にそれぞれ集合して配置される第１、第２の入出力端子
群と、中央領域を取り囲む周囲領域に配置され、第１の
入出力端子群とデータ授受を行なう複数の第１のメモリ
ブロックと、周囲領域内において、中央領域に対してそ
れぞれ複数の第１のメモリブロックと対称となる位置に
配置され、かつ、第１のメモリブロックと共に中央領域
を取り囲むように配置され、第２の入出力端子群とデー
タ授受を行なう複数の第２のメモリブロックと、第１の
入出力端子群と複数の第１のメモリブロックとを結ぶ第
１のデータバスと、第２の入出力端子群と複数の第２の
メモリブロックとを結ぶ第２のデータバスとを備える。
【００１７】請求項２に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、周囲領域
は、第１、第２の領域に分割され、複数の第１のメモリ
ブロックは、第１の領域に集合的に配置され、複数の第
２のメモリブロックは、第２の領域に集合的に配置され
る。
項１に記載の半導体記憶装置の構成において、周囲領域
は、第１、第２の領域に分割され、複数の第１のメモリ
ブロックは、第１の領域に集合的に配置され、複数の第
２のメモリブロックは、第２の領域に集合的に配置され
る。
【００１８】請求項３に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、半導体記
憶装置は、複数の上位側のビットと複数の下位側のビッ
トを含む複数ビットのデータを外部と授受し、第１の入
出力端子群は、複数の上位側のビットの授受を行ない、
第２の入出力端子群は、複数の下位側のビットの授受を
行なう。
項１に記載の半導体記憶装置の構成において、半導体記
憶装置は、複数の上位側のビットと複数の下位側のビッ
トを含む複数ビットのデータを外部と授受し、第１の入
出力端子群は、複数の上位側のビットの授受を行ない、
第２の入出力端子群は、複数の下位側のビットの授受を
行なう。
【００１９】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成において、メモリ領
域は、３行３列の９領域に分割され、中央領域は、９領
域のうちの第２行第２列の領域であり、周囲領域は、第
２行第２列を取り囲む、９領域のうちの８領域であり、
８領域には、複数の第１、第２のメモリブロックのうち
の１つのメモリブロックがそれぞれ配置される。
項１に記載の半導体記憶装置の構成において、メモリ領
域は、３行３列の９領域に分割され、中央領域は、９領
域のうちの第２行第２列の領域であり、周囲領域は、第
２行第２列を取り囲む、９領域のうちの８領域であり、
８領域には、複数の第１、第２のメモリブロックのうち
の１つのメモリブロックがそれぞれ配置される。
【００２０】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の構成に加えて、第１のデ
ータバスは、周囲領域における配線幅よりも配線幅が広
く、かつ、周囲領域における隣接配線との間隔が広く配
置されたデータ伝達線の部分を中央領域に含む。
項１に記載の半導体記憶装置の構成に加えて、第１のデ
ータバスは、周囲領域における配線幅よりも配線幅が広
く、かつ、周囲領域における隣接配線との間隔が広く配
置されたデータ伝達線の部分を中央領域に含む。
【００２１】請求項６に記載の半導体記憶装置は、半導
体基板の主表面のメモリ領域に形成される半導体記憶装
置であって、メモリ領域内の中央領域にそれぞれ集合し
て配置される第１、第２の入出力端子群と、中央領域を
取り囲む周囲領域に配置され、第１の入出力端子群とデ
ータ授受を行なう複数の第１のメモリブロックと、周囲
領域内において、第１のメモリブロックと共に中央領域
を取り囲むように配置され、第２の入出力端子群とデー
タ授受を行なう複数の第２のメモリブロックと、第１の
入出力端子群と複数の第１のメモリブロックとを結ぶ第
１のデータバスと、第２の入出力端子群と複数の第２の
メモリブロックとを結ぶ第２のデータバスとを備え、第
２のデータバスは、複数の第２のメモリブロックのうち
の１つとデータ授受する第１のサブデータバスと、複数
の第２のメモリブロックのうちの他の１つとデータ授受
する第２のサブデータバスとを含み、中央領域に配置さ
れ、アドレス信号に応じて、第１、第２のサブデータバ
スのいずれか一方を選択して、第２の入出力端子群とデ
ータ授受を行なう選択回路とを備える。
体基板の主表面のメモリ領域に形成される半導体記憶装
置であって、メモリ領域内の中央領域にそれぞれ集合し
て配置される第１、第２の入出力端子群と、中央領域を
取り囲む周囲領域に配置され、第１の入出力端子群とデ
ータ授受を行なう複数の第１のメモリブロックと、周囲
領域内において、第１のメモリブロックと共に中央領域
を取り囲むように配置され、第２の入出力端子群とデー
タ授受を行なう複数の第２のメモリブロックと、第１の
入出力端子群と複数の第１のメモリブロックとを結ぶ第
１のデータバスと、第２の入出力端子群と複数の第２の
メモリブロックとを結ぶ第２のデータバスとを備え、第
２のデータバスは、複数の第２のメモリブロックのうち
の１つとデータ授受する第１のサブデータバスと、複数
の第２のメモリブロックのうちの他の１つとデータ授受
する第２のサブデータバスとを含み、中央領域に配置さ
れ、アドレス信号に応じて、第１、第２のサブデータバ
スのいずれか一方を選択して、第２の入出力端子群とデ
ータ授受を行なう選択回路とを備える。
【００２２】請求項７に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、選択回路
は、アドレス信号に応じて第１、第２のサブデータバス
のいずれか一方を選択するセレクタと、セレクタを介し
て伝達される読出データを増幅するリードデータアンプ
と、リードデータアンプの出力を第２の入出力端子群に
出力する出力バッファと、第２の入出力端子群に外部か
ら与えられる入力データ信号を受ける入力バッファと、
アドレス信号に応じて第１、第２のサブデータバスのい
ずれか一方を選択し、入力バッファの出力に応じて選択
されたサブデータバスを駆動するバスドライバを含む。
項６に記載の半導体記憶装置の構成に加えて、選択回路
は、アドレス信号に応じて第１、第２のサブデータバス
のいずれか一方を選択するセレクタと、セレクタを介し
て伝達される読出データを増幅するリードデータアンプ
と、リードデータアンプの出力を第２の入出力端子群に
出力する出力バッファと、第２の入出力端子群に外部か
ら与えられる入力データ信号を受ける入力バッファと、
アドレス信号に応じて第１、第２のサブデータバスのい
ずれか一方を選択し、入力バッファの出力に応じて選択
されたサブデータバスを駆動するバスドライバを含む。
【００２３】請求項８に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成に加えて、選択回路
は、第２の入出力端子群とデータ授受を行なうメインデ
ータバスと、アドレス信号に応じてメインデータバスと
第１のサブデータバスとを接続する第１のスイッチ回路
と、アドレス信号に応じてメインデータバスと第２のサ
ブデータバスとを接続する第２のスイッチ回路とを含
む。
項６に記載の半導体記憶装置の構成に加えて、選択回路
は、第２の入出力端子群とデータ授受を行なうメインデ
ータバスと、アドレス信号に応じてメインデータバスと
第１のサブデータバスとを接続する第１のスイッチ回路
と、アドレス信号に応じてメインデータバスと第２のサ
ブデータバスとを接続する第２のスイッチ回路とを含
む。
【００２４】請求項９に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の構成において、メモリ領
域は、３行３列の９領域に分割され、中央領域は、９領
域のうちの第２行第２列の領域であり、周囲領域は、第
２行第２列を取り囲む、９領域のうちの８領域であり、
８領域には、複数の第１、第２のメモリブロックのうち
の１つのメモリブロックがそれぞれ配置される。
項６に記載の半導体記憶装置の構成において、メモリ領
域は、３行３列の９領域に分割され、中央領域は、９領
域のうちの第２行第２列の領域であり、周囲領域は、第
２行第２列を取り囲む、９領域のうちの８領域であり、
８領域には、複数の第１、第２のメモリブロックのうち
の１つのメモリブロックがそれぞれ配置される。
【００２５】請求項１０に記載の半導体記憶装置は、請
求項６に記載の半導体記憶装置の構成に加えて、第１の
データバスは、周囲領域における配線幅よりも配線幅が
広く、かつ、周囲領域における隣接配線との間隔が広く
配置されたデータ伝達線の部分を中央領域に含む。
求項６に記載の半導体記憶装置の構成に加えて、第１の
データバスは、周囲領域における配線幅よりも配線幅が
広く、かつ、周囲領域における隣接配線との間隔が広く
配置されたデータ伝達線の部分を中央領域に含む。
【００２６】
【発明の実施の形態】以下において、本発明の実施の形
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
態について図面を参照して詳しく説明する。なお、図中
同一符号は同一または相当部分を示す。
【００２７】［実施の形態１］図１は、本発明の実施の
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。
形態１の半導体記憶装置１の構成を示す概略ブロック図
である。
【００２８】図１を参照して、半導体記憶装置１は、各
々が行列状に配列される複数のメモリセルを有するメモ
リアレイバンクＡ〜Ｄと、外部から与えられるアドレス
信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０〜Ｂ
Ａ１をクロック信号ＣＬＫＩに同期して取込み、内部行
アドレス、内部列アドレスおよび内部バンクアドレスを
出力するアドレスバッファ２と、外部からクロック信号
ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて半
導体記憶装置内部で用いられるクロック信号ＣＬＫＩ、
ＣＬＫＱを出力するクロックバッファ４と、外部から与
えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ
およびマスク信号ＤＱＭＵ／Ｌをクロック信号ＣＬＫＩ
に同期して取込む制御信号入力バッファ６とを含む。
々が行列状に配列される複数のメモリセルを有するメモ
リアレイバンクＡ〜Ｄと、外部から与えられるアドレス
信号Ａ０〜Ａ１２およびバンクアドレス信号ＢＡ０〜Ｂ
Ａ１をクロック信号ＣＬＫＩに同期して取込み、内部行
アドレス、内部列アドレスおよび内部バンクアドレスを
出力するアドレスバッファ２と、外部からクロック信号
ＣＬＫおよびクロックイネーブル信号ＣＫＥを受けて半
導体記憶装置内部で用いられるクロック信号ＣＬＫＩ、
ＣＬＫＱを出力するクロックバッファ４と、外部から与
えられる制御信号／ＣＳ、／ＲＡＳ、／ＣＡＳ、／ＷＥ
およびマスク信号ＤＱＭＵ／Ｌをクロック信号ＣＬＫＩ
に同期して取込む制御信号入力バッファ６とを含む。
【００２９】半導体記憶装置１は、さらに、アドレスバ
ッファ２から内部アドレス信号を受け、かつ、制御信号
入力バッファ６からクロック信号に同期化された制御信
号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受
けてクロック信号ＣＬＫＩに同期して各ブロックに制御
信号を出力するコントロール回路と、コントロール回路
で認識された動作モードを保持するモードレジスタとを
含む。図１においては、コントロール回路とモードレジ
スタとを１つのブロック８で示す。
ッファ２から内部アドレス信号を受け、かつ、制御信号
入力バッファ６からクロック信号に同期化された制御信
号ｉｎｔ．ＲＡＳ、ｉｎｔ．ＣＡＳ、ｉｎｔ．ＷＥを受
けてクロック信号ＣＬＫＩに同期して各ブロックに制御
信号を出力するコントロール回路と、コントロール回路
で認識された動作モードを保持するモードレジスタとを
含む。図１においては、コントロール回路とモードレジ
スタとを１つのブロック８で示す。
【００３０】コントロール回路は、内部バンクアドレス
信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバ
ンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎ
ｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマン
ドデコーダとを含んでいる。
信号ｉｎｔ．ＢＡ０、ｉｎｔ．ＢＡ１をデコードするバ
ンクアドレスデコーダと制御信号ｉｎｔ．ＲＡＳ、ｉｎ
ｔ．ＣＡＳ、ｉｎｔ．ＷＥを受けてデコードするコマン
ドデコーダとを含んでいる。
【００３１】半導体記憶装置１は、さらに、メモリアレ
イバンクＡ〜Ｄにそれぞれ対応して設けられ、アドレス
バッファ２から与えられた行アドレス信号Ｘをデコード
する行デコーダとこの行デコーダの出力信号に従ってメ
モリアレイバンクＡ〜Ｄの内部のアドレス指定された行
（ワード線）を選択状態へ駆動するためのワードドライ
バとを含む。図１では、行デコーダとワードドライバを
まとめてブロック１０＃０〜１０＃３として示す。
イバンクＡ〜Ｄにそれぞれ対応して設けられ、アドレス
バッファ２から与えられた行アドレス信号Ｘをデコード
する行デコーダとこの行デコーダの出力信号に従ってメ
モリアレイバンクＡ〜Ｄの内部のアドレス指定された行
（ワード線）を選択状態へ駆動するためのワードドライ
バとを含む。図１では、行デコーダとワードドライバを
まとめてブロック１０＃０〜１０＃３として示す。
【００３２】半導体記憶装置１は、さらに、アドレスバ
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンクＡ〜Ｄの選択行に接続され
るメモリセルのデータの検知および増幅を行なうセンス
アンプ１６＃０〜１６＃３とをさらに含む。
ッファ２から与えられた内部列アドレス信号Ｙをデコー
ドして列選択信号を発生する列デコーダ１２＃０〜１２
＃３と、メモリアレイバンクＡ〜Ｄの選択行に接続され
るメモリセルのデータの検知および増幅を行なうセンス
アンプ１６＃０〜１６＃３とをさらに含む。
【００３３】半導体記憶装置１は、さらに、外部から書
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
込データを受けて内部書込データを生成する入力バッフ
ァ２２と、入力バッファ２２からの内部書込データを増
幅して選択メモリセルへ伝達するライトドライバと、選
択メモリセルから読出されたデータを増幅するプリアン
プと、このプリアンプからのデータをさらにバッファ処
理して外部に出力する出力バッファ２０とを含む。
【００３４】プリアンプおよびライトドライバはメモリ
アレイバンクＡ〜Ｄに対応してそれぞれ設けられてい
る。図１では、プリアンプとライトドライバは１つのブ
ロックとしてブロック１８＃０〜１８＃３として示され
る。
アレイバンクＡ〜Ｄに対応してそれぞれ設けられてい
る。図１では、プリアンプとライトドライバは１つのブ
ロックとしてブロック１８＃０〜１８＃３として示され
る。
【００３５】なお、入力バッファ２２および出力バッフ
ァ２０はクロックバッファ４からクロック信号ＣＬＫＱ
を受けてこれに同期してデータ入出力端子ＤＱ０〜ＤＱ
１５を介して外部とデータを授受する。
ァ２０はクロックバッファ４からクロック信号ＣＬＫＱ
を受けてこれに同期してデータ入出力端子ＤＱ０〜ＤＱ
１５を介して外部とデータを授受する。
【００３６】図２は、実施の形態１のメモリアレイ配置
およびデータバス引き回しの第１例である半導体記憶装
置４０を説明するための配置図である。
およびデータバス引き回しの第１例である半導体記憶装
置４０を説明するための配置図である。
【００３７】図２を参照して、半導体記憶装置４０は、
３行３列の領域に分割され、これらの領域うち中央に位
置する第２行第２列の領域を取り囲むように、メモリア
レイが各領域に配置される変則的なメモリアレイの配置
がとられている。
３行３列の領域に分割され、これらの領域うち中央に位
置する第２行第２列の領域を取り囲むように、メモリア
レイが各領域に配置される変則的なメモリアレイの配置
がとられている。
【００３８】半導体記憶装置４０は、４つのバンクすな
わちバンクＡ〜Ｄを含む。バンクＡ，Ｂ，Ｃ，Ｄは、そ
れぞれ上位のデータ入出力端子ＵＤＱに対応するメモリ
アレイＡＵ，ＢＵ，ＣＵ，ＤＵと下位のデータ入出力端
子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬ，Ｄ
Ｌから構成されている。各メモリアレイの容量は６４Ｍ
ビットであり、各バンクの容量は、１２８Ｍビットであ
る。
わちバンクＡ〜Ｄを含む。バンクＡ，Ｂ，Ｃ，Ｄは、そ
れぞれ上位のデータ入出力端子ＵＤＱに対応するメモリ
アレイＡＵ，ＢＵ，ＣＵ，ＤＵと下位のデータ入出力端
子ＬＤＱに対応するメモリアレイＡＬ，ＢＬ，ＣＬ，Ｄ
Ｌから構成されている。各メモリアレイの容量は６４Ｍ
ビットであり、各バンクの容量は、１２８Ｍビットであ
る。
【００３９】すなわち、バンクＡ，Ｂ，ＣおよびＤは、
それぞれ上位データ入出力端子に対応するメモリアレイ
ＡＵ，ＢＵ，ＣＵおよびＤＵを含む。
それぞれ上位データ入出力端子に対応するメモリアレイ
ＡＵ，ＢＵ，ＣＵおよびＤＵを含む。
【００４０】バンクＡ，Ｂ，ＣおよびＤは、さらに、そ
れぞれ下位のデータ入出力端子に対応するメモリアレイ
ＡＬ，ＢＬ，ＣＬおよびＤＬを含む。
れぞれ下位のデータ入出力端子に対応するメモリアレイ
ＡＬ，ＢＬ，ＣＬおよびＤＬを含む。
【００４１】メモリセルの単位ユニットの形状に起因し
て、複数のメモリセルが行列上に配列される各メモリア
レイは短辺がＬで長辺が２Ｌのサイズを有している。各
メモリアレイに対応して、一方の短辺に沿ってコラムデ
コーダ帯ＣＰＷが設けられる。コラムデコーダ帯ＣＰＷ
にはコラムデコーダの他にプリアンプおよびライトドラ
イバが含まれている。また、各メモリアレイに対応して
一方の長辺に沿ってロウデコーダ帯ＲＤが設けられる。
て、複数のメモリセルが行列上に配列される各メモリア
レイは短辺がＬで長辺が２Ｌのサイズを有している。各
メモリアレイに対応して、一方の短辺に沿ってコラムデ
コーダ帯ＣＰＷが設けられる。コラムデコーダ帯ＣＰＷ
にはコラムデコーダの他にプリアンプおよびライトドラ
イバが含まれている。また、各メモリアレイに対応して
一方の長辺に沿ってロウデコーダ帯ＲＤが設けられる。
【００４２】第１行第１列，第１行第２列，第１行第３
列の領域にはそれぞれメモリアレイＡＬ，ＤＬ，ＤＵが
配置されている。第２行第１列、第２行第３列の領域に
はそれぞれメモリアレイＡＵ，ＣＬが配置されている。
第３行第１列、第３行第２列、第３行第３列の領域には
それぞれメモリアレイＢＬ，ＢＵ，ＣＵが配置されてい
る。
列の領域にはそれぞれメモリアレイＡＬ，ＤＬ，ＤＵが
配置されている。第２行第１列、第２行第３列の領域に
はそれぞれメモリアレイＡＵ，ＣＬが配置されている。
第３行第１列、第３行第２列、第３行第３列の領域には
それぞれメモリアレイＢＬ，ＢＵ，ＣＵが配置されてい
る。
【００４３】メモリアレイＡＬに対応するコラムデコー
ダ帯ＣＰＷは、第１行第２列の領域に近い方のメモリア
レイＡＬの短辺に沿って配置される。メモリアレイＡＬ
に対応するロウデコーダ帯ＲＤは、第２行第１列の領域
に近い方のメモリアレイＡＬの長辺に沿って配置され
る。
ダ帯ＣＰＷは、第１行第２列の領域に近い方のメモリア
レイＡＬの短辺に沿って配置される。メモリアレイＡＬ
に対応するロウデコーダ帯ＲＤは、第２行第１列の領域
に近い方のメモリアレイＡＬの長辺に沿って配置され
る。
【００４４】メモリアレイＤＬに対応するコラムデコー
ダ帯ＣＰＷは、第１行第３列の領域に近い方のメモリア
レイＤＬの短辺に沿って配置される。メモリアレイＤＬ
に対応するロウデコーダ帯ＲＤは、第２行第２列の領域
に近い方のメモリアレイＤＬの長辺に沿って配置され
る。
ダ帯ＣＰＷは、第１行第３列の領域に近い方のメモリア
レイＤＬの短辺に沿って配置される。メモリアレイＤＬ
に対応するロウデコーダ帯ＲＤは、第２行第２列の領域
に近い方のメモリアレイＤＬの長辺に沿って配置され
る。
【００４５】メモリアレイＤＵに対応するコラムデコー
ダ帯ＣＰＷは、第１行第２列の領域に近い方のメモリア
レイＤＵの短辺に沿って配置される。メモリアレイＤＵ
に対応するロウデコーダ帯ＲＤは、第２行第３列の領域
に近い方のメモリアレイＤＵの長辺に沿って配置され
る。
ダ帯ＣＰＷは、第１行第２列の領域に近い方のメモリア
レイＤＵの短辺に沿って配置される。メモリアレイＤＵ
に対応するロウデコーダ帯ＲＤは、第２行第３列の領域
に近い方のメモリアレイＤＵの長辺に沿って配置され
る。
【００４６】メモリアレイＡＵに対応するコラムデコー
ダ帯ＣＰＷは、第２行第２列の領域に近い方のメモリア
レイＡＵの短辺に沿って配置される。メモリアレイＡＵ
に対応するロウデコーダ帯ＲＤは、第１行第１列の領域
に近い方のメモリアレイＡＵの長辺に沿って配置され
る。
ダ帯ＣＰＷは、第２行第２列の領域に近い方のメモリア
レイＡＵの短辺に沿って配置される。メモリアレイＡＵ
に対応するロウデコーダ帯ＲＤは、第１行第１列の領域
に近い方のメモリアレイＡＵの長辺に沿って配置され
る。
【００４７】メモリアレイＣＬに対応するコラムデコー
ダ帯ＣＰＷは、第２行第２列の領域に近い方のメモリア
レイＣＬの短辺に沿って配置される。メモリアレイＣＬ
に対応するロウデコーダ帯ＲＤは、第３行第３列の領域
に近い方のメモリアレイＣＬの長辺に沿って配置され
る。
ダ帯ＣＰＷは、第２行第２列の領域に近い方のメモリア
レイＣＬの短辺に沿って配置される。メモリアレイＣＬ
に対応するロウデコーダ帯ＲＤは、第３行第３列の領域
に近い方のメモリアレイＣＬの長辺に沿って配置され
る。
【００４８】メモリアレイＢＬに対応するコラムデコー
ダ帯ＣＰＷは、第３行第２列の領域に近い方のメモリア
レイＢＬの短辺に沿って配置される。メモリアレイＢＬ
に対応するロウデコーダ帯ＲＤは、第２行第１列の領域
に近い方のメモリアレイＢＬの長辺に沿って配置され
る。
ダ帯ＣＰＷは、第３行第２列の領域に近い方のメモリア
レイＢＬの短辺に沿って配置される。メモリアレイＢＬ
に対応するロウデコーダ帯ＲＤは、第２行第１列の領域
に近い方のメモリアレイＢＬの長辺に沿って配置され
る。
【００４９】メモリアレイＢＵに対応するコラムデコー
ダ帯ＣＰＷは、第３行第１列の領域に近い方のメモリア
レイＢＵの短辺に沿って配置される。メモリアレイＢＵ
に対応するロウデコーダ帯ＲＤは、第２行第２列の領域
に近い方のメモリアレイＢＵの長辺に沿って配置され
る。
ダ帯ＣＰＷは、第３行第１列の領域に近い方のメモリア
レイＢＵの短辺に沿って配置される。メモリアレイＢＵ
に対応するロウデコーダ帯ＲＤは、第２行第２列の領域
に近い方のメモリアレイＢＵの長辺に沿って配置され
る。
【００５０】メモリアレイＣＵに対応するコラムデコー
ダ帯ＣＰＷは、第３行第２列の領域に近い方のメモリア
レイＣＵの短辺に沿って配置される。メモリアレイＣＵ
に対応するロウデコーダ帯ＲＤは、第２行第３列の領域
に近い方のメモリアレイＣＵの長辺に沿って配置され
る。
ダ帯ＣＰＷは、第３行第２列の領域に近い方のメモリア
レイＣＵの短辺に沿って配置される。メモリアレイＣＵ
に対応するロウデコーダ帯ＲＤは、第２行第３列の領域
に近い方のメモリアレイＣＵの長辺に沿って配置され
る。
【００５１】第２行第２列の領域は中央領域ＣＥＮであ
る。中央領域ＣＥＮには、複数のパッドＰＤと図示しな
い周辺回路とが配置されている。複数のパッドＰＤは中
央領域ＣＥＮの長辺に平行な２列に分割配置されてい
る。メモリアレイＤＬに近い第１列には下位のデータ入
出力端子ＬＤＱに対応するパッドが含まれる。メモリア
レイＢＵに近い側のパッドＰＤの第２列には、上位のデ
ータ入出力端子ＵＤＱに対応するパッドが含まれてい
る。
る。中央領域ＣＥＮには、複数のパッドＰＤと図示しな
い周辺回路とが配置されている。複数のパッドＰＤは中
央領域ＣＥＮの長辺に平行な２列に分割配置されてい
る。メモリアレイＤＬに近い第１列には下位のデータ入
出力端子ＬＤＱに対応するパッドが含まれる。メモリア
レイＢＵに近い側のパッドＰＤの第２列には、上位のデ
ータ入出力端子ＵＤＱに対応するパッドが含まれてい
る。
【００５２】なお、データを授受するためのデータ入出
力端子が、たとえば１６ビットの信号ＤＱ０〜ＤＱ１５
を受ける場合には、下位のデータ入出力端子ＬＤＱは信
号ＤＱ０〜ＤＱ７をそれぞれ受ける端子であり、上位の
データ入出力端子ＵＤＱは信号ＤＱ８〜ＤＱ１５をそれ
ぞれ受ける端子である。
力端子が、たとえば１６ビットの信号ＤＱ０〜ＤＱ１５
を受ける場合には、下位のデータ入出力端子ＬＤＱは信
号ＤＱ０〜ＤＱ７をそれぞれ受ける端子であり、上位の
データ入出力端子ＵＤＱは信号ＤＱ８〜ＤＱ１５をそれ
ぞれ受ける端子である。
【００５３】図２に示した配置構成では、バンクを構成
するメモリアレイの配置を工夫することでデータバスの
総延長を８Ｌより短くすることが可能となっている。
するメモリアレイの配置を工夫することでデータバスの
総延長を８Ｌより短くすることが可能となっている。
【００５４】たとえば、半導体記憶装置４０の中央領域
４６に対して点対称をなす位置に配置される２つのメモ
リアレイの一方が下位データ入出力端子ＬＤＱに対応し
たメモリアレイであるときは、他方は、上位データ入出
力端子ＵＤＱに対応したメモリアレイとなるようにメモ
リアレイを配置する。
４６に対して点対称をなす位置に配置される２つのメモ
リアレイの一方が下位データ入出力端子ＬＤＱに対応し
たメモリアレイであるときは、他方は、上位データ入出
力端子ＵＤＱに対応したメモリアレイとなるようにメモ
リアレイを配置する。
【００５５】具体的には、図２において第１行第１列の
メモリアレイＡＬは下位データ入出力端子ＬＤＱに対応
したメモリアレイであり、中央領域４６に対してメモリ
アレイＡＬと点対称をなす位置である第３行第３列に配
置されるメモリアレイＣＵは、上位データ入出力端子Ｕ
ＤＱに対応して設けられるメモリアレイＣＵである。ま
た、第１行第２列、第２行第３列、第３行第１列には下
位データ入出力端子に対応するメモリアレイＤＬ，Ｃ
Ｌ，ＢＬが配置されており、これらとそれぞれ点対称な
位置をなす第３行第２列、第２行第１列、第１行第３列
の領域には上位データ入出力端子に対応するメモリアレ
イＢＵ，ＡＵ，ＤＵが配置されている。このように配置
を行なうと、下位側のデータバス４２および上位側のデ
ータバス４４は、ともに総延長が７Ｌとなる。
メモリアレイＡＬは下位データ入出力端子ＬＤＱに対応
したメモリアレイであり、中央領域４６に対してメモリ
アレイＡＬと点対称をなす位置である第３行第３列に配
置されるメモリアレイＣＵは、上位データ入出力端子Ｕ
ＤＱに対応して設けられるメモリアレイＣＵである。ま
た、第１行第２列、第２行第３列、第３行第１列には下
位データ入出力端子に対応するメモリアレイＤＬ，Ｃ
Ｌ，ＢＬが配置されており、これらとそれぞれ点対称な
位置をなす第３行第２列、第２行第１列、第１行第３列
の領域には上位データ入出力端子に対応するメモリアレ
イＢＵ，ＡＵ，ＤＵが配置されている。このように配置
を行なうと、下位側のデータバス４２および上位側のデ
ータバス４４は、ともに総延長が７Ｌとなる。
【００５６】図２の配置では、バンクを構成するメモリ
アレイが隣接し、かつロウデコーダ帯ＲＤ同士が向き合
うか、あるいは、コラムデコーダ帯ＣＰＷ同士が向き合
うように配置されているため、バンク制御信号を発生す
る回路が配置される領域ＣＲＯＳＳ＿Ｓ，ＣＲＯＳＳ＿
Ｎのレイアウトが容易となる。
アレイが隣接し、かつロウデコーダ帯ＲＤ同士が向き合
うか、あるいは、コラムデコーダ帯ＣＰＷ同士が向き合
うように配置されているため、バンク制御信号を発生す
る回路が配置される領域ＣＲＯＳＳ＿Ｓ，ＣＲＯＳＳ＿
Ｎのレイアウトが容易となる。
【００５７】なお、領域ＣＲＯＳＳ＿ＳはバンクＡおよ
びＢに対応する領域であり、領域ＣＲＯＳＳ＿Ｎはバン
クＣおよびＤに対応する領域である。そして、領域ＣＲ
ＯＳＳ＿Ｓ，ＣＲＯＳＳ＿Ｎから各メモリアレイまでの
信号配線も容易となる。
びＢに対応する領域であり、領域ＣＲＯＳＳ＿Ｎはバン
クＣおよびＤに対応する領域である。そして、領域ＣＲ
ＯＳＳ＿Ｓ，ＣＲＯＳＳ＿Ｎから各メモリアレイまでの
信号配線も容易となる。
【００５８】図３は、実施の形態１のメモリアレイ配置
およびデータバス引き回しの第２例である半導体記憶装
置５０を説明するための図である。
およびデータバス引き回しの第２例である半導体記憶装
置５０を説明するための図である。
【００５９】図３を参照して、半導体記憶装置５０上に
はメモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷ
が第１行第１列の領域にあるメモリアレイＡＬ側に配置
され、メモリアレイＢＵに対応するコラムデコーダ帯Ｃ
ＰＷが第３行第３列の領域にあるメモリアレイＣＵ側に
配置される点が図２に示した半導体記憶装置４０におけ
る配置例と異なっている。他のメモリアレイの配置や、
コラムデコーダ帯の配置、ロウデコーダ帯の配置は図２
に示した場合と同様であり説明は繰返さない。
はメモリアレイＤＬに対応するコラムデコーダ帯ＣＰＷ
が第１行第１列の領域にあるメモリアレイＡＬ側に配置
され、メモリアレイＢＵに対応するコラムデコーダ帯Ｃ
ＰＷが第３行第３列の領域にあるメモリアレイＣＵ側に
配置される点が図２に示した半導体記憶装置４０におけ
る配置例と異なっている。他のメモリアレイの配置や、
コラムデコーダ帯の配置、ロウデコーダ帯の配置は図２
に示した場合と同様であり説明は繰返さない。
【００６０】図３に示したようなメモリアレイの配置を
採用すると、下位側のデータバス５２はメモリアレイＤ
ＬとＤＵの間の部分を削減することが可能となる点が図
２に示したデータバス４２と異なる。上位側のデータバ
ス５４は、メモリアレイＢＬとメモリアレイＢＵとの間
の部分を削減することが可能となる点が図２に示したデ
ータバス４４と異なる。この結果、データバス５２，５
４のそれぞれの総延長はおよそ６Ｌとなり、さらに高速
なデータの伝達が可能となる。ただし、図２に示した場
合と比べてバンクＢに含まれるメモリアレイＢＬ，ＢＵ
のコラムデコーダ帯ＣＰＷ同士が離れてしまうため制御
信号の配線負荷が大きくなるので、この点を考慮するこ
とが必要となる。バンクＤについても同様なことがいえ
る。
採用すると、下位側のデータバス５２はメモリアレイＤ
ＬとＤＵの間の部分を削減することが可能となる点が図
２に示したデータバス４２と異なる。上位側のデータバ
ス５４は、メモリアレイＢＬとメモリアレイＢＵとの間
の部分を削減することが可能となる点が図２に示したデ
ータバス４４と異なる。この結果、データバス５２，５
４のそれぞれの総延長はおよそ６Ｌとなり、さらに高速
なデータの伝達が可能となる。ただし、図２に示した場
合と比べてバンクＢに含まれるメモリアレイＢＬ，ＢＵ
のコラムデコーダ帯ＣＰＷ同士が離れてしまうため制御
信号の配線負荷が大きくなるので、この点を考慮するこ
とが必要となる。バンクＤについても同様なことがいえ
る。
【００６１】図４は、実施の形態１のメモリアレイ配置
およびデータバス引き回しの第３例である半導体記憶装
置６０を示した配置図である。
およびデータバス引き回しの第３例である半導体記憶装
置６０を示した配置図である。
【００６２】図４を参照して、半導体記憶装置６０では
上位データ入出力端子ＵＤＱに対応するメモリアレイＡ
Ｕ，ＢＵ，ＣＵおよびＤＵが集中して配置される。同様
に下位データ入出力端子ＬＤＱに対応するメモリアレイ
ＡＬ，ＢＬ，ＣＬおよびＤＬが集中して配置される。
上位データ入出力端子ＵＤＱに対応するメモリアレイＡ
Ｕ，ＢＵ，ＣＵおよびＤＵが集中して配置される。同様
に下位データ入出力端子ＬＤＱに対応するメモリアレイ
ＡＬ，ＢＬ，ＣＬおよびＤＬが集中して配置される。
【００６３】具体的には、メモリアレイＡＬ，ＢＬ，Ｃ
Ｌ，ＤＬはそれぞれ第１行第１列、第２行第１列、第３
行第１列、第３行第２列にそれぞれ配置される。また、
メモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵはそれぞれ第３行
第３列、第２行第３列、第１行第３列、第１行第２列に
それぞれ配置される。
Ｌ，ＤＬはそれぞれ第１行第１列、第２行第１列、第３
行第１列、第３行第２列にそれぞれ配置される。また、
メモリアレイＡＵ，ＢＵ，ＣＵ，ＤＵはそれぞれ第３行
第３列、第２行第３列、第１行第３列、第１行第２列に
それぞれ配置される。
【００６４】メモリアレイＡＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＡＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＡＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第１行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＡＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＡＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第１行
第２列の領域側の短辺に沿って設けられる。
【００６５】メモリアレイＢＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＢＬの第１行第１列の領域側の
長辺に沿って設けられる。メモリアレイＢＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第２行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＢＬの第１行第１列の領域側の
長辺に沿って設けられる。メモリアレイＢＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第２行
第２列の領域側の短辺に沿って設けられる。
【００６６】メモリアレイＣＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＣＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＣＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第３行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＣＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＣＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第３行
第２列の領域側の短辺に沿って設けられる。
【００６７】メモリアレイＤＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＤＬの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＤＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第３行
第１列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＤＬの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＤＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第３行
第１列の領域側の短辺に沿って設けられる。
【００６８】メモリアレイＡＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＡＵの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＡＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第３行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＡＵの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＡＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第３行
第２列の領域側の短辺に沿って設けられる。
【００６９】メモリアレイＢＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＢＵの第３行第３列の領域側の
長辺に沿って設けられる。メモリアレイＢＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第２行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＢＵの第３行第３列の領域側の
長辺に沿って設けられる。メモリアレイＢＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第２行
第２列の領域側の短辺に沿って設けられる。
【００７０】メモリアレイＣＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＣＵの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第１行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＣＵの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第１行
第２列の領域側の短辺に沿って設けられる。
【００７１】メモリアレイＤＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＤＵの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＤＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第１行
第３列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＤＵの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＤＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第１行
第３列の領域側の短辺に沿って設けられる。
【００７２】図４に示したメモリアレイの配置を採用す
ることで、下位側データバス６２および上位側データバ
ス６４は、それぞれ総延長を５Ｌにすることができる。
ることで、下位側データバス６２および上位側データバ
ス６４は、それぞれ総延長を５Ｌにすることができる。
【００７３】図５は、実施の形態１のメモリアレイ配置
およびデータバス引き回しの第４例である半導体記憶装
置７０を説明するための配置図である。
およびデータバス引き回しの第４例である半導体記憶装
置７０を説明するための配置図である。
【００７４】図５を参照して、半導体記憶装置７０は、
図４の半導体記憶装置６０と同様、上位データ入出力端
子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵおよ
びＤＵが集中して配置され、下位データ入出力端子ＬＤ
Ｑに対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬ
が集中して配置される。
図４の半導体記憶装置６０と同様、上位データ入出力端
子ＵＤＱに対応するメモリアレイＡＵ，ＢＵ，ＣＵおよ
びＤＵが集中して配置され、下位データ入出力端子ＬＤ
Ｑに対応するメモリアレイＡＬ，ＢＬ，ＣＬおよびＤＬ
が集中して配置される。
【００７５】具体的には、メモリアレイＡＬ，ＢＬ，Ｃ
Ｌ，ＤＬがそれぞれ第２行第１列、第１行第１列、第１
行第３列、第１行第２列の領域に配置される。またメモ
リアレイＡＵ，ＢＵ，ＣＵ，ＤＵは、それぞれ第３行第
１列、第３行第２列、第２行第３列、第３行第３列の領
域に配置される。
Ｌ，ＤＬがそれぞれ第２行第１列、第１行第１列、第１
行第３列、第１行第２列の領域に配置される。またメモ
リアレイＡＵ，ＢＵ，ＣＵ，ＤＵは、それぞれ第３行第
１列、第３行第２列、第２行第３列、第３行第３列の領
域に配置される。
【００７６】メモリアレイＡＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＡＬの第１行第１列の領域側の
長辺に沿って設けられる。メモリアレイＡＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第２行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＡＬの第１行第１列の領域側の
長辺に沿って設けられる。メモリアレイＡＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第２行
第２列の領域側の短辺に沿って設けられる。
【００７７】メモリアレイＢＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＢＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＢＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第１行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＢＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＢＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第１行
第２列の領域側の短辺に沿って設けられる。
【００７８】メモリアレイＣＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＣＬの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第１行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＣＬの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第１行
第２列の領域側の短辺に沿って設けられる。
【００７９】メモリアレイＤＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＤＬの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＤＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第１行
第３列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＤＬの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＤＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第１行
第３列の領域側の短辺に沿って設けられる。
【００８０】メモリアレイＡＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＡＵの第１行第２列の領域側の
長辺に沿って設けられる。メモリアレイＡＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第３行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＡＵの第１行第２列の領域側の
長辺に沿って設けられる。メモリアレイＡＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第３行
第２列の領域側の短辺に沿って設けられる。
【００８１】メモリアレイＢＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＢＵの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＢＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第３行
第１列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＢＵの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＢＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第３行
第１列の領域側の短辺に沿って設けられる。
【００８２】メモリアレイＣＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＣＵの第３行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第２行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＣＵの第３行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第２行
第２列の領域側の短辺に沿って設けられる。
【００８３】メモリアレイＤＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＤＵの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＤＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第３行
第３列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＤＵの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＤＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第３行
第３列の領域側の短辺に沿って設けられる。
【００８４】このようなメモリアレイの配置を採用すれ
ば、図４に示した場合と同様データバスの総延長はそれ
ぞれ５Ｌにすることができる。
ば、図４に示した場合と同様データバスの総延長はそれ
ぞれ５Ｌにすることができる。
【００８５】加えて領域ＣＲＯＳＳ＿Ｓはメモリバンク
ＡおよびメモリバンクＢに属するメモリアレイの近傍に
配置されることになる。同様に領域ＣＲＯＳＳ＿Ｎはメ
モリバンクＣおよびメモリバンクＤに属するメモリアレ
イの近傍に配置されることになる。したがって、バンク
Ａ，Ｂの制御回路を領域ＣＲＯＳＳ＿Ｓに集中配置させ
ることができ、バンクＣ，Ｄの制御回路を領域ＣＲＯＳ
Ｓ＿Ｎに集中配置させることができ、信号配線を含めた
バンク制御系のレイアウト面積を図４に説明した場合よ
り小さくすることも可能となる。
ＡおよびメモリバンクＢに属するメモリアレイの近傍に
配置されることになる。同様に領域ＣＲＯＳＳ＿Ｎはメ
モリバンクＣおよびメモリバンクＤに属するメモリアレ
イの近傍に配置されることになる。したがって、バンク
Ａ，Ｂの制御回路を領域ＣＲＯＳＳ＿Ｓに集中配置させ
ることができ、バンクＣ，Ｄの制御回路を領域ＣＲＯＳ
Ｓ＿Ｎに集中配置させることができ、信号配線を含めた
バンク制御系のレイアウト面積を図４に説明した場合よ
り小さくすることも可能となる。
【００８６】以上説明したように、１つのバンクが複数
のメモリアレイから構成される場合に、各バンクメモリ
アレイの配置に工夫を加えることによりデータバスの総
延長をより短くすることができる。したがってデータバ
ス上のデータ伝播特性を改善することができる。
のメモリアレイから構成される場合に、各バンクメモリ
アレイの配置に工夫を加えることによりデータバスの総
延長をより短くすることができる。したがってデータバ
ス上のデータ伝播特性を改善することができる。
【００８７】［実施の形態２］実施の形態１において
は、データバスの総延長を短くするためにメモリアレイ
の配置を工夫した。その結果、データバスの総延長を８
Ｌから最短で５Ｌにまで改善でき、データバスのデータ
伝播特性が改善されるという効果が得られた。
は、データバスの総延長を短くするためにメモリアレイ
の配置を工夫した。その結果、データバスの総延長を８
Ｌから最短で５Ｌにまで改善でき、データバスのデータ
伝播特性が改善されるという効果が得られた。
【００８８】しかし、メモリアレイの配置が図１４に示
した場合に比べると複雑になっており、バンク制御はむ
しろ困難になる可能性がある。また、バンクが１つのメ
モリアレイから構成される場合には適用できない。
した場合に比べると複雑になっており、バンク制御はむ
しろ困難になる可能性がある。また、バンクが１つのメ
モリアレイから構成される場合には適用できない。
【００８９】そこで、メモリアレイ配置と独立してデー
タバスの総延長抑制を可能とする構成について検討す
る。実施の形態２では、あるデータ入出力端子に対応す
るデータバスをチップ内で複数のサブデータバスＳＤＢ
に分割することとして、データのやり取りをするサブデ
ータバスをデータ入出力端子のパッド近辺で選択するこ
とを考える。
タバスの総延長抑制を可能とする構成について検討す
る。実施の形態２では、あるデータ入出力端子に対応す
るデータバスをチップ内で複数のサブデータバスＳＤＢ
に分割することとして、データのやり取りをするサブデ
ータバスをデータ入出力端子のパッド近辺で選択するこ
とを考える。
【００９０】図６は、実施の形態２のデータバス構成例
である半導体記憶装置８０の説明をするための配置図で
ある。
である半導体記憶装置８０の説明をするための配置図で
ある。
【００９１】図６を参照して、半導体記憶装置８０は、
３行３列の領域に分割される。第１行第１列，第１行第
２列，第１行第３列の領域にはそれぞれメモリアレイＡ
Ｌ，ＤＵ，ＤＬが配置されている。第２行第１列、第２
行第３列の領域にはそれぞれメモリアレイＡＵ，ＣＵが
配置されている。第３行第１列、第３行第２列、第３行
第３列の領域にはそれぞれメモリアレイＢＬ，ＢＵ，Ｃ
Ｌが配置されている。
３行３列の領域に分割される。第１行第１列，第１行第
２列，第１行第３列の領域にはそれぞれメモリアレイＡ
Ｌ，ＤＵ，ＤＬが配置されている。第２行第１列、第２
行第３列の領域にはそれぞれメモリアレイＡＵ，ＣＵが
配置されている。第３行第１列、第３行第２列、第３行
第３列の領域にはそれぞれメモリアレイＢＬ，ＢＵ，Ｃ
Ｌが配置されている。
【００９２】第２行第２列の領域は中央領域ＣＥＮであ
る。中央領域ＣＥＮには、複数のパッドＰＤと図示しな
い周辺回路とが配置されている。複数のパッドＰＤは中
央領域ＣＥＮの長辺に平行な２列に分割配置されてい
る。メモリアレイＤＵに近い第１列には下位のデータ入
出力端子ＬＤＱに対応するパッドが含まれる。メモリア
レイＢＵに近い側のパッドＰＤの第２列には、上位のデ
ータ入出力端子ＵＤＱに対応するパッドが含まれてい
る。
る。中央領域ＣＥＮには、複数のパッドＰＤと図示しな
い周辺回路とが配置されている。複数のパッドＰＤは中
央領域ＣＥＮの長辺に平行な２列に分割配置されてい
る。メモリアレイＤＵに近い第１列には下位のデータ入
出力端子ＬＤＱに対応するパッドが含まれる。メモリア
レイＢＵに近い側のパッドＰＤの第２列には、上位のデ
ータ入出力端子ＵＤＱに対応するパッドが含まれてい
る。
【００９３】各データ入出力端子の近傍には、２本のサ
ブデータバスＳＤＢ＿Ｓ、ＳＤＢ＿Ｎのうち一方を選択
し、データ入出力端子との間でデータ授受を行なう選択
回路ＳＥＬが配置される。図６では、代表的に１つの選
択回路ＳＥＬが示されている。
ブデータバスＳＤＢ＿Ｓ、ＳＤＢ＿Ｎのうち一方を選択
し、データ入出力端子との間でデータ授受を行なう選択
回路ＳＥＬが配置される。図６では、代表的に１つの選
択回路ＳＥＬが示されている。
【００９４】メモリアレイＡＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＡＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＡＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第１行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＡＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＡＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＬの第１行
第２列の領域側の短辺に沿って設けられる。
【００９５】メモリアレイＢＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＢＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＢＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第３行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＢＬの第２行第１列の領域側の
長辺に沿って設けられる。メモリアレイＢＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＬの第３行
第２列の領域側の短辺に沿って設けられる。
【００９６】メモリアレイＣＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＣＬの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第３行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＣＬの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＬの第３行
第２列の領域側の短辺に沿って設けられる。
【００９７】メモリアレイＤＬに対応するロウデコーダ
帯ＲＤは、メモリアレイＤＬの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＤＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第１行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＤＬの第２行第３列の領域側の
長辺に沿って設けられる。メモリアレイＤＬに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＬの第１行
第２列の領域側の短辺に沿って設けられる。
【００９８】メモリアレイＡＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＡＵの第１行第１列の領域側の
長辺に沿って設けられる。メモリアレイＡＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第２行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＡＵの第１行第１列の領域側の
長辺に沿って設けられる。メモリアレイＡＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＡＵの第２行
第２列の領域側の短辺に沿って設けられる。
【００９９】メモリアレイＢＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＢＵの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＢＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第３行
第１列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＢＵの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＢＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＢＵの第３行
第１列の領域側の短辺に沿って設けられる。
【０１００】メモリアレイＣＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＣＵの第３行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第２行
第２列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＣＵの第３行第３列の領域側の
長辺に沿って設けられる。メモリアレイＣＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＣＵの第２行
第２列の領域側の短辺に沿って設けられる。
【０１０１】メモリアレイＤＵに対応するロウデコーダ
帯ＲＤは、メモリアレイＤＵの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＤＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第１行
第３列の領域側の短辺に沿って設けられる。
帯ＲＤは、メモリアレイＤＵの第２行第２列の領域側の
長辺に沿って設けられる。メモリアレイＤＵに対応する
コラムデコーダ帯ＣＰＷは、メモリアレイＤＵの第１行
第３列の領域側の短辺に沿って設けられる。
【０１０２】ここで第１列に近いチップの短辺側をＳ側
と呼び、第３列に近いチップの短辺側をＮ側と呼ぶこと
にする。
と呼び、第３列に近いチップの短辺側をＮ側と呼ぶこと
にする。
【０１０３】図６では、Ｓ側に対応するサブデータバス
８２とＮ側に対応するサブデータバス８４とが設けられ
ている。サブデータバス８２はメモリバンクＡ，Ｂとパ
ッドとの間でデータの伝達を行なうデータバスである。
サブデータバス８４はメモリバンクＣ，Ｄとパッドとの
間でデータの伝達を行なうデータバスである。サブデー
タバス８２はその中点付近でサブデータバスＳＤＢ＿Ｓ
と接続されている。サブデータバスＳＤＢ＿Ｓはパッド
とサブデータバス８２との間でデータの伝達を行なう。
サブデータバス８４はその中点付近でサブデータバスＳ
ＤＢ＿Ｎと接続されている。サブデータバスＳＤＢ＿Ｎ
はパッドとサブデータバス８４との間のデータ伝達を行
なう。
８２とＮ側に対応するサブデータバス８４とが設けられ
ている。サブデータバス８２はメモリバンクＡ，Ｂとパ
ッドとの間でデータの伝達を行なうデータバスである。
サブデータバス８４はメモリバンクＣ，Ｄとパッドとの
間でデータの伝達を行なうデータバスである。サブデー
タバス８２はその中点付近でサブデータバスＳＤＢ＿Ｓ
と接続されている。サブデータバスＳＤＢ＿Ｓはパッド
とサブデータバス８２との間でデータの伝達を行なう。
サブデータバス８４はその中点付近でサブデータバスＳ
ＤＢ＿Ｎと接続されている。サブデータバスＳＤＢ＿Ｎ
はパッドとサブデータバス８４との間のデータ伝達を行
なう。
【０１０４】ただし、図６に示したデータバスの構成は
下位のデータ入出力端子側に対応したデータバスについ
て代表的に示したものである。また、中央領域ＣＥＮを
通過するサブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎの配置
は端子ＬＤＱに対応するパッド群と端子ＵＤＱに対応す
るパッド群との間の領域を通過しているがこれらのパッ
ド群の外側の領域を通過しても構わない。
下位のデータ入出力端子側に対応したデータバスについ
て代表的に示したものである。また、中央領域ＣＥＮを
通過するサブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎの配置
は端子ＬＤＱに対応するパッド群と端子ＵＤＱに対応す
るパッド群との間の領域を通過しているがこれらのパッ
ド群の外側の領域を通過しても構わない。
【０１０５】図６に示した配置では、ＤＱパッドがチッ
プ中央からＮ側よりにあるため、サブデータバスＳＤＢ
＿Ｓおよびサブデータバス８２を介してメモリアレイＡ
ＬまたはメモリアレイＢＬに至る長さがデータバスのデ
ータ伝播特性を決める。その長さは最長でも５Ｌであ
る。
プ中央からＮ側よりにあるため、サブデータバスＳＤＢ
＿Ｓおよびサブデータバス８２を介してメモリアレイＡ
ＬまたはメモリアレイＢＬに至る長さがデータバスのデ
ータ伝播特性を決める。その長さは最長でも５Ｌであ
る。
【０１０６】図７は、図６における選択回路ＳＥＬの構
成を示したブロック図である。図７を参照して、選択回
路ＳＥＬは、サブデータバスＳＤＢ＿Ｓ、サブデータバ
スＳＤＢ＿Ｎから与えられる読出データのいずれか一方
を制御信号ＲＤＡＩ＿Ｓ，ＲＤＡＩ＿Ｎに応じて選択す
るセレクタ９２と、セレクタ９２の出力を増幅するリー
ドデータアンプ９４と、リードデータアンプ９４の出力
をパッド９８に出力する出力バッファ９６とを含む。
成を示したブロック図である。図７を参照して、選択回
路ＳＥＬは、サブデータバスＳＤＢ＿Ｓ、サブデータバ
スＳＤＢ＿Ｎから与えられる読出データのいずれか一方
を制御信号ＲＤＡＩ＿Ｓ，ＲＤＡＩ＿Ｎに応じて選択す
るセレクタ９２と、セレクタ９２の出力を増幅するリー
ドデータアンプ９４と、リードデータアンプ９４の出力
をパッド９８に出力する出力バッファ９６とを含む。
【０１０７】選択回路ＳＥＬは、さらに、外部からパッ
ド９８に与えられた入力データを受ける入力バッファ１
００と、制御信号ＷＤＴ＿Ｓの活性化に応じて入力バッ
ファ１００の出力をサブデータバスＳＤＢ＿Ｓに伝達す
るバスドライバ１０２と、制御信号ＷＤＴ＿Ｎの活性化
に応じて入力バッファ１００の出力をサブデータバスＳ
ＤＢ＿Ｎに出力するバスドライバ１０４とを含む。
ド９８に与えられた入力データを受ける入力バッファ１
００と、制御信号ＷＤＴ＿Ｓの活性化に応じて入力バッ
ファ１００の出力をサブデータバスＳＤＢ＿Ｓに伝達す
るバスドライバ１０２と、制御信号ＷＤＴ＿Ｎの活性化
に応じて入力バッファ１００の出力をサブデータバスＳ
ＤＢ＿Ｎに出力するバスドライバ１０４とを含む。
【０１０８】制御信号ＲＤＡＩ＿Ｓは、外部からリード
コマンドが与えられ、かつ、バンクＡまたはＢが指定さ
れた場合に活性化される。制御信号ＲＤＡＩ＿Ｎは外部
からリードコマンドが与えられ、かつ、バンクＤまたは
Ｃが指定された場合に活性化される。
コマンドが与えられ、かつ、バンクＡまたはＢが指定さ
れた場合に活性化される。制御信号ＲＤＡＩ＿Ｎは外部
からリードコマンドが与えられ、かつ、バンクＤまたは
Ｃが指定された場合に活性化される。
【０１０９】制御信号ＷＤＴ＿Ｓは外部から書込コマン
ドが与えられ、かつ、バンクＡまたはＢが指定された場
合に活性化される。制御信号ＷＤＴ＿Ｎは外部から書込
コマンドが与えられ、かつ、バンクＣまたはＤが指定さ
れた場合に活性化される。このように外部から入力され
るコマンドに付随するバンク情報を参照し、サブデータ
バスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎのいずれか一方が選択され
る。
ドが与えられ、かつ、バンクＡまたはＢが指定された場
合に活性化される。制御信号ＷＤＴ＿Ｎは外部から書込
コマンドが与えられ、かつ、バンクＣまたはＤが指定さ
れた場合に活性化される。このように外部から入力され
るコマンドに付随するバンク情報を参照し、サブデータ
バスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎのいずれか一方が選択され
る。
【０１１０】簡単に動作を説明すると、リードデータが
メモリアレイから選択回路ＳＥＬに伝達される場合に、
そのデータがＳ側からかあるいはＮ側からかにより制御
信号ＲＤＡＩ＿ＳあるいはＲＤＡＩ＿Ｎが活性化され
る。
メモリアレイから選択回路ＳＥＬに伝達される場合に、
そのデータがＳ側からかあるいはＮ側からかにより制御
信号ＲＤＡＩ＿ＳあるいはＲＤＡＩ＿Ｎが活性化され
る。
【０１１１】応じてセレクタ９２が一方のサブデータバ
スのみをリードデータアップに接続する。
スのみをリードデータアップに接続する。
【０１１２】逆に、ライトデータがチップ外部からパッ
ド９８を経由してメモリアレイに書込まれる場合、指定
されたバンク情報に応じて制御信号ＷＤＴ＿Ｓあるいは
ＷＤＴ＿Ｎが活性化され、Ｓ側に対応したバスドライバ
１０２またはＮ側に対応したバスドライバ１０４のいず
れかが活性化され、然るべきサブデータバスにデータが
伝達される。
ド９８を経由してメモリアレイに書込まれる場合、指定
されたバンク情報に応じて制御信号ＷＤＴ＿Ｓあるいは
ＷＤＴ＿Ｎが活性化され、Ｓ側に対応したバスドライバ
１０２またはＮ側に対応したバスドライバ１０４のいず
れかが活性化され、然るべきサブデータバスにデータが
伝達される。
【０１１３】図８は、データバス構成の変形例である半
導体記憶装置１１０を示した配置図である。
導体記憶装置１１０を示した配置図である。
【０１１４】図８を参照して、半導体記憶装置１１０に
は、図５で示した半導体記憶装置７０と同様なメモリア
レイの配置が採用されている。そしてメモリアレイＢＬ
とメモリアレイＡＬに対してデータの伝達を行なうため
のサブデータバス１１２は、その中点付近でサブデータ
バスＳＤＢ＿Ｓと接続される。サブデータバスＳＤＢ＿
Ｓは、サブデータバス１１２とデータ入出力端子ＬＤＱ
との間でデータの伝達を行なう。メモリアレイＤＬおよ
びメモリアレイＣＬにデータを伝達するためのデータバ
ス１１４は、サブデータバスＳＤＢ＿Ｎに接続される。
サブデータバスＳＤＢ＿Ｎは、サブデータバス１１４と
データ入出力端子ＬＤＱとの間のデータの伝達を行な
う。
は、図５で示した半導体記憶装置７０と同様なメモリア
レイの配置が採用されている。そしてメモリアレイＢＬ
とメモリアレイＡＬに対してデータの伝達を行なうため
のサブデータバス１１２は、その中点付近でサブデータ
バスＳＤＢ＿Ｓと接続される。サブデータバスＳＤＢ＿
Ｓは、サブデータバス１１２とデータ入出力端子ＬＤＱ
との間でデータの伝達を行なう。メモリアレイＤＬおよ
びメモリアレイＣＬにデータを伝達するためのデータバ
ス１１４は、サブデータバスＳＤＢ＿Ｎに接続される。
サブデータバスＳＤＢ＿Ｎは、サブデータバス１１４と
データ入出力端子ＬＤＱとの間のデータの伝達を行な
う。
【０１１５】なお、図６、図８では、下位側データ入出
力端子ＬＤＱに対応するデータバスのみが代表的に図示
されているが、上位側のデータ入出力端子ＵＤＱに対し
ても同様なサブデータバスの構成を採用している。
力端子ＬＤＱに対応するデータバスのみが代表的に図示
されているが、上位側のデータ入出力端子ＵＤＱに対し
ても同様なサブデータバスの構成を採用している。
【０１１６】すなわち、図示しないが図６に示した構成
では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうた
めの第１のサブデータバスがサブデータバス８２に沿っ
て設けられ、メモリアレイＤＵ，ＣＵにデータ伝達を行
なうための第２のサブデータバスがサブデータバス８４
に沿って設けられている。そして、これら２つのサブデ
ータバスのいずれか１つを選択し上位側のデータ入出力
端子ＵＤＱとの間でデータの授受を行なう選択回路が設
けられている。
では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうた
めの第１のサブデータバスがサブデータバス８２に沿っ
て設けられ、メモリアレイＤＵ，ＣＵにデータ伝達を行
なうための第２のサブデータバスがサブデータバス８４
に沿って設けられている。そして、これら２つのサブデ
ータバスのいずれか１つを選択し上位側のデータ入出力
端子ＵＤＱとの間でデータの授受を行なう選択回路が設
けられている。
【０１１７】同様に、図示しないが図８では、メモリア
レイＡＵ，ＢＵにデータ伝達を行なうための第１のサブ
データバスと、メモリアレイＤＵ，ＣＵにデータ伝達を
行なうための第２のサブデータバスが設けられている。
図８に示したような構成を採用すると、サブデータバス
の最大長さを４Ｌに抑制することができる。
レイＡＵ，ＢＵにデータ伝達を行なうための第１のサブ
データバスと、メモリアレイＤＵ，ＣＵにデータ伝達を
行なうための第２のサブデータバスが設けられている。
図８に示したような構成を採用すると、サブデータバス
の最大長さを４Ｌに抑制することができる。
【０１１８】以上説明したように、実施の形態２では、
あるデータ入出力端子に対応するデータバスを複数のサ
ブデータバスから構成し、たとえばパッド近傍に設けら
れた選択回路でそのうちの１つを選択することでデータ
バス総延長を抑制できる。したがってデータバス上のデ
ータ伝播特性を改善することができる。また、より好ま
しくは、メモリアレイの配置に工夫を加えることでさら
に一層のデータバスの総延長の特性が可能となる。
あるデータ入出力端子に対応するデータバスを複数のサ
ブデータバスから構成し、たとえばパッド近傍に設けら
れた選択回路でそのうちの１つを選択することでデータ
バス総延長を抑制できる。したがってデータバス上のデ
ータ伝播特性を改善することができる。また、より好ま
しくは、メモリアレイの配置に工夫を加えることでさら
に一層のデータバスの総延長の特性が可能となる。
【０１１９】［実施の形態３］実施の形態２では、サブ
データバスの構成を採用することでデータバスの総延長
を抑制した。同様な効果を得られる別のデータバス形式
としてデータバスを階層化することが考えられる。
データバスの構成を採用することでデータバスの総延長
を抑制した。同様な効果を得られる別のデータバス形式
としてデータバスを階層化することが考えられる。
【０１２０】図９は、実施の形態３のデータバスの構成
例である半導体記憶装置１２０の説明をするための配置
図である。
例である半導体記憶装置１２０の説明をするための配置
図である。
【０１２１】図９を参照して、半導体記憶装置１２０に
は、図６で示したメモリアレイの配置、コラムデコーダ
帯ＣＰＷの配置、ロウデコーダ帯ＲＤの配置と同様な配
置が採用されている。
は、図６で示したメモリアレイの配置、コラムデコーダ
帯ＣＰＷの配置、ロウデコーダ帯ＲＤの配置と同様な配
置が採用されている。
【０１２２】半導体記憶装置１２０には、中央領域ＣＥ
ＮをＳ側からＮ側に向けて貫通するメインデータバス１
２６およびメモリアレイＡＬとメモリアレイＢＬにデー
タを伝達するためのローカルデータバス１２２と、メモ
リアレイＤＬとメモリアレイＣＬにデータを伝達するた
めのローカルデータバス１２４とが設けられる。
ＮをＳ側からＮ側に向けて貫通するメインデータバス１
２６およびメモリアレイＡＬとメモリアレイＢＬにデー
タを伝達するためのローカルデータバス１２２と、メモ
リアレイＤＬとメモリアレイＣＬにデータを伝達するた
めのローカルデータバス１２４とが設けられる。
【０１２３】半導体記憶装置１２０には、さらに、メイ
ンデータバス１２６をローカルデータバス１２２に接続
するためのスイッチ１２８とメインデータバス１２６と
ローカルデータバス１２４とを接続するためのスイッチ
１３０とが設けられる。
ンデータバス１２６をローカルデータバス１２２に接続
するためのスイッチ１２８とメインデータバス１２６と
ローカルデータバス１２４とを接続するためのスイッチ
１３０とが設けられる。
【０１２４】スイッチ１２８，１３０とメインデータバ
スとは、図７で説明した選択回路ＳＥＬと同様な働きを
する。つまり、スイッチ１２８，１３０の接続制御は、
実施の形態２のサブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎ
と同様外部から入力されるコマンドに付随するバンク情
報を参照することにより行なわれる。
スとは、図７で説明した選択回路ＳＥＬと同様な働きを
する。つまり、スイッチ１２８，１３０の接続制御は、
実施の形態２のサブデータバスＳＤＢ＿Ｓ，ＳＤＢ＿Ｎ
と同様外部から入力されるコマンドに付随するバンク情
報を参照することにより行なわれる。
【０１２５】このデータバス構成ではデータバスの総延
長はスイッチによりローカルデータバス１２２、１２４
のいずれか一方が分離されるため総延長が５Ｌとなる。
長はスイッチによりローカルデータバス１２２、１２４
のいずれか一方が分離されるため総延長が５Ｌとなる。
【０１２６】したがって、スイッチを設けることによる
負荷増があるものの、図１４に示したデータバスの構成
と比べるとデータバス上のデータ伝播特性は大幅に改善
される。また、Ｓ側とＮ側とでデータバスの総延長が同
じになるため、イコライズ回路の配置が単純になる。ま
た、パッド近傍に設けられる入出力バッファ回路も単純
化することができる。
負荷増があるものの、図１４に示したデータバスの構成
と比べるとデータバス上のデータ伝播特性は大幅に改善
される。また、Ｓ側とＮ側とでデータバスの総延長が同
じになるため、イコライズ回路の配置が単純になる。ま
た、パッド近傍に設けられる入出力バッファ回路も単純
化することができる。
【０１２７】図１０は、実施の形態３のデータバス構成
の変形例である半導体記憶装置１４０を示した配置図で
ある。
の変形例である半導体記憶装置１４０を示した配置図で
ある。
【０１２８】図１０を参照して、半導体記憶装置１４０
上には図５で示した半導体記憶装置７０と同様なメモリ
アレイが配置がなされている。各ロウデコーダ帯ＲＤお
よびコラムデコーダ帯ＣＰＷも図５に示した場合と同様
な配置がなされている。
上には図５で示した半導体記憶装置７０と同様なメモリ
アレイが配置がなされている。各ロウデコーダ帯ＲＤお
よびコラムデコーダ帯ＣＰＷも図５に示した場合と同様
な配置がなされている。
【０１２９】下位側データ入出力端子ＬＤＱに対応して
メインデータバス１４６が設けられる。メモリアレイＡ
Ｌ，ＢＬにデータを伝達するためのローカルデータバス
１４２と、ローカルデータバス１４２とメインデータバ
ス１４６とを接続するためのスイッチ１４８とが設けら
れている。
メインデータバス１４６が設けられる。メモリアレイＡ
Ｌ，ＢＬにデータを伝達するためのローカルデータバス
１４２と、ローカルデータバス１４２とメインデータバ
ス１４６とを接続するためのスイッチ１４８とが設けら
れている。
【０１３０】半導体記憶装置１４０には、さらに、メモ
リアレイＣＬ，ＤＬとデータを伝達するためのローカル
データバス１４４と、ローカルデータバス１４４とメイ
ンデータバス１４６とを接続するためのスイッチ１５０
とが設けられている。
リアレイＣＬ，ＤＬとデータを伝達するためのローカル
データバス１４４と、ローカルデータバス１４４とメイ
ンデータバス１４６とを接続するためのスイッチ１５０
とが設けられている。
【０１３１】図１０に示したようなメモリアレイ配置お
よび階層データバスの構成を採用することで、ローカル
データバスとメインデータバスとの総延長を最大で４Ｌ
までに抑制することができる。
よび階層データバスの構成を採用することで、ローカル
データバスとメインデータバスとの総延長を最大で４Ｌ
までに抑制することができる。
【０１３２】なお、図９、図１０では、下位側データ入
出力端子ＬＤＱに対応するデータバスのみが代表的に図
示されているが、上位側のデータ入出力端子ＵＤＱに対
しても同様なサブデータバスの構成を採用している。
出力端子ＬＤＱに対応するデータバスのみが代表的に図
示されているが、上位側のデータ入出力端子ＵＤＱに対
しても同様なサブデータバスの構成を採用している。
【０１３３】すなわち、図示しないが図９に示した構成
では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうた
めの第１のサブデータバスがサブデータバス１２２に沿
って設けられ、メモリアレイＤＵ，ＣＵにデータ伝達を
行なうための第２のサブデータバスがサブデータバス１
２４に沿って設けられている。そして、これら２つのサ
ブデータバスのいずれか１つを選択し上位側のデータ入
出力端子ＵＤＱとの間でデータの授受を行なうために、
中央領域に配置され、上位側のデータ入出力端子ＵＤＱ
に接続されるメインデータバスと、その両端に配置され
る２つのスイッチが設けられている。
では、メモリアレイＡＵ，ＢＵにデータ伝達を行なうた
めの第１のサブデータバスがサブデータバス１２２に沿
って設けられ、メモリアレイＤＵ，ＣＵにデータ伝達を
行なうための第２のサブデータバスがサブデータバス１
２４に沿って設けられている。そして、これら２つのサ
ブデータバスのいずれか１つを選択し上位側のデータ入
出力端子ＵＤＱとの間でデータの授受を行なうために、
中央領域に配置され、上位側のデータ入出力端子ＵＤＱ
に接続されるメインデータバスと、その両端に配置され
る２つのスイッチが設けられている。
【０１３４】同様に、図示しないが図１０では、メモリ
アレイＡＵ，ＢＵにデータ伝達を行なうための第１のサ
ブデータバスと、メモリアレイＤＵ，ＣＵにデータ伝達
を行なうための第２のサブデータバスが設けられてい
る。そして、これら２つのサブデータバスのいずれか１
つを選択し上位側のデータ入出力端子ＵＤＱとの間でデ
ータの授受を行なうために、中央領域に配置され、上位
側のデータ入出力端子ＵＤＱに接続されるメインデータ
バスと、その両端に配置される２つのスイッチが設けら
れている。
アレイＡＵ，ＢＵにデータ伝達を行なうための第１のサ
ブデータバスと、メモリアレイＤＵ，ＣＵにデータ伝達
を行なうための第２のサブデータバスが設けられてい
る。そして、これら２つのサブデータバスのいずれか１
つを選択し上位側のデータ入出力端子ＵＤＱとの間でデ
ータの授受を行なうために、中央領域に配置され、上位
側のデータ入出力端子ＵＤＱに接続されるメインデータ
バスと、その両端に配置される２つのスイッチが設けら
れている。
【０１３５】以上説明したように、実施の形態３では、
データバスを階層化することでデータバスの総延長を抑
制でき、データバス上のデータ伝播特性を改善すること
ができる。また、メモリアレイの配置に工夫を加えるこ
とで、より一層のデータバスの総延長の抑制が可能とな
る。
データバスを階層化することでデータバスの総延長を抑
制でき、データバス上のデータ伝播特性を改善すること
ができる。また、メモリアレイの配置に工夫を加えるこ
とで、より一層のデータバスの総延長の抑制が可能とな
る。
【０１３６】［実施の形態４］今まで説明してきた３行
３列の領域のうちの周囲の８領域にメモリアレイを配置
するような構成の場合には、少なくとも中央部の周辺回
路を配置する中央領域はレイアウト的には余裕がある。
したがって、中央領域の配線幅と配線間隔に対する設計
ルールの制限が緩い。そこで、データバスの一部で配線
幅と配線間隔とを変更することにより、データバスに寄
生する容量負荷および抵抗負荷を低減できる。するとデ
ータバス上のデータ伝播特性を改善することができる。
３列の領域のうちの周囲の８領域にメモリアレイを配置
するような構成の場合には、少なくとも中央部の周辺回
路を配置する中央領域はレイアウト的には余裕がある。
したがって、中央領域の配線幅と配線間隔に対する設計
ルールの制限が緩い。そこで、データバスの一部で配線
幅と配線間隔とを変更することにより、データバスに寄
生する容量負荷および抵抗負荷を低減できる。するとデ
ータバス上のデータ伝播特性を改善することができる。
【０１３７】図１１は、実施の形態４の半導体記憶装置
のデータバス配置を説明するための配置図である。
のデータバス配置を説明するための配置図である。
【０１３８】図１１を参照して、半導体記憶装置１６０
上には図６で示したメモリアレイと同様なメモリアレイ
の配置が採用されている。ロウデコーダ帯ＲＤおよびコ
ラムデコーダ帯ＣＰＷも図６と同様に配置されている。
上には図６で示したメモリアレイと同様なメモリアレイ
の配置が採用されている。ロウデコーダ帯ＲＤおよびコ
ラムデコーダ帯ＣＰＷも図６と同様に配置されている。
【０１３９】図１１において、下位側データ入出力端子
ＬＤＱに対応したデータバスが代表して示されている。
データバスは、メモリアレイＡＬ，ＢＬとデータを授受
するための部分１６２と、メモリアレイＣＬ，ＤＬとデ
ータを授受するための部分１６６と、部分１６２と部分
１６６とを接続し端子群ＬＤＱに対してデータを伝達す
るための部分１６４とを含む。メモリアレイＢＬから端
子群ＬＤＱに至るまでの経路が実線で示されている。こ
のようなデータバスにおいて、部分１６４の配線幅およ
び配線間隔（ラインＬ、スペースＳ）を他の部分に対し
て緩和する。部分１６４は、データバス総延長の４分の
１にしかすぎないが、メモリアレイＢＬから端子ＬＤＱ
に至る直接経路の最大長４Ｌのうちの約半分にあたるた
め、実際には４分の１の区間での改善以上の効果が期待
できる。
ＬＤＱに対応したデータバスが代表して示されている。
データバスは、メモリアレイＡＬ，ＢＬとデータを授受
するための部分１６２と、メモリアレイＣＬ，ＤＬとデ
ータを授受するための部分１６６と、部分１６２と部分
１６６とを接続し端子群ＬＤＱに対してデータを伝達す
るための部分１６４とを含む。メモリアレイＢＬから端
子群ＬＤＱに至るまでの経路が実線で示されている。こ
のようなデータバスにおいて、部分１６４の配線幅およ
び配線間隔（ラインＬ、スペースＳ）を他の部分に対し
て緩和する。部分１６４は、データバス総延長の４分の
１にしかすぎないが、メモリアレイＢＬから端子ＬＤＱ
に至る直接経路の最大長４Ｌのうちの約半分にあたるた
め、実際には４分の１の区間での改善以上の効果が期待
できる。
【０１４０】図１２は、図１１に示したデータバスの部
分１６２の断面を示した断面図である。
分１６２の断面を示した断面図である。
【０１４１】図１３は、図１１におけるデータバスの部
分１６４の断面を示した断面図である。
分１６４の断面を示した断面図である。
【０１４２】図１２、図１３を参照して、部分１６２に
おけるデータバス線１８０の配線幅Ｌ１に対して部分１
６４におけるデータバス線１９０の配線幅Ｌ２を太くす
る。これにより配線抵抗が低減されるのでデータバスの
負荷が低減される。また、データバス線１８０と隣接す
る配線１８２，１８４との間の配線の間隔をＳ１とする
と、データバス線１９０と隣接する配線１９２，１９４
との配線間隔Ｓ２を配線間隔Ｓ１よりも大きくする。こ
れによりデータバス線に寄生する配線相互の寄生容量を
低減させることができる。したがってデータバス線の負
荷を減らすことができる。
おけるデータバス線１８０の配線幅Ｌ１に対して部分１
６４におけるデータバス線１９０の配線幅Ｌ２を太くす
る。これにより配線抵抗が低減されるのでデータバスの
負荷が低減される。また、データバス線１８０と隣接す
る配線１８２，１８４との間の配線の間隔をＳ１とする
と、データバス線１９０と隣接する配線１９２，１９４
との配線間隔Ｓ２を配線間隔Ｓ１よりも大きくする。こ
れによりデータバス線に寄生する配線相互の寄生容量を
低減させることができる。したがってデータバス線の負
荷を減らすことができる。
【０１４３】また、チップ長辺の制約が厳しくない場合
には、図１１に示したデータバスの全区間での配線幅・
ピッチを緩和すればよい。
には、図１１に示したデータバスの全区間での配線幅・
ピッチを緩和すればよい。
【０１４４】なお、データバスの配線幅・配線間隔の一
部あるいは全部を緩和することは実施の形態１〜実施の
形態３で例示したデータバスの構成にも適用でき、デー
タバスの総延長低減との相乗効果によりデータバス上の
データ伝播特性を大幅に改善することができる。
部あるいは全部を緩和することは実施の形態１〜実施の
形態３で例示したデータバスの構成にも適用でき、デー
タバスの総延長低減との相乗効果によりデータバス上の
データ伝播特性を大幅に改善することができる。
【０１４５】以上説明したように、データバスの配線幅
・配線間隔を一部あるいは全区間で緩和することによ
り、データバス寄生負荷が低減でき、データバス上のデ
ータ伝播特性を改善することができる。
・配線間隔を一部あるいは全区間で緩和することによ
り、データバス寄生負荷が低減でき、データバス上のデ
ータ伝播特性を改善することができる。
【０１４６】今回開示された実施の形態はすべての点で
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
例示であって制限的なものではないと考えられるべきで
ある。本発明の範囲は上記した説明ではなくて特許請求
の範囲によって示され、特許請求の範囲と均等の意味お
よび範囲内でのすべての変更が含まれることが意図され
る。
【０１４７】
【発明の効果】請求項１、２に記載の半導体記憶装置
は、メモリアレイの配置が中央領域を取り囲むような変
則的な配置の場合に、データバスの総延長を短くでき、
高速にデータ授受を行なうことができる。
は、メモリアレイの配置が中央領域を取り囲むような変
則的な配置の場合に、データバスの総延長を短くでき、
高速にデータ授受を行なうことができる。
【０１４８】請求項３に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、デ
ータ端子が上位側ビット、下位側ビットでそれぞれ集合
配置されている場合に、データバスの総延長を短くする
ことができる。
項１に記載の半導体記憶装置の奏する効果に加えて、デ
ータ端子が上位側ビット、下位側ビットでそれぞれ集合
配置されている場合に、データバスの総延長を短くする
ことができる。
【０１４９】請求項４に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、メ
モリ領域が３行３列に分割され、第２行第２列を中央領
域としたときに、データバスの総延長を短くすることが
できる。
項１に記載の半導体記憶装置の奏する効果に加えて、メ
モリ領域が３行３列に分割され、第２行第２列を中央領
域としたときに、データバスの総延長を短くすることが
できる。
【０１５０】請求項５に記載の半導体記憶装置は、請求
項１に記載の半導体記憶装置の奏する効果に加えて、デ
ータバスの寄生容量を減らすことにより、さらに、高速
にデータ授受を行なうことができる。
項１に記載の半導体記憶装置の奏する効果に加えて、デ
ータバスの寄生容量を減らすことにより、さらに、高速
にデータ授受を行なうことができる。
【０１５１】請求項６〜８に記載の半導体記憶装置は、
メモリアレイの配置が中央領域を取り囲むような変則的
な配置の場合に、複数のメモリブロックに対して複数の
サブデータバスを設けることにより、一本あたりのサブ
データバスの総延長を短くでき、高速にデータ授受を行
なうことができる。
メモリアレイの配置が中央領域を取り囲むような変則的
な配置の場合に、複数のメモリブロックに対して複数の
サブデータバスを設けることにより、一本あたりのサブ
データバスの総延長を短くでき、高速にデータ授受を行
なうことができる。
【０１５２】請求項９に記載の半導体記憶装置は、請求
項６に記載の半導体記憶装置の奏する効果に加えて、メ
モリ領域が３行３列に分割され、第２行第２列を中央領
域としたときに、データバスの総延長を短くすることが
できる。
項６に記載の半導体記憶装置の奏する効果に加えて、メ
モリ領域が３行３列に分割され、第２行第２列を中央領
域としたときに、データバスの総延長を短くすることが
できる。
【０１５３】請求項１０に記載の半導体記憶装置は、請
求項６に記載の半導体記憶装置の奏する効果に加えて、
データバスの寄生容量を減らすことにより、さらに、高
速にデータ授受を行なうことができる。
求項６に記載の半導体記憶装置の奏する効果に加えて、
データバスの寄生容量を減らすことにより、さらに、高
速にデータ授受を行なうことができる。
【図１】 本発明の実施の形態１の半導体記憶装置１の
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図２】 実施の形態１のメモリアレイ配置およびデー
タバス引き回しの第１例である半導体記憶装置４０を説
明するための配置図である。
タバス引き回しの第１例である半導体記憶装置４０を説
明するための配置図である。
【図３】 実施の形態１のメモリアレイ配置およびデー
タバス引き回しの第２例である半導体記憶装置５０を説
明するための図である。
タバス引き回しの第２例である半導体記憶装置５０を説
明するための図である。
【図４】 実施の形態１のメモリアレイ配置およびデー
タバス引き回しの第３例である半導体記憶装置６０を示
した配置図である。
タバス引き回しの第３例である半導体記憶装置６０を示
した配置図である。
【図５】 実施の形態１のメモリアレイ配置およびデー
タバス引き回しの第４例である半導体記憶装置７０を説
明するための配置図である。
タバス引き回しの第４例である半導体記憶装置７０を説
明するための配置図である。
【図６】 実施の形態２のデータバス構成例である半導
体記憶装置８０の説明をするための配置図である。
体記憶装置８０の説明をするための配置図である。
【図７】 図６における選択回路ＳＥＬの構成を示した
ブロック図である。
ブロック図である。
【図８】 データバス構成の変形例である半導体記憶装
置１１０を示した配置図である。
置１１０を示した配置図である。
【図９】 実施の形態３のデータバスの構成例である半
導体記憶装置１２０の説明をするための配置図である。
導体記憶装置１２０の説明をするための配置図である。
【図１０】 実施の形態３のデータバス構成の変形例で
ある半導体記憶装置１４０を示した配置図である。
ある半導体記憶装置１４０を示した配置図である。
【図１１】 実施の形態４の半導体記憶装置のデータバ
ス配置を説明するための配置図である。
ス配置を説明するための配置図である。
【図１２】 図１１に示したデータバスの部分１６２の
断面を示した断面図である。
断面を示した断面図である。
【図１３】 図１１におけるデータバスの部分１６４の
断面を示した断面図である。
断面を示した断面図である。
【図１４】 従来のメモリアレイの変則的な配置の一例
を示した図である。
を示した図である。
１，４０，５０，６０，７０，８０，１１０，１２０，
１４０，１６０ 半導体記憶装置、２ アドレスバッフ
ァ、４ クロックバッファ、６ 制御信号入力バッフ
ァ、８，１０，１８ ブロック、１２ 列デコーダ、１
６ センスアンプ、２０，９６ 出力バッファ、２２，
１００ 入力バッファ、４２，４４，５２，５４，１１
４ データバス、４６ 中央領域、６２ 下位側データ
バス、６４上位側データバス、８２，８４，１１２，１
１４ サブデータバス、９２ セレクタ、９４ リード
データアンプ、９８，ＰＤ パッド、１０２，１０４
バスドライバ、１２２，１２４，１４２，１４４ ロー
カルデータバス、１２６，１４６ メインデータバス、
１２８，１３０，１４８，１５０ スイッチ、１６２，
１６４，１６６ 部分、１８０，１９０ データバス
線、１８２，１８４，１９２，１９４ 配線、Ａ，Ｂ，
Ｃ，Ｄ メモリアレイバンク、ＡＬ，ＢＬ，ＣＬ，Ｄ
Ｌ，ＡＵ，ＢＵ，ＣＵ，ＤＵ メモリアレイ、ＣＥＮ
中央領域、ＣＰＷコラムデコーダ帯、ＣＲＯＳＳ＿Ｎ，
ＣＲＯＳＳ＿Ｓ 領域、ＬＤＱ データ入出力端子、Ｒ
Ｄ ロウデコーダ帯、ＳＤＢ＿Ｓ，ＳＤＢ＿Ｎ サブデ
ータバス、ＳＥＬ 選択回路、ＵＤＱ データ入出力端
子。
１４０，１６０ 半導体記憶装置、２ アドレスバッフ
ァ、４ クロックバッファ、６ 制御信号入力バッフ
ァ、８，１０，１８ ブロック、１２ 列デコーダ、１
６ センスアンプ、２０，９６ 出力バッファ、２２，
１００ 入力バッファ、４２，４４，５２，５４，１１
４ データバス、４６ 中央領域、６２ 下位側データ
バス、６４上位側データバス、８２，８４，１１２，１
１４ サブデータバス、９２ セレクタ、９４ リード
データアンプ、９８，ＰＤ パッド、１０２，１０４
バスドライバ、１２２，１２４，１４２，１４４ ロー
カルデータバス、１２６，１４６ メインデータバス、
１２８，１３０，１４８，１５０ スイッチ、１６２，
１６４，１６６ 部分、１８０，１９０ データバス
線、１８２，１８４，１９２，１９４ 配線、Ａ，Ｂ，
Ｃ，Ｄ メモリアレイバンク、ＡＬ，ＢＬ，ＣＬ，Ｄ
Ｌ，ＡＵ，ＢＵ，ＣＵ，ＤＵ メモリアレイ、ＣＥＮ
中央領域、ＣＰＷコラムデコーダ帯、ＣＲＯＳＳ＿Ｎ，
ＣＲＯＳＳ＿Ｓ 領域、ＬＤＱ データ入出力端子、Ｒ
Ｄ ロウデコーダ帯、ＳＤＢ＿Ｓ，ＳＤＢ＿Ｎ サブデ
ータバス、ＳＥＬ 選択回路、ＵＤＱ データ入出力端
子。
Claims (10)
- 【請求項１】 半導体基板の主表面のメモリ領域に形成
される半導体記憶装置であって、 前記メモリ領域内の中央領域にそれぞれ集合して配置さ
れる第１、第２の入出力端子群と、 前記中央領域を取り囲む周囲領域に配置され、前記第１
の入出力端子群とデータ授受を行なう複数の第１のメモ
リブロックと、 前記周囲領域内において、前記中央領域に対してそれぞ
れ前記複数の第１のメモリブロックと対称となる位置に
配置され、かつ、前記第１のメモリブロックと共に前記
中央領域を取り囲むように配置され、前記第２の入出力
端子群とデータ授受を行なう複数の第２のメモリブロッ
クと、 前記第１の入出力端子群と前記複数の第１のメモリブロ
ックとを結ぶ第１のデータバスと、 前記第２の入出力端子群と前記複数の第２のメモリブロ
ックとを結ぶ第２のデータバスとを備える、半導体記憶
装置。 - 【請求項２】 前記周囲領域は、第１、第２の領域に分
割され、 前記複数の第１のメモリブロックは、前記第１の領域に
集合的に配置され、 前記複数の第２のメモリブロックは、前記第２の領域に
集合的に配置される、請求項１に記載の半導体記憶装
置。 - 【請求項３】 前記半導体記憶装置は、複数の上位側の
ビットと複数の下位側のビットを含む複数ビットのデー
タを外部と授受し、 前記第１の入出力端子群は、前記複数の上位側のビット
の授受を行ない、 前記第２の入出力端子群は、前記複数の下位側のビット
の授受を行なう、請求項１に記載の半導体記憶装置。 - 【請求項４】 前記メモリ領域は、３行３列の９領域に
分割され、 前記中央領域は、前記９領域のうちの第２行第２列の領
域であり、 前記周囲領域は、前記第２行第２列を取り囲む、前記９
領域のうちの８領域であり、 前記８領域には、前記複数の第１、第２のメモリブロッ
クのうちの１つのメモリブロックがそれぞれ配置され
る、請求項１に記載の半導体記憶装置。 - 【請求項５】 前記第１のデータバスは、 前記周囲領域における配線幅よりも配線幅が広く、か
つ、前記周囲領域における隣接配線との間隔が広く配置
されたデータ伝達線の部分を前記中央領域に含む、請求
項１に記載の半導体記憶装置。 - 【請求項６】 半導体基板の主表面のメモリ領域に形成
される半導体記憶装置であって、 前記メモリ領域内の中央領域にそれぞれ集合して配置さ
れる第１、第２の入出力端子群と、 前記中央領域を取り囲む周囲領域に配置され、前記第１
の入出力端子群とデータ授受を行なう複数の第１のメモ
リブロックと、 前記周囲領域内において、前記第１のメモリブロックと
共に前記中央領域を取り囲むように配置され、前記第２
の入出力端子群とデータ授受を行なう複数の第２のメモ
リブロックと、 前記第１の入出力端子群と前記複数の第１のメモリブロ
ックとを結ぶ第１のデータバスと、 前記第２の入出力端子群と前記複数の第２のメモリブロ
ックとを結ぶ第２のデータバスとを備え、 前記第２のデータバスは、 前記複数の第２のメモリブロックのうちの１つとデータ
授受する第１のサブデータバスと、 前記複数の第２のメモリブロックのうちの他の１つとデ
ータ授受する第２のサブデータバスとを含み、 前記中央領域に配置され、アドレス信号に応じて、前記
第１、第２のサブデータバスのいずれか一方を選択し
て、前記第２の入出力端子群とデータ授受を行なう選択
回路とを備える、半導体記憶装置。 - 【請求項７】 前記選択回路は、 前記アドレス信号に応じて前記第１、第２のサブデータ
バスのいずれか一方を選択するセレクタと、 前記セレクタを介して伝達される読出データを増幅する
リードデータアンプと、 前記リードデータアンプの出力を前記第２の入出力端子
群に出力する出力バッファと、 前記第２の入出力端子群に外部から与えられる入力デー
タ信号を受ける入力バッファと、 前記アドレス信号に応じて前記第１、第２のサブデータ
バスのいずれか一方を選択し、前記入力バッファの出力
に応じて選択されたサブデータバスを駆動するバスドラ
イバを含む、請求項６に記載の半導体記憶装置。 - 【請求項８】 前記選択回路は、 前記第２の入出力端子群とデータ授受を行なうメインデ
ータバスと、 前記アドレス信号に応じて前記メインデータバスと前記
第１のサブデータバスとを接続する第１のスイッチ回路
と、 前記アドレス信号に応じて前記メインデータバスと前記
第２のサブデータバスとを接続する第２のスイッチ回路
とを含む、請求項６に記載の半導体記憶装置。 - 【請求項９】 前記メモリ領域は、３行３列の９領域に
分割され、 前記中央領域は、前記９領域のうちの第２行第２列の領
域であり、 前記周囲領域は、前記第２行第２列を取り囲む、前記９
領域のうちの８領域であり、 前記８領域には、前記複数の第１、第２のメモリブロッ
クのうちの１つのメモリブロックがそれぞれ配置され
る、請求項６に記載の半導体記憶装置。 - 【請求項１０】 前記第１のデータバスは、 前記周囲領域における配線幅よりも配線幅が広く、か
つ、前記周囲領域における隣接配線との間隔が広く配置
されたデータ伝達線の部分を前記中央領域に含む、請求
項６に記載の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001029215A JP4989821B2 (ja) | 2001-02-06 | 2001-02-06 | 半導体記憶装置 |
| US09/907,743 US6496441B2 (en) | 2001-02-06 | 2001-07-19 | Semiconductor memory device with improved data propagation characteristics of a data bus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001029215A JP4989821B2 (ja) | 2001-02-06 | 2001-02-06 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2010204363A Division JP5036856B2 (ja) | 2010-09-13 | 2010-09-13 | 半導体記憶装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JP2002230976A true JP2002230976A (ja) | 2002-08-16 |
| JP2002230976A5 JP2002230976A5 (ja) | 2008-01-10 |
| JP4989821B2 JP4989821B2 (ja) | 2012-08-01 |
Family
ID=18893589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001029215A Expired - Fee Related JP4989821B2 (ja) | 2001-02-06 | 2001-02-06 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6496441B2 (ja) |
| JP (1) | JP4989821B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002237188A (ja) * | 2001-02-13 | 2002-08-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JP2008153503A (ja) * | 2006-12-19 | 2008-07-03 | Elpida Memory Inc | 半導体記憶装置 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2003100073A (ja) * | 2001-09-25 | 2003-04-04 | Mitsubishi Electric Corp | 半導体記憶装置 |
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| US8159898B2 (en) * | 2008-01-18 | 2012-04-17 | Hynix Semiconductor Inc. | Architecture of highly integrated semiconductor memory device |
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| US9700286B2 (en) | 2012-04-25 | 2017-07-11 | Kph Diagnostics Inc. | Fluid sample collection and testing device |
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| JPH11265573A (ja) * | 1998-01-13 | 1999-09-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH11145420A (ja) | 1997-11-07 | 1999-05-28 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US6072743A (en) | 1998-01-13 | 2000-06-06 | Mitsubishi Denki Kabushiki Kaisha | High speed operable semiconductor memory device with memory blocks arranged about the center |
-
2001
- 2001-02-06 JP JP2001029215A patent/JP4989821B2/ja not_active Expired - Fee Related
- 2001-07-19 US US09/907,743 patent/US6496441B2/en not_active Expired - Lifetime
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Also Published As
| Publication number | Publication date |
|---|---|
| US20020105849A1 (en) | 2002-08-08 |
| US6496441B2 (en) | 2002-12-17 |
| JP4989821B2 (ja) | 2012-08-01 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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| A61 | First payment of annual fees (during grant procedure) |
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| R150 | Certificate of patent or registration of utility model |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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