JP4497327B2 - 半導体記憶装置 - Google Patents
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Description
100a チップの上側領域
100b チップの下側領域
101 第1の辺
102 第2の辺
103 第3の辺
104 第4の辺
111 第1のセル領域
112 第2のセル領域
113 第3のセル領域
114 第4のセル領域
121 第1のバス領域
122 第2のバス領域
123 第3のバス領域
131 第1のデータ入出力バス
131a 第1の部分
131b 第2の部分
132 第2のデータ入出力バス
132a 第1の部分
132b 第2の部分
133 第3のデータ入出力バス
133a 第1の部分
133b 第2の部分
140 配線パターン
151,152 セレクター
190 周辺回路
A 中心線
DQ0〜DQ15 データ入出力パッド
G1 第1のグループ
G2 第2のグループ
Claims (22)
- チップの平面形状が四角形であり、第1の方向に延在する第1及び第2の辺と、前記第1の方向と交差する第2の方向に延在する第3及び第4の辺とを有する半導体記憶装置であって、
前記第1の方向に延在する第1及び第2のバス領域と、
前記チップを前記第1の方向に二分する中心線に沿って配置された第3のバス領域と、
前記第1の辺と前記第1のバス領域との間に配置された第1のセル領域と、
前記第2の辺と前記第2のバス領域との間に配置された第2のセル領域と、
前記第1のバス領域と前記第2のバス領域との間に配置され、前記第3のバス領域から見て前記第3の辺側に配置された第3のセル領域と、
前記第1のバス領域と前記第2のバス領域との間に配置され、前記第3のバス領域から見て前記第4の辺側に配置された第4のセル領域と、
前記第3のバス領域に沿って配置されたデータ入出力パッド列と、を備え、
前記データ入出力パッド列はそれぞれn個のデータ入出力パッドからなる第1及び第2のグループを含み、
入出力データ幅をnビットに設定する場合には、前記第2のグループを使用することなく前記第1のグループを使用してデータの入出力を行い、
入出力データ幅を2nビットに設定する場合には、前記第1及び第2のグループを並列に使用してデータの入出力を行うことを特徴とする半導体記憶装置。 - 前記データ入出力パッド列の前記第1のグループは、前記第1のバス領域と前記第2のバス領域との間に配置されていることを特徴とする請求項1に記載の半導体記憶装置。
- 前記データ入出力パッド列の前記第2のグループは、前記第2の辺と前記第2のバス領域との間に配置されていることを特徴とする請求項2に記載の半導体記憶装置。
- 前記データ入出力パッド列の前記第2のグループは、前記第1のバス領域と前記第2のバス領域との間に配置されていることを特徴とする請求項2に記載の半導体記憶装置。
- 前記データ入出力パッド列の前記第1及び第2のグループは、第3のバス領域を介してそれぞれ対向する位置に配置されていることを特徴とする請求項4に記載の半導体記憶装置。
- 前記データ入出力パッド列の前記第1のグループを構成するデータ入出力パッドは、第3のバス領域を介してそれぞれ対向する位置に半分ずつ配置されていることを特徴とする請求項2乃至5のいずれか一項に記載の半導体記憶装置。
- 前記第1のバス領域に形成された第1のデータ入出力バスは、前記データ入出力パッド列の前記第1のグループを構成するデータ入出力パッドとの間でデータの授受が可能であり、
前記第2のバス領域に形成された第2のデータ入出力バスは、前記データ入出力パッド列の前記第1又は第2のグループを構成するデータ入出力パッドとの間でデータの授受が可能であることを特徴とする請求項1乃至6のいずれか一項に記載の半導体記憶装置。 - 前記第3のバス領域に形成された第3のデータ入出力バスは、前記第1のデータ入出力バスに接続された第1の部分と、前記第2のデータ入出力バスに接続された第2の部分とを含んでおり、
前記第3のデータ入出力バスの前記第1の部分と前記第2の部分の配線長がほぼ等しいことを特徴とする請求項7に記載の半導体記憶装置。 - 前記データ入出力パッド列の前記第1のグループは、前記第3のデータ入出力バスの前記第1の部分と前記第2の部分との境界近傍に配置されていることを特徴とする請求項8に記載の半導体記憶装置。
- 前記第1及び第2のデータ入出力バスは、いずれも、前記中心線から見て前記第3の辺側に位置する第1の部分と、前記中心線から見て前記第4の辺側に位置する第2の部分とを含んでおり、
前記第1のデータ入出力バスの前記第1の部分は、前記第1のセル領域に配置されたメモリセルアレイのうち前記中心線から見て前記第3の辺側に位置するメモリセルアレイ及び前記第3のセル領域に配置されたメモリセルアレイの一部と接続され、
前記第1のデータ入出力バスの前記第2の部分は、前記第1のセル領域に配置されたメモリセルアレイのうち前記中心線から見て前記第4の辺側に位置するメモリセルアレイ及び前記第4のセル領域に配置されたメモリセルアレイの一部と接続され、
前記第2のデータ入出力バスの前記第1の部分は、前記第2のセル領域に配置されたメモリセルアレイのうち前記中心線から見て前記第3の辺側に位置するメモリセルアレイ及び前記第3のセル領域に配置されたメモリセルアレイの他の一部と接続され、
前記第2のデータ入出力バスの前記第2の部分は、前記第2のセル領域に配置されたメモリセルアレイのうち前記中心線から見て前記第4の辺側に位置するメモリセルアレイ及び前記第4のセル領域に配置されたメモリセルアレイの他の一部と接続されていることを特徴とする請求項8又は9に記載の半導体記憶装置。 - 前記第1のデータ入出力バスの前記第1の部分は、前記第3のデータ入出力バスの前記第1の部分のうち半分と接続され、
前記第1のデータ入出力バスの前記第2の部分は、前記第3のデータ入出力バスの前記第1の部分のうち残りの半分と接続され、
前記第2のデータ入出力バスの前記第1の部分は、前記第3のデータ入出力バスの前記第2の部分のうち半分と接続され、
前記第2のデータ入出力バスの前記第2の部分は、前記第3のデータ入出力バスの前記第2の部分のうち残りの半分と接続されていることを特徴とする請求項10に記載の半導体記憶装置。 - 前記第1のデータ入出力バスの前記第1及び第2の部分は、前記第3のデータ入出力バスの前記第1の部分に対して共通接続されており、
前記第2のデータ入出力バスの前記第1及び第2の部分は、前記第3のデータ入出力バスの前記第2の部分に対して共通接続されていることを特徴とする請求項10に記載の半導体記憶装置。 - 前記第1のデータ入出力バスの前記第1及び第2の部分のいずれか一方を前記第3のデータ入出力バスの前記第1の部分に接続する第1のセレクターと、
前記第2のデータ入出力バスの前記第1及び第2の部分のいずれか一方を前記第3のデータ入出力バスの前記第2の部分に接続する第2のセレクターとをさらに備えていることを特徴とする請求項10に記載の半導体記憶装置。 - 前記第1のセル領域には、入出力データ幅を2nビットに設定した場合に前記データ入出力パッド列の前記第1のグループに接続される複数のメモリセルアレイが配置され、
前記第2のセル領域には、入出力データ幅を2nビットに設定した場合に前記データ入出力パッド列の前記第2のグループに接続される複数のメモリセルアレイが配置されていることを特徴とする請求項1乃至13のいずれか一項に記載の半導体記憶装置。 - 前記第3及び第4のセル領域には、入出力データ幅を2nビットに設定した場合に前記データ入出力パッド列の前記第1のグループに接続されるメモリセルアレイと前記第2のグループに接続されるメモリセルアレイとが配置されていることを特徴とする請求項14に記載の半導体記憶装置。
- 前記第1乃至第4のセル領域に形成された複数のメモリセルアレイは2m個のバンクに分割されており、
前記第1及び第2のセル領域のうち前記中心線から見て前記第3の辺側に位置する部分、並びに、前記第3のセル領域からなる第1の片側領域と、前記第1及び第2のセル領域のうち前記中心線から見て前記第4の辺側に位置する部分、並びに、前記第4のセル領域からなる第2の片側領域には、それぞれm個のバンクが配置されていることを特徴とする請求項14又は15に記載の半導体記憶装置。 - 前記第1の片側領域に配置されたm個のバンクは、バンクアドレスの所定のビットが第1の論理レベルである場合にアクセス可能であり、
前記第2の片側領域に配置されたm個のバンクは、前記バンクアドレスの前記所定のビットが前記第1の論理レベルとは異なる第2の論理レベルである場合にアクセス可能であることを特徴とする請求項16に記載の半導体記憶装置。 - 前記第3のセル領域と前記第4のセル領域との間には、周辺回路が集中配置されていることを特徴とする請求項1乃至17のいずれか一項に記載の半導体記憶装置。
- 入出力データ幅が可変の半導体記憶装置であって、
それぞれn個のデータ入出力パッドからなる第1及び第2のグループを含むデータ入出力パッド列と、第1及び第2のデータ入出力バスと、前記第1のデータ入出力バスと前記データ入出力パッド列の前記第1のグループとを接続する第1の部分、及び、前記第2のデータ入出力バスと前記データ入出力パッド列の前記第1又は第2のグループとを接続する第2の部分を含む第3のデータ入出力バスとを備え、
前記第1及び第2のデータ入出力バスは第1の方向に平行に延在し、前記第3のデータ入出力バスは前記第1の方向と交差する第2の方向に延在し、前記第3のデータ入出力バスの前記第1の部分と前記第2の部分の配線長がほぼ等しく、
前記第3のデータ入出力バスは、前記データ入出力パッド列とデータの授受が可能であり、
前記入出力データ幅をnビットに設定する場合には、前記第1及び第2のグループを含むデータ入出力パッド列のうち、前記第1のグループを使用してデータの入出力を行い、前記入出力データ幅を2nビットに設定する場合には前記第1及び第2のグループを並列に使用してデータの入出力を行う、ことを特徴とする半導体記憶装置。 - 少なくとも前記データ入出力パッド列の前記第1のグループは、チップの略中央に配置されていることを特徴とする請求項19に記載の半導体記憶装置。
- 前記データ入出力パッド列の前記第1のグループは、前記第3のデータ入出力バスの前記第1の部分と前記第2の部分との境界近傍に配置されていることを特徴とする請求項19又は20に記載の半導体記憶装置。
- チップの平面形状が四角形であり、第1の方向に延在する第1及び第2の辺と、前記第1の方向と交差する第2の方向に延在する第3及び第4の辺とを有する半導体記憶装置であって、
前記第1の方向に延在する第1及び第2のバス領域と、
前記チップを前記第1の方向に二分する中心線に沿って配置された第3のバス領域と、
前記第1の辺と前記第1のバス領域との間に配置された第1のグループに属するm個のバンクで構成された第1のセル領域と、
前記第2の辺と前記第2のバス領域との間に配置された第2のグループに属するm個のバンクで構成された第2のセル領域と、
前記第1のバス領域と前記第2のバス領域との間に配置され、前記第3のバス領域から見て前記第3の辺側に配置された第1及び第2のグループに各々属するm/2より少ない数のバンクで構成された第3のセル領域と、
前記第1のバス領域と前記第2のバス領域との間に配置され、前記第3のバス領域から見て前記第4の辺側に配置された第1及び第2のグループに各々属するm/2より少ない数のバンクで構成された第4のセル領域と、
前記第3のバス領域に沿って配置されたデータ入出力パッド列と、を備え、
前記データ入出力パッド列はそれぞれ前記第1及び第2のグループに対応するn個のデータ入出力パッドを含み、
入出力データ幅をnビットに設定する場合には、前記第2のグループを使用することなく前記第1のグループを使用してデータの入出力を行い、
入出力データ幅を2nビットに設定する場合には、前記第1及び第2のグループを並列に使用してデータの入出力を行う、ことを特徴とする記載の半導体記憶装置。
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