JP5571873B2 - 半導体装置及びそのレイアウト方法 - Google Patents

Description

本発明は、複数の配線層にレイアウトパターンが構成された半導体装置に関し、特に、多数の信号配線を効率的にレイアウト可能な半導体装置とそのレイアウト方法に関するものである。

ＤＲＡＭ（Dynamic Random Memory）等の半導体記憶装置は、多数のメモリセルを含むアレイ部に対して任意のメモリセルを選択的にアクセスするための構成を備えている。アレイ部の任意のメモリセルは、マトリクス状に配列されたワード線及びビット線に対応付けられ、固有のアドレスに基づき選択される。アレイ部には、指定されたアドレスに対応するメモリセルを選択するための多数のデコーダが付随する。このようなデコーダは、メモリセルに対応するピッチで配置されるので、デコーダに接続される配線群もメモリセルと同様のピッチで高密度に配置する必要がある。

通常、ワード線とビット線は互いに直交して配置されることから、周辺回路とデコーダとの間に配線群を引き回す場合、ワード線方向の配線群とビット線方向の配線群を接続すべき箇所が生じる。この場合、ワード線方向の配線群とビット線方向の配線群は、互いに異なる配線層に形成されるので、上下の配線層を接続するためのコンタクトを設ける必要がある。異なる配線層の間でマトリクス状に形成された配線群と、上下の配線層を接続するコンタクトを備えた構成は、例えば、特許文献１、２に開示されている。

図７は、２つの配線層に形成されたマトリクス状の配線群をコンタクトにより接続するレイアウト例を示している。図７の下部に示すように、便宜上、横方向をＸ方向と定め、縦方向をＹ方向と定める。第１配線層には、Ｙ方向に延伸され一定のピッチで並列に配置される複数の配線１０１が形成されている。また、第１配線層の上層の第２配線層には、Ｘ方向に延伸され一定のピッチで並列に配置される複数の配線１０２が形成されている。第１配線層の各配線１０１と第２配線層の各配線１０２の交差部には、１個ずつコンタクト１０３が形成されている。図７の全体では、６個のコンタクト１０３を経由して、Ｘ方向とＹ方向の双方向に６系統の信号を伝送可能な配線群を構成することができる。同様のレイアウトを繰り返し配置すれば、さらに多数の信号を伝送可能な配線群を構成することができる。
特開２００６−０３２９４４号公報 特開平１０−１２５７７５号公報

しかしながら、図７のレイアウトにおいては、配線１０１、１０２の交差部において不具合が生じ、コンタクト１０３の接続不良が生じる可能性がある。この場合、アレイ部の全体では膨大な数の配線群が配置されるので、１箇所のコンタクト１０３の接続不良がチップ全体の不良に直結することは信頼性の観点から問題がある。図８は、このような問題への対策として、図７と同様の機能を異なるレイアウトにより実現するレイアウト例を示している。図７とは異なり、第１配線層に形成された複数の配線１０１と第２配線層に形成された複数の１０２の交差部に、Ｙ方向に並ぶ２個のコンタクト１０４が形成されている。これにより、交差部における一方のコンタクト１０４に不良が生じたとしても、他方のコンタクト１０４が正常であれば、配線１０１と配線１０２の間の電気的な接続は保たれる。よって、図８のレイアウトは図７のレイアウトに比べ、接続不良が生じる可能性を低減し、チップの信頼性を高めることができる。

しかし、図８のレイアウトを採用する場合、Ｘ方向に延伸される配線１０２の間隔が、２個のコンタクト１０４をＹ方向に並べた分だけ増加する。すなわち、図７のレイアウトにおける配線１０２のピッチＰ１と、図８のレイアウトにおける配線１０２のピッチＰ２を比べると、Ｐ２＞Ｐ１の関係にあり、同数の配線１０２を配置する場合にピッチの増加分だけの余分なスペースが必要となることが問題であった。

そこで、本発明はこれらの問題を解決するためになされたものであり、異なる配線層間で互いに直交する配線群を接続する場合、接続不良に起因する信頼性の低下を招くことなく良好なスペース効率でレイアウト可能な半導体装置とそのレイアウト方法を提供することを目的とする。

上記課題を解決するために、本発明の半導体装置は、予め設定された配列順で第１配線層に形成され、それぞれ第１の方向に延伸される複数の第１の配線と、前記配列順で前記第１配線層と異なる第２配線層に形成される複数の第２の配線と、前記配列順が互いに一致する前記第１の配線及び前記第２の配線の間を電気的に接続する複数のコンタクトとを備え、各々の前記第２の配線は、前記第１の方向に直交する第２の方向に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部と、他方のトラックに沿って延伸される配線部と、前記２つの配線部の間を接続する接続部とにより構成され、前記接続部に前記複数のコンタクトが形成されることを特徴としている。

本発明に係る半導体装置によれば、第１配線層に形成された複数の第１の配線は第１の方向に延伸され、第２配線層に形成された複数の第２の配線は、第２の方向に延伸されつつ途中で１トラック分だけ第２の方向にシフトする接続部を有する。そして、第２の配線の接続部には、複数のコンタクトが形成され、配列順が対応する第１の配線と第２の配線が積層方向に接続される。よって、所定の並び順の信号群を、異なる配線層に形成された配線群を経由して、確実に伝送させることができ、各々の伝送経路は複数のコンタクトで接続されるので接続信頼性を高めることができる。また、第２配線層の複数の第２の配線は１トラック分のスペースの増加のみで配置できるので、良好なスペース効率でレイアウト可能となる。

本発明において、前記接続部に、前記第１の方向に隣接配置される２個のコンタクトを形成してもよい。また、前記接続部に、一方の前記配線部の一端に配置されるコンタクトと、他方の前記配線部の一端に配置されるコンタクトとをそれぞれ形成してもよい。

本発明において、複数のメモリセルを含むアレイ部をさらに設け、前記配列順が、前記アレイ部に対し供給される信号群の並び順に一致するように設定してもよい。この場合、前記複数の第１の配線及び前記複数の第２の配線に、前記アレイ部に付随するデコーダに供給される前記信号群が伝送されるように構成してもよい。さらに、前記複数の第１の配線及び前記複数の第２の配線を、前記アレイ部における前記メモリセルの配置に対応するピッチで配列してもよい。

本発明において、前記第１配線層及び前記第２配線層と異なる第３配線層に形成され、前記第２配線層に規定された直線状の前記トラックと平行に延伸される複数の第３の配線をさらに設けてもよい。これにより、第２配線層の第２の配線と第３配線層の第３の配線が積層方向で対向して延伸される距離は、途中で第２の配線を１トラック分シフトさせる構造をとることにより短縮されるので、双方の信号干渉によるクロストークノイズを軽減することができる。

上記課題を解決するために、本発明の半導体装置のレイアウト方法は、第１配線層に、予め設定された配列順でそれぞれ第１の方向に延伸される複数の第１の配線を配置し、前記第１配線層と異なる第２配線層に、前記配列順で、前記第１の方向に直交する第２の方向に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部と、他方のトラックに沿って延伸される配線部と、前記２つの配線部の間を接続する接続部とによりそれぞれ構成される複数の第２の配線を配置し、各々の前記接続部に、前記配列順が互いに一致する前記第１の配線及び前記第２の配線の間を電気的に接続する複数のコンタクトを形成するものである。

本発明によれば、積層方向で異なる第１配線層及び第２配線層を用いたマトリクス状の配線群を互いに接続する場合、第２配線層の各々の第２の配線を、接続部において１トラック分だけシフトさせて構成し、その接続部に複数のコンタクトを形成して半導体層装置のレイアウトを構成する。よって、同一の配線順で両方の配線群が配列される状態において、異なる方向に配線群を曲げながら確実に両者を接続することができる。この場合、接続部に形成された複数のコンタクトのうち、一方に不良が生じたとしても他方による接続が保たれるので、接続信頼性を高めることができる。また、第２配線層におけるスペースの増加は、接続部の構造による１トラック分にとどまるので、特に配線数が多くなる場合にスペース効率を高めることができる。さらに、第１配線層及び第２配線層とは別の配線層に、第２配線層のトラックと同じ配置で直線状の配線群を形成する場合、第２の配線との間の信号干渉によるクロストークノイズを、第２の配線が短縮された分だけ低減させることができる。

以下、本発明の最良の実施形態について図面を参照しながら説明する。以下では、半導体装置としてのＤＲＡＭに対して本発明を適用する場合の実施形態について説明する。

（本発明の基本概念）
本発明を適用するＤＲＡＭの概略の構成について、図１及び図２を参照して説明する。図１は、ＤＲＡＭの全体構成を示すブロック図であり、図２は、図１のアレイ部１０の周囲に設けられる配線群について説明する図である。本実施形態のＤＲＡＭの全体は、４つの領域（バンク）に分割配置されたアレイ部１０と、アレイ部１０が配置されていない領域に配置された周辺部１１とを備えている。アレイ部１０は、複数のワード線ＷＬと複数のビット線ＢＬの交点に形成された多数のメモリセルＭＣ（図２）を備えるとともに、各々のメモリセルＭＣにアクセスするためのセンスアンプ回路、ドライバ回路、デコード回路などの回路群（不図示）を備えている。一方、周辺部１１は、制御回路や入出力回路など、アレイ部１０の動作に関わる回路群を備えている。

アレイ部１０には、多数のメモリセルＭＣが高密度に繰り返し配置される。よって、他の回路群においては、メモリセルＭＣのピッチに適合させて多数の素子及び配線を設ける必要がある。これに対し、周辺部１１は、アレイ部１０のような繰り返し配置は要求されず、アレイ部１０に比べて素子数も少ない。

図２の下部に示すように、横方向をＸ方向と定め、縦方向をＹ方向と定めるものとする。この場合、アレイ部１０においては、ワード線ＷＬがＸ方向に延伸され、ビット線ＢＬがＹ方向に延伸され、全体がマトリクス状に構成される。ワード線ＷＬ及びビット線ＢＬの交点に形成されるメモリセルＭＣは、それぞれに付与された固有のアドレスによって特定される。アレイ部１０の外延部においては、ワード線ＷＬに関連する回路群と配線群がＸ方向の端部に設けられ、ビット線ＢＬに関連する回路群と配線群がＹ方向の端部に設けられる。図２では回路群の例として、Ｘ方向の端部にワード線ＷＬに対応する行デコーダを示し、Ｙ方向の端部にビット線ＢＬに対応する列デコーダを示している。

行デコーダ及び列デコーダを含む領域においては、第１配線層にＹ方向の配線群が形成され、第１配線層の上層の第２配線層にＸ方向の配線群が形成されている。図２では、行デコーダ及び列デコーダの付近の領域において、第１配線層に形成されたＹ方向の配線群（実線）と、第２配線層に形成されたＸ方向の配線群（点線）がそれぞれ示される。図２の行デコーダの付近に着目すると、Ｘ方向の配線群とＹ方向の配線群を接続するために交差する配線同士を接続するための領域（図２のクロス領域）が必要である。これは、ワード線ＷＬとビット線ＢＬが直交し、かつ行デコーダ及び列デコーダの配置の制約から、避けられない構造である。上述のクロス領域においては、第１配線層と第２配線層を積層方向で電気的に接続するためのコンタクトが各配線に対して形成される。本実施形態では、配線同士の接続箇所において複数のコンタクトを形成することを前提とするが、具体的な説明は後述する。

（本発明を適用したレイアウトの具体例）
図３は、本実施形態の具体的なレイアウトの一例を示す平面図である。図３に示すレイアウトには、下層側の第１配線層と上層側の第２配線層により構成されるマトリクス状の配線パターンが示されている。第１配線層には、Ｙ方向に延伸される複数の配線２０が形成されるとともに、第２配線層には、Ｘ方向に延伸される複数の配線２１が形成されている。第１配線層の複数の配線２０は、所定のピッチで並列配置された配線群であり、それぞれの配線２０がＹ方向に延伸形成される。一方、第２配線層の上層には、Ｘ方向に延伸される複数の配線２２が形成された第３配線層が設けられている。第３配線層の複数の配線２２は、第２配線層と同様のピッチで並列配置された配線群であり、それぞれの配線２２がＸ方向に延伸形成されている。

第２配線層の各々の配線２１は、所定のピッチでＸ方向に平行な直線状に規定される複数トラックのうち、隣接する２トラックに跨ってそれぞれ形成され、３つの配線部２１ａ、２１ｂ、２１ｃから構成される。例えば、図３の最上部の配線２１に着目すると、配線部２１ａは、図３の左側の最上部のトラックに沿って延伸形成され、配線部２１ｂは、図３の右側の上から２番目のトラックに沿って延伸形成される。そして、接続部２１ｃは、両側の配線部２１ａ、２１ｂの間をＹ方向に接続している。図３に示すように、接続部２１ｃには、隣接する２個のコンタクト２３が形成されている。それぞれの配線２１の接続部２１ｃの直下には、配列順が一致する配線２０が対向配置され、２個のコンタクト２３を介して第２配線層の接続部２１ｃと第１配線層の配線２０が電気的に接続される。図３の上から２番目以降の各配線２１についても同様であり、隣接する２トラックに跨って上記と同様の構造で形成されている。

図３の例では、第１配線層の複数の配線２０には、図３の左側から順に信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ、Ｓｅの並び順の信号群が伝送されるものとする。一方、第２配線層の複数の配線２１には、図３の下側から信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ、Ｓｅの並び順の信号群が伝送されるものとする。よって、対応する配線２０、２１を介して共通の信号を伝送するためには、第１配線層の複数の配線２０の右側からの配列順と、第２配線層の複数の配線２１の下側からの配列順は、信号群の並び順に一致させる必要がある。そのため、コンタクト２３が形成される接続部２１ｃの位置は、信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ、Ｓｅの順で、図３の左下から右上にかけて順にシフトすることがわかる。

なお、第２配線層の複数の配線２１に対し、図３とは逆順で信号群を対応付けてもよい。この場合、上側から信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ、Ｓｅの並び順となるので、図３とは上下対称の構成が想定され、接続部２１ｃの位置は左上から右下にかけて順にシフトすることになる。また、第１配線層の複数の配線２０に対して逆順の信号群を対応付ける場合は、図３とは左右対称の構成を想定すればよい。

ここで、図４及び図５を参照して、第１配線層と第２配線層の２層を用いて各配線群を接続する理由を説明する。図４は、図２のアレイ部１０におけるクロス領域の接続関係に関し、上下に対向する２層の配線層を用いずに、単一の配線層のみを用いて配線群を構成する場合の例を示している。簡単のため、３つの信号Ｓ１、Ｓ２、Ｓ３を３本の配線を含む配線群３０に接続して伝送する場合を考える。アレイ部１０には、３つのデコーダＤ１、Ｄ２、Ｄ３を含むデコーダ群４０と、３つのデコーダＤ１’、Ｄ２’、Ｄ３’からなるデコーダ群４１が設けられ、デコーダ群４０、４１の各々に対して信号Ｓ１、Ｓ２、Ｓ３を接続する必要があるとする。

まず、第１配線層に形成されるＹ方向の配線群３０は途中で曲げられて、第１配線層に形成されるＸ方向の配線群３１として、近端側のデコーダ群４０に接続される。信号Ｓ１、Ｓ２、Ｓ３は、この順でデコーダＤ１、Ｄ２、Ｄ３に接続される。一方、配線群３０を遠端側のデコーダ群４１に接続する場合、信号Ｓ３が伝送される配線についてはノードＮａで分岐させることで、デコーダ群４１のデコーダＤ３’に接続することができる。しかし、信号Ｓ２が伝送される配線については、配線群３１の一端の配線領域ｒａが障壁となって、それより先に延伸できない。同様に、信号Ｓ１が伝送される配線については、配線群３１の真ん中の配線領域ｒｂが障壁となって、それより先に延伸できない。このように、第１配線層のみを用いる場合、２つのデコーダ群４０、４１の両方に対し、配列順が共通の配線群を接続することは難しい。

これに対し、図５は、上述の接続関係に関し、上下に対向する２層の配線層を用いて配線群を構成する場合の例を示している。まず、第１配線層に形成されるＹ方向の配線群３０の途中にコンタクト２３が設けられ、このコンタクト２３を介して上層の第２配線層に形成されるＸ方向の配線群３１ａに接続される。よって、近端側のデコーダ群４０については、図４と同様、信号Ｓ１、Ｓ２、Ｓ３がこの順でデコーダＤ１、Ｄ２、Ｄ３に接続される。一方、配線群３０が延伸されて、さらに遠方にコンタクト２３が設けられて、上記と同様の構造で第２配線層に形成されるＸ方向の配線群３１ｂに接続される。よって、遠端側のデコーダ群４１についても、信号Ｓ１、Ｓ２、Ｓ３がこの順でデコーダＤ１’、Ｄ２’、Ｄ３’に接続される。このような理由で、所定の配線群を同様の配列順を保ちつつ複数の回路に分岐して接続する場合、少なくとも２層の配線層を用いる必要がある。

図３に戻って、第２配線層の上層の第３配線層に形成された配線２２に着目すると、各々の配線２２は下層の第２配線層の配線２１と対向して配置される。しかし、例えば信号Ｓａ〜Ｓｂのいずれかを伝送する１本の配線２１のうち、図３の左側では配線部２１ａが特定の配線２２に対向配置されるのに対し、図３の右側では配線部２１ｂが特定の配線２２に隣接する配線２２に対向配置されることがわかる。すなわち、コンタクト２３が形成される接続部２１ｃを境界として、特定の配線２２は左側と右側で１本ずれた配線２１と対向する位置関係にある。図３の構造を採用することにより、配線２１と配線２２が全長にわたって対向することなく、互いに対向する距離が短くて済む。これにより、配線２１、２２をそれぞれ伝送される信号の干渉によるクロストークノイズを軽減することができる。

また、第１配線層の配線２０と第２配線層の配線２１の接続箇所は、２個のコンタクト２３が形成されるので、１個のコンタクトにより接続する場合（図７参照）に比べると、一方のコンタクト２３の不良に起因する接続不良を回避できるので、チップ全体の信頼性を高めることができる。この場合、図３の配置によれば、配線部２１ａから配線部２１ｂに１トラック分シフトさせるための領域を利用して２個のコンタクト２３を形成しているので、図８のレイアウトのようにピッチを広げることなく、規定されたトラックのピッチを保ちつつ図３のレイアウトを構成可能である。

具体的には、図３に示すように、６トラック分のスペースにおいて、信号Ｓａ、Ｓｂ、Ｓｃ、Ｓｄ、Ｓｅを伝送する５本の配線２１を配置することができるので、Ｙ方向に増加するスペースは１トラック分に過ぎない。この場合、図３の配線２１の数が多くなったとしてもスペースの増加は常に１トラック分であるから、配線数が多い場合の実質的なスペース増加は僅かで済む。このように、図３のレイアウトを採用すれば、スペース効率を犠牲にすることなく、信頼性の高い配線接続を実現することができる。

（本発明を適用したレイアウトの変形例）
図６は、本実施形態のレイアウトの変形例を示す平面図である。図６に示す変形例において、第１配線層の複数の配線２０と、第２配線層の複数の配線２１のうち配線部２１ａ及び２１ｂと、第３配線層の複数の配線２２については、図３のレイアウトと同様である。一方、図６に示す変形例のうち、配線部２１ｃに形成された２個のコンタクト２４については、図３とは異なる。すなわち、２個のコンタクト２４のうち、一方のコンタクト２４は、左側の配線部２１ａの右端に重なる位置に形成され、他方のコンタクト２４は、右側の配線部２１ｂの左端に重なる位置に形成される。図３の２個のコンタクト２３が隣接しているのに対し、図６の２個のコンタクト２４は１ピッチ分だけの間隔を置いて配置されている。この場合、図６の全体に配置された１０個のコンタクト２４は、第１配線層の配線２０と第２配線層の配線２１の交差部に位置している。このように、比較的広い一定のピッチで配置される多数のコンタクト２４は、容易に製造できる点でメリットがある。

以上、図１〜図６に基づいて本実施形態を説明したが、図３あるいは図６のレイアウトは、ＤＲＡＭのアレイ部１０に限られることなく、アドレスバスやデータバスなど複数の配線を束ねて配置される回路部分において広く採用することができる。また、本実施形態では半導体装置としてのＤＲＡＭに対して本発明を適用する場合を説明したが、ＤＲＡＭ以外の半導体記憶装置、あるいは、信号配線のレイアウトパターンが構成された一般的な半導体装置に対し、広く本発明を適用することができる。また、図３あるいは図６のレイアウトでは、配線２１の接続部２１ｃに２個のコンタクト２３（２４）が形成される場合を説明したが、１トラック分のスペースに３個以上のコンタクト２３（２４）を形成できるならば、接続部２１ｃにおけるコンタクト２３（２４）の個数は２個に限られない。

本実施形態のＤＲＡＭの全体構成を示すブロック図である。 図１のアレイ部１０の周囲に設けられる配線群について説明する図である。 本実施形態の具体的なレイアウトの一例を示す平面図である。 図２のアレイ部１０におけるクロス領域の接続関係に関し、単一の配線層のみを用いて配線群を構成する場合の例を示す図である。 図２のアレイ部１０におけるクロス領域の接続関係に関し、上下に対向する２層の配線層を用いて配線群を構成する場合の例を示す図である。 本実施形態のレイアウトの変形例を示す平面図である。 ２つの配線層に形成されたマトリクス状の配線群をコンタクトにより接続する従来のレイアウト例を示す図である。 図７と同様の機能を異なるレイアウトにより実現する従来のレイアウト例を示す図である。

符号の説明

１０…アレイ部
１１…周辺部
２０…配線（第１配線層）
２１…配線（第２配線層）
２１ａ、２１ｂ…配線部
２１ｃ…接続部
２２…配線（第３配線層）
２３、２４…コンタクト
３０、３１ａ、３１ｂ…配線群
４０、４１…デコーダ群
ＭＣ…メモリセル
ＷＬ…ワード線
ＢＬ…ビット線

Claims (8)

1. 予め設定された配列順で第１配線層に形成され、それぞれ第１の方向に延伸される複数の第１の配線と、
   前記配列順で前記第１配線層と異なる第２配線層に形成される複数の第２の配線と、
   前記配列順が互いに一致する前記第１の配線及び前記第２の配線の間を電気的に接続する複数のコンタクトと、
   を備え、
   各々の前記第２の配線は、前記第１の方向に直交する第２の方向に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部と、他方のトラックに沿って延伸される配線部と、前記２つの配線部の間を接続する接続部とにより構成され、前記接続部に前記複数のコンタクトが形成されることを特徴とする半導体装置。
2. 前記接続部には、前記第１の方向に隣接配置される２個のコンタクトが形成されることを特徴とする請求項１に記載の半導体装置。
3. 前記接続部には、一方の前記配線部の一端に配置されるコンタクトと、他方の前記配線部の一端に配置されるコンタクトと、がそれぞれ形成されることを特徴とする請求項１に記載の半導体装置。
4. 複数のメモリセルを含むアレイ部を備え、
   前記配列順は、前記アレイ部に対し供給される信号群の並び順に一致するように設定されることを特徴とする請求項１に記載の半導体装置。
5. 前記複数の第１の配線及び前記複数の第２の配線には、前記アレイ部に付随するデコーダに供給される前記信号群が伝送されることを特徴とする請求項４に記載の半導体装置。
6. 前記複数の第１の配線及び前記複数の第２の配線は、前記アレイ部における前記メモリセルの配置に対応するピッチで配列されることを特徴とする請求項４に記載の半導体装置。
7. 前記第１配線層及び前記第２配線層と異なる第３配線層に形成され、前記第２配線層に規定された直線状の前記トラックと平行に延伸される複数の第３の配線をさらに備えることを特徴とする請求項１に記載の半導体装置。
8. 第１配線層に、予め設定された配列順でそれぞれ第１の方向に延伸される複数の第１の配線を配置し、
   前記第１配線層と異なる第２配線層に、前記配列順で、前記第１の方向に直交する第２の方向に平行な直線状に規定された隣接する２トラックのうち、一方のトラックに沿って延伸される配線部と、他方のトラックに沿って延伸される配線部と、前記２つの配線部の間を接続する接続部とによりそれぞれ構成される複数の第２の配線を配置し、
   各々の前記接続部に、前記配列順が互いに一致する前記第１の配線及び前記第２の配線の間を電気的に接続する複数のコンタクトを形成する、
   ことを特徴とする半導体装置のレイアウト方法。
   

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