JP2744296B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2744296B2 JP2744296B2 JP1233539A JP23353989A JP2744296B2 JP 2744296 B2 JP2744296 B2 JP 2744296B2 JP 1233539 A JP1233539 A JP 1233539A JP 23353989 A JP23353989 A JP 23353989A JP 2744296 B2 JP2744296 B2 JP 2744296B2
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Description
【発明の詳細な説明】 〔概要〕 半導体記憶装置に関し、 コラム選択線と選択ゲートとの間の迂回配線の本数を
削減して、該迂回配線の所要面積を縮減することを目的
とし、 多層配線層の何れか一層を用いてコラム選択線を配線
し、また、他の層を用いて上記コラム選択層と直交する
センスアンプ駆動信号線を配線する半導体記憶装置にお
いて、前記コラム選択線を配線した層に、該コラム選択
線と平行する横方向配線を配線するとともに、前記セン
スアンプ駆動信号線の複数箇所と該横方向配線とをコン
タクトホールで接続し、且つ、前記横方向配線下の選択
ゲートと前記コラム選択線とを迂回配線を介して接続し
たことを特徴とする。
削減して、該迂回配線の所要面積を縮減することを目的
とし、 多層配線層の何れか一層を用いてコラム選択線を配線
し、また、他の層を用いて上記コラム選択層と直交する
センスアンプ駆動信号線を配線する半導体記憶装置にお
いて、前記コラム選択線を配線した層に、該コラム選択
線と平行する横方向配線を配線するとともに、前記セン
スアンプ駆動信号線の複数箇所と該横方向配線とをコン
タクトホールで接続し、且つ、前記横方向配線下の選択
ゲートと前記コラム選択線とを迂回配線を介して接続し
たことを特徴とする。
本発明は、半導体記憶装置、特に、多数のセンスアン
プで１つのセンスアンプ列を形成し、この列を多数配列
する半導体記憶装置に係り、各センスアンプ列の選択ゲ
ートとコラム選択線との間を接続する迂回配線の線幅を
縮減するに好適なレイアウト技術に関する。
プで１つのセンスアンプ列を形成し、この列を多数配列
する半導体記憶装置に係り、各センスアンプ列の選択ゲ
ートとコラム選択線との間を接続する迂回配線の線幅を
縮減するに好適なレイアウト技術に関する。
近年の大容量化した半導体記憶装置にあっては、記憶
セルやセンスアンプの数を一段と増大している。例え
ば、16M DRAMにあっては、32768個もの大量のセンスア
ンプを必要とするので、効率よくセンスアンプをレイア
ウトすることが求められ、例えば、2048個（2K個）のセ
ンスアンプで１つのセンスアンプ列を構成し、これを16
列並べてレイアウトすることが行われている。
セルやセンスアンプの数を一段と増大している。例え
ば、16M DRAMにあっては、32768個もの大量のセンスア
ンプを必要とするので、効率よくセンスアンプをレイア
ウトすることが求められ、例えば、2048個（2K個）のセ
ンスアンプで１つのセンスアンプ列を構成し、これを16
列並べてレイアウトすることが行われている。
ところで、こうしたセンスアンプ列の作動／非作動を
制御する線いわゆるセンスアンプ駆動信号線は、当該セ
ンスアンプ上を同方向（すなわち、列方向）に延び、駆
動回路を介して電源線Vcc、Vssに接続されるが、センス
アンプ数の増大に伴って、センスアンプ駆動信号線の電
流密度を確保し難くなる問題が発生してきた。そこで、
本出願人は先に「半導体記憶装置」（特願平１−65360
号、特願平１−65361号）を提案している。
制御する線いわゆるセンスアンプ駆動信号線は、当該セ
ンスアンプ上を同方向（すなわち、列方向）に延び、駆
動回路を介して電源線Vcc、Vssに接続されるが、センス
アンプ数の増大に伴って、センスアンプ駆動信号線の電
流密度を確保し難くなる問題が発生してきた。そこで、
本出願人は先に「半導体記憶装置」（特願平１−65360
号、特願平１−65361号）を提案している。
この先願技術は、センスアンプ列方向に走るセンスア
ンプ駆動信号線を、その複数箇所でセンスアンプ列と直
交する横方向配線に接続し、この横方向配線を介して電
源に接続するもので、これによれば、例えばセンスアン
プ列を1K個のセンスアンプずつに２分すると、2K個のセ
ンスアンプの場合に比べてセンスアンプ駆動信号線を流
れる電流を半減でき、前述の電流密度の問題を解決する
ことができる。
ンプ駆動信号線を、その複数箇所でセンスアンプ列と直
交する横方向配線に接続し、この横方向配線を介して電
源に接続するもので、これによれば、例えばセンスアン
プ列を1K個のセンスアンプずつに２分すると、2K個のセ
ンスアンプの場合に比べてセンスアンプ駆動信号線を流
れる電流を半減でき、前述の電流密度の問題を解決する
ことができる。
しかしながら、上記先願のものにあっては、配線層の
一層目を用いてセンスアンプ駆動信号線を配線し、ま
た、２層目を用いてセンスアンプ駆動信号線と直交する
横方向配線を配線するとともに、この２層目を用いてコ
ラム選択線を配線する構成であったため、以下に述べる
理由から、チップの短辺長（センスアンプの配列方向の
長さに相当）が長くなるといった問題点があった。
一層目を用いてセンスアンプ駆動信号線を配線し、ま
た、２層目を用いてセンスアンプ駆動信号線と直交する
横方向配線を配線するとともに、この２層目を用いてコ
ラム選択線を配線する構成であったため、以下に述べる
理由から、チップの短辺長（センスアンプの配列方向の
長さに相当）が長くなるといった問題点があった。
すなわち、第５図は１つのセンスアンプ列の周辺を示
す先願技術のレイアウト図である。この図において、SA
1〜SA128はセンスアンプ列を構成するセンスアンプ、
l1、l2は一層目のセンスアンプ駆動信号線、l11、l12は
２層目の横方向配線であり、l1とl11およびl2とl12はコ
ンタクトホールH1、H2によって接続されている。なお、
G1、G2は２層目のコラム選択線l21によって選択される
選択ゲート（以下、単にゲート）で、このゲートが選択
されると、センスアンプをデータバスDBに接続して、デ
ータの読み出し／書き込みを行う。なお、図中BLはビッ
ト線を表わす。
す先願技術のレイアウト図である。この図において、SA
1〜SA128はセンスアンプ列を構成するセンスアンプ、
l1、l2は一層目のセンスアンプ駆動信号線、l11、l12は
２層目の横方向配線であり、l1とl11およびl2とl12はコ
ンタクトホールH1、H2によって接続されている。なお、
G1、G2は２層目のコラム選択線l21によって選択される
選択ゲート（以下、単にゲート）で、このゲートが選択
されると、センスアンプをデータバスDBに接続して、デ
ータの読み出し／書き込みを行う。なお、図中BLはビッ
ト線を表わす。
ゲートG1、G2は各センスアンプごとに設けられ、これ
らのゲートとコラム選択線l21との間の接続は次のよう
になる。すなわち、２層目のコラム選択線l21を１層目
に落とし、さらに、この１層目を用いてセンスアンプ列
と平行する迂回配線l21′を形成し、この迂回配線l21′
をゲートG1、G2に接続することになる。迂回配線l21′
の本数は、１つの横方向配線下に位置するセンスアンプ
数に応じ、例えば、そのセンスアンプ数を62個（SA34〜
SA95）とすると、31本の迂回配線l21′を必要とする。
そして、これらの迂回配線l21′は１層目の配線ピッチ
の間隔で、図中横方向に並べられる。
らのゲートとコラム選択線l21との間の接続は次のよう
になる。すなわち、２層目のコラム選択線l21を１層目
に落とし、さらに、この１層目を用いてセンスアンプ列
と平行する迂回配線l21′を形成し、この迂回配線l21′
をゲートG1、G2に接続することになる。迂回配線l21′
の本数は、１つの横方向配線下に位置するセンスアンプ
数に応じ、例えば、そのセンスアンプ数を62個（SA34〜
SA95）とすると、31本の迂回配線l21′を必要とする。
そして、これらの迂回配線l21′は１層目の配線ピッチ
の間隔で、図中横方向に並べられる。
したがって、１層目の配線ピッチを１μｍとしても、
１μｍ×（１つの横方向配線下の配線l21′の本数、例
えば31本）＝31μｍとなり、センスアンプ列が16列もあ
れば、31μｍ×16列＝496μｍとほぼ0.5mm近くも配線面
積を要し、その結果、センスアンプ列の配列方向長さす
なわちチップの長辺長が長くなるといった不具合があっ
た。
１μｍ×（１つの横方向配線下の配線l21′の本数、例
えば31本）＝31μｍとなり、センスアンプ列が16列もあ
れば、31μｍ×16列＝496μｍとほぼ0.5mm近くも配線面
積を要し、その結果、センスアンプ列の配列方向長さす
なわちチップの長辺長が長くなるといった不具合があっ
た。
そこで本発明は、コラム選択線と選択ゲートとの間の
迂回配線の本数を削減して、該迂回配線の所望面積を縮
減することを目的としている。
迂回配線の本数を削減して、該迂回配線の所望面積を縮
減することを目的としている。
本発明に係る半導体記憶装置は、上記目的を達成する
ために、多層配線層の何れか一層を用いてコラム選択線
を配線し、また、他の層を用いて上記コラム選択層と直
交するセンスアンプ駆動信号線を配線する半導体記憶装
置において、前記コラム選択線を配線した層に、該コラ
ム選択線と平行する横方向配線を配線するとともに、前
記センスアンプ駆動信号線の複数箇所と該横方向配線と
をコンタクトホールで接続し、且つ、前記横方向配線下
の選択ゲートと前記コラム選択線とを迂回配線を介して
接続したことを特徴とする。
ために、多層配線層の何れか一層を用いてコラム選択線
を配線し、また、他の層を用いて上記コラム選択層と直
交するセンスアンプ駆動信号線を配線する半導体記憶装
置において、前記コラム選択線を配線した層に、該コラ
ム選択線と平行する横方向配線を配線するとともに、前
記センスアンプ駆動信号線の複数箇所と該横方向配線と
をコンタクトホールで接続し、且つ、前記横方向配線下
の選択ゲートと前記コラム選択線とを迂回配線を介して
接続したことを特徴とする。
本発明では、センスアンプ列に供給する駆動電流が複
数本の横方向配線によって分担され、各横方向配線の線
幅縮小が可能になる。したがって、横方向配線下のセン
スアンプ数を減少して、迂回配線の本数を削減でき、そ
の結果、迂回配線の所要面積を縮減して、チップ短辺方
向の長さを小さくできる。
数本の横方向配線によって分担され、各横方向配線の線
幅縮小が可能になる。したがって、横方向配線下のセン
スアンプ数を減少して、迂回配線の本数を削減でき、そ
の結果、迂回配線の所要面積を縮減して、チップ短辺方
向の長さを小さくできる。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る半導体記憶装置の一実施例
を示す図であり、16M DRAMに適用した例である。
を示す図であり、16M DRAMに適用した例である。
第１図において、16M DRAMは、1Mセルブロックを16
個配列した16Mセルブロックを有し、各1Mセルブロック
は、2Kサイズのセンスアンプ列を間にしてその両側に51
2Kサイズのセルブロックを配置して構成する。16Mセル
ブロックの両側には、センスアンプ駆動回路10、11が配
置され、センスアンプ駆動回路10、11からは、l31、
l32、l33、l34、l35、l36で代表する横方向配線がセン
スアンプ列と直交する方向に延びている。図中左側に位
置するセンスアンプ駆動回路10からの横方向配線l31、
……はセンスアンプ列の各々のセンスアンプ駆動信号線
l1に接続し、図中右側に位置するセンスアンプ駆動回路
11からの横方向配線l32、……はセンスアンプ列の各々
のセンスアンプ駆動信号線l2に接続してなる。なお、第
２図は16M DRAMの他のレイアウト例であり、このレイ
アウトの場合にも、各センスアンプ列上にセンスアンプ
駆動信号線l1、l2が、そして、このl1、l2に直交して横
方向配線（第２図の上下方向に延びる配線）が配線され
ている。
個配列した16Mセルブロックを有し、各1Mセルブロック
は、2Kサイズのセンスアンプ列を間にしてその両側に51
2Kサイズのセルブロックを配置して構成する。16Mセル
ブロックの両側には、センスアンプ駆動回路10、11が配
置され、センスアンプ駆動回路10、11からは、l31、
l32、l33、l34、l35、l36で代表する横方向配線がセン
スアンプ列と直交する方向に延びている。図中左側に位
置するセンスアンプ駆動回路10からの横方向配線l31、
……はセンスアンプ列の各々のセンスアンプ駆動信号線
l1に接続し、図中右側に位置するセンスアンプ駆動回路
11からの横方向配線l32、……はセンスアンプ列の各々
のセンスアンプ駆動信号線l2に接続してなる。なお、第
２図は16M DRAMの他のレイアウト例であり、このレイ
アウトの場合にも、各センスアンプ列上にセンスアンプ
駆動信号線l1、l2が、そして、このl1、l2に直交して横
方向配線（第２図の上下方向に延びる配線）が配線され
ている。
第３図は第１図の１つのセンスアンプ列の周辺を拡大
して示す図で、センスアンプ列の列方向に延びるセンス
アンプ駆動信号線l1、l2は、その複数箇所（図では２箇
所）で横方向信号線l31、……に接続している。なお、
Ｈはコンタクトホール、G1、G2は選択ゲート、BLはビッ
ト線、DBはデータバス線、l21はコラム選択線であり、
センスアンプ駆動信号線l1、l2は多層配線層の一層目に
配線され、また、コラム選択線l21と横方向配線l31、…
…は互いに平行して２層目に配線されている。
して示す図で、センスアンプ列の列方向に延びるセンス
アンプ駆動信号線l1、l2は、その複数箇所（図では２箇
所）で横方向信号線l31、……に接続している。なお、
Ｈはコンタクトホール、G1、G2は選択ゲート、BLはビッ
ト線、DBはデータバス線、l21はコラム選択線であり、
センスアンプ駆動信号線l1、l2は多層配線層の一層目に
配線され、また、コラム選択線l21と横方向配線l31、…
…は互いに平行して２層目に配線されている。
このような構成において、センスアンプ列を構成する
各センスアンプSAの駆動電流、すなわちセンスアンプSA
を作動／非作動する電流は、“複数”の横方向配線
l31、……を介して供給されるので、各横方向配線l31、
……の負担電流を削減でき、したがって、各横方向配線
の線幅を縮小することができる。その結果、横方向配線
下に位置する選択ゲートG1、G2の数を少なくでき、この
ゲートG1、G2とコラム選択線l21との間を接続する一層
目配線、すなわち迂回配線の本数を削減して迂回配線の
所要面積を縮減できる。
各センスアンプSAの駆動電流、すなわちセンスアンプSA
を作動／非作動する電流は、“複数”の横方向配線
l31、……を介して供給されるので、各横方向配線l31、
……の負担電流を削減でき、したがって、各横方向配線
の線幅を縮小することができる。その結果、横方向配線
下に位置する選択ゲートG1、G2の数を少なくでき、この
ゲートG1、G2とコラム選択線l21との間を接続する一層
目配線、すなわち迂回配線の本数を削減して迂回配線の
所要面積を縮減できる。
このことを第４図に従って具体的に説明する。第４図
は16個のセンスアンプを単位としてレイアウトした例
で、図では横方向配線l31、l32の下にSA5からSA12まで
の計８個のセンスアンプが位置している。この個数は、
横方向配線l31……の線幅を削減したことによって得ら
れた数であり、従来例に比べて少なくなった数である。
このため、横方向配線l31の下にはセンスアンプの個数
と同じ８対の選択ゲートG1、G2が位置することになり、
したがって、２層目のコラム選択線l21と各選択ゲートG
1、G2の対を接続する１層目の迂回配線は、横方向配線
下において、Ａ、Ａ′、Ｂ、Ｂ′のＡ、B2本とすること
ができる。その結果、１層目の配線のピッチを１μｍと
すれば、 １μｍ×２本＝２μｍ であるから、１つのセンスアンプ列当り２μｍ程度の迂
回配線所望面積で済み、チップ短辺長の増加を、２μｍ
×16列＝32μｍ程度に抑えることができる（第１図の16
M DRAMの場合）。これは、従来例の0.5mmに比べておよ
そ1/15もの面積節減となる。
は16個のセンスアンプを単位としてレイアウトした例
で、図では横方向配線l31、l32の下にSA5からSA12まで
の計８個のセンスアンプが位置している。この個数は、
横方向配線l31……の線幅を削減したことによって得ら
れた数であり、従来例に比べて少なくなった数である。
このため、横方向配線l31の下にはセンスアンプの個数
と同じ８対の選択ゲートG1、G2が位置することになり、
したがって、２層目のコラム選択線l21と各選択ゲートG
1、G2の対を接続する１層目の迂回配線は、横方向配線
下において、Ａ、Ａ′、Ｂ、Ｂ′のＡ、B2本とすること
ができる。その結果、１層目の配線のピッチを１μｍと
すれば、 １μｍ×２本＝２μｍ であるから、１つのセンスアンプ列当り２μｍ程度の迂
回配線所望面積で済み、チップ短辺長の増加を、２μｍ
×16列＝32μｍ程度に抑えることができる（第１図の16
M DRAMの場合）。これは、従来例の0.5mmに比べておよ
そ1/15もの面積節減となる。
本発明によれば、コラム選択線と選択ゲートとの間の
迂回配線の本数を削減して、該迂回配線の所要面積を縮
減することができる。
迂回配線の本数を削減して、該迂回配線の所要面積を縮
減することができる。
第１〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその16M DRAMの配置図、 第２図はその16M DRAMの他の配置図、 第３図はその１つのセンスアンプ列周辺のレイアウト
図、 第４図はその１つのセンスアンプ列周辺のレイアウトを
具体的に示す図、 第５図は従来例を示すその１つのセンスアンプ列周辺の
レイアウト図である。 l1、l2……センスアンプ駆動信号線、 l21……コラム選択線、 l31、l32、l33、l34、l35、l36……横方向配線、 Ｈ……コンタクトホール。
示す図であり、 第１図はその16M DRAMの配置図、 第２図はその16M DRAMの他の配置図、 第３図はその１つのセンスアンプ列周辺のレイアウト
図、 第４図はその１つのセンスアンプ列周辺のレイアウトを
具体的に示す図、 第５図は従来例を示すその１つのセンスアンプ列周辺の
レイアウト図である。 l1、l2……センスアンプ駆動信号線、 l21……コラム選択線、 l31、l32、l33、l34、l35、l36……横方向配線、 Ｈ……コンタクトホール。
Claims (1)
- 【請求項１】多層配線層の何れか一層を用いてコラム選
択線を配線し、また、他の層を用いて上記コラム選択層
と直交するセンスアンプ駆動信号線を配線する半導体記
憶装置において、前記コラム選択線を配線した層に、該
コラム選択線と平行する横方向配線を配線するととも
に、前記センスアンプ駆動信号線の複数箇所と該横方向
配線とをコンタクトホールで接続し、且つ、前記横方向
配線下の選択ゲートと前記コラム選択線とを迂回配線を
介して接続したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233539A JP2744296B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233539A JP2744296B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397193A JPH0397193A (ja) | 1991-04-23 |
| JP2744296B2 true JP2744296B2 (ja) | 1998-04-28 |
Family
ID=16956637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233539A Expired - Fee Related JP2744296B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2744296B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0562461A (ja) * | 1991-04-09 | 1993-03-12 | Mitsubishi Electric Corp | 半導体記憶装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246092A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-09-08 JP JP1233539A patent/JP2744296B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0397193A (ja) | 1991-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |