JPH0397193A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0397193A JPH0397193A JP1233539A JP23353989A JPH0397193A JP H0397193 A JPH0397193 A JP H0397193A JP 1233539 A JP1233539 A JP 1233539A JP 23353989 A JP23353989 A JP 23353989A JP H0397193 A JPH0397193 A JP H0397193A
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- 230000003213 activating effect Effects 0.000 abstract 1
- 230000000415 inactivating effect Effects 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 101150085515 IL33 gene Proteins 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000002779 inactivation Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体記憶装置に関し、
コラム選択線と選択ゲートとの間の迂回配線の本数を削
減して、該迂回配線の所要面積を縮減することを目的と
し、 多層配線層の何れか一層を用いてコラム選択線を配線し
、また、他の層を用いて上記コラム選択線と直交するセ
ンスアンプ駆動信号線を配線する半導体記憶装置におい
て、前記コラム選択線を配線した層に、該コラム選択線
と平行する横方向配線を配線するとともに、前記センス
アンプ駆動信号線の複数箇所と該横方向配線とをコンタ
クトホールで接続したことを特徴とする。
減して、該迂回配線の所要面積を縮減することを目的と
し、 多層配線層の何れか一層を用いてコラム選択線を配線し
、また、他の層を用いて上記コラム選択線と直交するセ
ンスアンプ駆動信号線を配線する半導体記憶装置におい
て、前記コラム選択線を配線した層に、該コラム選択線
と平行する横方向配線を配線するとともに、前記センス
アンプ駆動信号線の複数箇所と該横方向配線とをコンタ
クトホールで接続したことを特徴とする。
本発明は、半導体記憶装置、特に、多数のセンスアンプ
で１つのセンスアンプ列を形成し、この列を多数配列す
る半導体記憶装置に係り、各センスアンプ列の選択ゲー
トとコラム選択線との間を接続する迂回配線の線幅を縮
減するに好適なレイアウト技術に関する。
で１つのセンスアンプ列を形成し、この列を多数配列す
る半導体記憶装置に係り、各センスアンプ列の選択ゲー
トとコラム選択線との間を接続する迂回配線の線幅を縮
減するに好適なレイアウト技術に関する。
近年の大容量化した半導体記憶装置にあっては、記憶セ
ルやセンスアンプの数を一段と増大している。例えば、
１６Ｍ ＤＲＡＭにあっては、３２７６８個もの大量
のセンスアンプを必要とするので、効率よくセンスアン
プをレイアウトすることが求められ、例えば、２０４８
個（２Ｋ個）のセンスアンプで１つのセンスアンプ列を
構成し、これを１６列並べてレイアウトすることが行わ
れている。
ルやセンスアンプの数を一段と増大している。例えば、
１６Ｍ ＤＲＡＭにあっては、３２７６８個もの大量
のセンスアンプを必要とするので、効率よくセンスアン
プをレイアウトすることが求められ、例えば、２０４８
個（２Ｋ個）のセンスアンプで１つのセンスアンプ列を
構成し、これを１６列並べてレイアウトすることが行わ
れている。
ところで、こうしたセンスアンプ列の作動／非作動を制
御する線いわゆるセンスアンプ駆動信号線は、当該セン
スアンプ上を同方向（すなわち、列方向）に延び、駆動
回路を介して電源線ＶＣＣ、Ｖ ｓｓに接続されるが、
センスアンプ数の増大に伴って、センスアンプ駆動信号
線の電流密度を確保し難くなる問題が発生してきた。そ
こで、本出願人は先に「半導体記憶装置」 （特願平１
−６５３６０号、特順平１−６５３６１号）を提案して
いる。
御する線いわゆるセンスアンプ駆動信号線は、当該セン
スアンプ上を同方向（すなわち、列方向）に延び、駆動
回路を介して電源線ＶＣＣ、Ｖ ｓｓに接続されるが、
センスアンプ数の増大に伴って、センスアンプ駆動信号
線の電流密度を確保し難くなる問題が発生してきた。そ
こで、本出願人は先に「半導体記憶装置」 （特願平１
−６５３６０号、特順平１−６５３６１号）を提案して
いる。
この先願技術は、センスアンプ列方向に走るセンスアン
プ駆動信号線を、その複数箇所でセンスアンプ列と直交
する横方向配線に接続し、この横方向配線を介して電源
に接続するもので、これによれば、例えばセンスアンプ
列をＩＫ個のセンスアンプづつに２分すると、２Ｋ個の
センスアンプの場合に比べてセンスアンプ駆動信号線を
流れる電流を半減でき、前述の電流密度の問題を解決す
ることができる。
プ駆動信号線を、その複数箇所でセンスアンプ列と直交
する横方向配線に接続し、この横方向配線を介して電源
に接続するもので、これによれば、例えばセンスアンプ
列をＩＫ個のセンスアンプづつに２分すると、２Ｋ個の
センスアンプの場合に比べてセンスアンプ駆動信号線を
流れる電流を半減でき、前述の電流密度の問題を解決す
ることができる。
しかしながら、上記先願のものにあっては、配線層の一
層目を用いてセンスアンプ駆動信号線を配線し、また、
２層目を用いてセンスアンプ駆動信号線と直交する横方
向配線を配線するとともに、この２層目を用いてコラム
選択線を配線する構或であったため、以下に述べる理由
から、チップの短辺長（センスアンプの配列方向の長さ
に相当）が長くなるといった問題点があった。
層目を用いてセンスアンプ駆動信号線を配線し、また、
２層目を用いてセンスアンプ駆動信号線と直交する横方
向配線を配線するとともに、この２層目を用いてコラム
選択線を配線する構或であったため、以下に述べる理由
から、チップの短辺長（センスアンプの配列方向の長さ
に相当）が長くなるといった問題点があった。
すなわち、第５図は１つのセンスアンプ列の周辺を示す
先願技術のレイアウト図である。この図？おいて、ＳＡ
＋−Ｓ／’ｚｚｓはセンスアンプ列を構戒するセンスア
ンプ、Ｊ， 、ｌｔは一層目のセンスアンプ駆動信号線
、ｌ．、ＩＩ■は２層目の横方向配線であり、ｌ，とｌ
．およびＩｌ２と１１■はコンタクトホールＨ．，Ｈ．
によって接続されている。なお、Ｇ． 、Ｇ．は２層目
のコラム選択線゜１！Ｉによって選択される選択ゲート
（以下、単にゲート）で、このゲートが選択されると、
センスアンプをデータパスＤＢに接続して、データの読
み出し／書き込みを行う。なお、図中ＢＬはビット線を
表わす。
先願技術のレイアウト図である。この図？おいて、ＳＡ
＋−Ｓ／’ｚｚｓはセンスアンプ列を構戒するセンスア
ンプ、Ｊ， 、ｌｔは一層目のセンスアンプ駆動信号線
、ｌ．、ＩＩ■は２層目の横方向配線であり、ｌ，とｌ
．およびＩｌ２と１１■はコンタクトホールＨ．，Ｈ．
によって接続されている。なお、Ｇ． 、Ｇ．は２層目
のコラム選択線゜１！Ｉによって選択される選択ゲート
（以下、単にゲート）で、このゲートが選択されると、
センスアンプをデータパスＤＢに接続して、データの読
み出し／書き込みを行う。なお、図中ＢＬはビット線を
表わす。
ゲートＧ． 、Ｇ．は各センスアンプごとに設けられ、
これらのゲートとコラム選択線１！１との間の接続は次
のようになる。すなわち、２層目のコラム選択線ｌ．を
ＩＮ目に落とし、さらに、この１層目を用いてセンスア
ンプ列と平行する迂回配線１２１′を形威し、この迂回
配線１２１′をゲートＧ， 、ｃｚに接続することにな
る。迂回配線ｌ２１の本数は、１つの横方向配線下に位
置するセンスアンプ数に応じ、例えば、そのセンスアン
プ数を？２個（ＳＡ３４〜ＳＡ９Ｓ）とすると、３１本
の迂回配線ｌ■′を必要とする。そして、これらの迂回
配線１２７′はｌ層目の配線ピッチの間隔で、図中横方
向に並べられる。
これらのゲートとコラム選択線１！１との間の接続は次
のようになる。すなわち、２層目のコラム選択線ｌ．を
ＩＮ目に落とし、さらに、この１層目を用いてセンスア
ンプ列と平行する迂回配線１２１′を形威し、この迂回
配線１２１′をゲートＧ， 、ｃｚに接続することにな
る。迂回配線ｌ２１の本数は、１つの横方向配線下に位
置するセンスアンプ数に応じ、例えば、そのセンスアン
プ数を？２個（ＳＡ３４〜ＳＡ９Ｓ）とすると、３１本
の迂回配線ｌ■′を必要とする。そして、これらの迂回
配線１２７′はｌ層目の配線ピッチの間隔で、図中横方
向に並べられる。
したがって、１層目の配線ピッチを１μｍとしても、１
μｍＸ（１つの横方向配線下の配線ＪＺＩの本数、例え
ば３１本）＝３１μｍとなり、センスアンプ列が１６列
もあれば、３１μｍ×１６列＝４９６μｍとほぼ０．５
關近くも配線面積を要し、その結果、センスアンプ列の
配列方向長さすなわちチップの長辺長が長くなるといっ
た不具合があった。
μｍＸ（１つの横方向配線下の配線ＪＺＩの本数、例え
ば３１本）＝３１μｍとなり、センスアンプ列が１６列
もあれば、３１μｍ×１６列＝４９６μｍとほぼ０．５
關近くも配線面積を要し、その結果、センスアンプ列の
配列方向長さすなわちチップの長辺長が長くなるといっ
た不具合があった。
そこで本発明は、コラム選択線と選択ゲートとの間の迂
回配線の本数を削減して、該迂回配線の所要面積を縮減
することを目的としている。
回配線の本数を削減して、該迂回配線の所要面積を縮減
することを目的としている。
本発明に係る半導体記憶装置は、上記目的を達威するた
めに、多層配線層の何れか一層を用いてコラム選択線を
配線し、また、他の層を用いて上記コラム選択線と直交
するセンスアンプ駆動信号線を配線する半導体記憶装置
において、前記コラム選択線を配線した層に、該コラム
選択線と平行する横方向配線を配線するとともに、前記
センスアンプ駆動信号線の複数箇所と該横方向配線とを
コンタクトホールで接続したことを特徴として構威して
いる。
めに、多層配線層の何れか一層を用いてコラム選択線を
配線し、また、他の層を用いて上記コラム選択線と直交
するセンスアンプ駆動信号線を配線する半導体記憶装置
において、前記コラム選択線を配線した層に、該コラム
選択線と平行する横方向配線を配線するとともに、前記
センスアンプ駆動信号線の複数箇所と該横方向配線とを
コンタクトホールで接続したことを特徴として構威して
いる。
本発明では、センスアンプ列に供給する駆動電流が複数
本の横方向配線によって分担され、各横方向配線の線幅
縮小が可能になる。したがって、横方向配線下のセンス
アンプ数を減少して、迂回配線の本数を削減できＪその
結果、迂回配線の所要面積を縮減して、チップ短辺方向
の長さを小さくできる。
本の横方向配線によって分担され、各横方向配線の線幅
縮小が可能になる。したがって、横方向配線下のセンス
アンプ数を減少して、迂回配線の本数を削減できＪその
結果、迂回配線の所要面積を縮減して、チップ短辺方向
の長さを小さくできる。
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、１６Ｍ ＤＲＡＭに適用し？例である
。
示す図であり、１６Ｍ ＤＲＡＭに適用し？例である
。
第１図において、１６Ｍ ＤＲＡＭは、１Ｍセルブロ
ックを１６個配列した１６Ｍセルブロックを有し、各Ｉ
Ｍセルブロックは、２Ｋサイズのセンスアンプ列を間に
してその両側に５１２Ｋサイズのセルブロックを配置し
て構戒する。１６Ｍセルブロックの両側には、センスア
ンプ駆動回路１０、１１が配置され、センスアンプ駆動
回路１０、１１からは、１３＋、ｌ３■、Ｉｌ３３、Ｃ
３４、 ３，、１３６で代表する横力向ｌ 配線がセンスアンプ列と直交する方向に延びている。図
中左側に位置するセンスアンプ駆動回路１０からの横方
向配線ｌ，１、・・・・・・はセンスアンプ列の各々の
センスアンプ駆動信号′ｉａｎ Ｉに接続し、図中右側
に位置するセンスアンプ駆動回路１ｌからの横方向配線
ｌ３■、・・・・・・はセンスアンプ列の各々のセンス
アンプ駆動信号線１２に接続している。なお、第２図は
１６Ｍ ＤＲＡＭの他のレイアウト例であり、このレ
イアウトの場合にも、各センスアンプ列上にセンスアン
プ駆動信号線幅、１２が、そして、このｆ， 、ｌ，に
直交して横方向配線？第２図の上下方向に延びる配線）
が配線されている。
ックを１６個配列した１６Ｍセルブロックを有し、各Ｉ
Ｍセルブロックは、２Ｋサイズのセンスアンプ列を間に
してその両側に５１２Ｋサイズのセルブロックを配置し
て構戒する。１６Ｍセルブロックの両側には、センスア
ンプ駆動回路１０、１１が配置され、センスアンプ駆動
回路１０、１１からは、１３＋、ｌ３■、Ｉｌ３３、Ｃ
３４、 ３，、１３６で代表する横力向ｌ 配線がセンスアンプ列と直交する方向に延びている。図
中左側に位置するセンスアンプ駆動回路１０からの横方
向配線ｌ，１、・・・・・・はセンスアンプ列の各々の
センスアンプ駆動信号′ｉａｎ Ｉに接続し、図中右側
に位置するセンスアンプ駆動回路１ｌからの横方向配線
ｌ３■、・・・・・・はセンスアンプ列の各々のセンス
アンプ駆動信号線１２に接続している。なお、第２図は
１６Ｍ ＤＲＡＭの他のレイアウト例であり、このレ
イアウトの場合にも、各センスアンプ列上にセンスアン
プ駆動信号線幅、１２が、そして、このｆ， 、ｌ，に
直交して横方向配線？第２図の上下方向に延びる配線）
が配線されている。
第３図は第ｌ図の１つのセンスアンプ列の周辺を拡大し
て示す図で、センスアンプ列の列方向に延びるセンスア
ンプ駆動信号線ｌｌＳＩｌ２は、その複数箇所（図では
２箇所）で横方向信号線ｌ１、・・・・・・に接続して
いる。なお、Ｈはコンタクトホール、Ｇ＋ 、Ｇｚは選
択ゲート、ＢＬはビット線、ＤＢはデータパス線、ｌ■
はコラム選択線であり、センスアンプ駆動信号線１，
、ｌ，は多層配線層の一層目に配線され、また、コラム
選択線ＩＺＩと横方向配線ｌ．、・・・・・・は互いに
平行して２層目に配線されている。
て示す図で、センスアンプ列の列方向に延びるセンスア
ンプ駆動信号線ｌｌＳＩｌ２は、その複数箇所（図では
２箇所）で横方向信号線ｌ１、・・・・・・に接続して
いる。なお、Ｈはコンタクトホール、Ｇ＋ 、Ｇｚは選
択ゲート、ＢＬはビット線、ＤＢはデータパス線、ｌ■
はコラム選択線であり、センスアンプ駆動信号線１，
、ｌ，は多層配線層の一層目に配線され、また、コラム
選択線ＩＺＩと横方向配線ｌ．、・・・・・・は互いに
平行して２層目に配線されている。
このような構成において、センスアンプ列を構成する各
センスアンプＳＡの駆動電流、すなわちセンスアンブＳ
Ａを作動／非作動する電流は、“複数”の横方向配線ｌ
，い・・・・・・を介して供給されるので、各横方向配
線１２＋、・・・・・・の負担電流を削減でき、したが
って、各横方向配線の線幅を縮小することができる。そ
の結果、横方向配線下に？置する選択ゲートＧ１、Ｇ２
の数を少なくでき、このゲートＧ＋ 、Ｇｚとコラム選
択ｂ’Ａｉｚｒとの間を接続する一層目配線、すなわち
迂回配線の本数を削減して迂回配線の所要面積を縮減で
きる。
センスアンプＳＡの駆動電流、すなわちセンスアンブＳ
Ａを作動／非作動する電流は、“複数”の横方向配線ｌ
，い・・・・・・を介して供給されるので、各横方向配
線１２＋、・・・・・・の負担電流を削減でき、したが
って、各横方向配線の線幅を縮小することができる。そ
の結果、横方向配線下に？置する選択ゲートＧ１、Ｇ２
の数を少なくでき、このゲートＧ＋ 、Ｇｚとコラム選
択ｂ’Ａｉｚｒとの間を接続する一層目配線、すなわち
迂回配線の本数を削減して迂回配線の所要面積を縮減で
きる。
このことを第４図に従って具体的に説明する。
第４図は１６個のセンスアンプを単位としてレイアウト
した例で、図では横方向配線１３いｌ３■の下にＳＡＳ
からＳＡ，■までの計８個のセンスアンプが位置してい
る。この個数は、横方向配線１３．・・・・・・の線幅
を削減したことによって得られた数であり、従来例に比
べて少なくなった数である。このため、横方向配線ｌ１
の下にはセンスアンプの個数と同じ８対の選択ゲー｝Ｇ
ｌ，Ｇ２が位置することになり、したがって、２Ｎ目の
コラム選択線ｌ■と各選択ゲートＧＩ，Ｇｔの対を接続
する１層目の迂回配線は、横方向配線下において、Ａ、
Ａ′、Ｂ，Ｂ’のＡ，８２本とすることができる。
した例で、図では横方向配線１３いｌ３■の下にＳＡＳ
からＳＡ，■までの計８個のセンスアンプが位置してい
る。この個数は、横方向配線１３．・・・・・・の線幅
を削減したことによって得られた数であり、従来例に比
べて少なくなった数である。このため、横方向配線ｌ１
の下にはセンスアンプの個数と同じ８対の選択ゲー｝Ｇ
ｌ，Ｇ２が位置することになり、したがって、２Ｎ目の
コラム選択線ｌ■と各選択ゲートＧＩ，Ｇｔの対を接続
する１層目の迂回配線は、横方向配線下において、Ａ、
Ａ′、Ｂ，Ｂ’のＡ，８２本とすることができる。
その結果、１Ｎ目の配線のピンチを１μｍとすれば、
ｌμｍ×２本＝２μｍ
であるから、１つのセンスアンプ列当り２μｍ程度の迂
回配線所要面積で済み、チップ短辺長の増加を、２μｍ
×１６列＝３２μｍ程度に抑えることができる（第１図
の１６Ｍ ＤＲＡＭの場合）。これは、従来例の０，
５ｎｉに比べておよそｌ／１５もの面積節減となる。
回配線所要面積で済み、チップ短辺長の増加を、２μｍ
×１６列＝３２μｍ程度に抑えることができる（第１図
の１６Ｍ ＤＲＡＭの場合）。これは、従来例の０，
５ｎｉに比べておよそｌ／１５もの面積節減となる。
本発明によれば、コラム選択線と選択ゲートとの間の迂
回配線の本数を削減して、該迂回配線の所要面積を縮減
することができる。
回配線の本数を削減して、該迂回配線の所要面積を縮減
することができる。
アウトを具体的に示す図、
第５図は従来例を示すその１つのセンスアンプ列周辺の
レイアウト図である。
レイアウト図である。
１， 、ｌ，・・・・・・センスアンプ駆動信号線、１
２１・・・・・コラム選択線、 １３１・’ ３ ｔ ｓ ｌ ３ ３・１３４、１３５
、６３＆・・・・・・横方向配線、Ｈ・・・・・・コン
タクトホール。
２１・・・・・コラム選択線、 １３１・’ ３ ｔ ｓ ｌ ３ ３・１３４、１３５
、６３＆・・・・・・横方向配線、Ｈ・・・・・・コン
タクトホール。
第１〜４図は本発明に係る半導体記憶装置の一実施例を
示す図であり、 第１図はその１６Ｍ ＤＲＡＭの配置図、第２図はそ
の１６Ｍ ＤＲＡＭの他の配置図、第３図はその１つ
のセンスアンプ列周辺のレイアウト図、 第４図はその１つのセンスアンプ列周辺のレイ１つのセ
ンスアンプ列周辺のレイアウト図第３図 従来例を示すその１つのセンスアンプ列周辺のレイアウ
ト図第５図
示す図であり、 第１図はその１６Ｍ ＤＲＡＭの配置図、第２図はそ
の１６Ｍ ＤＲＡＭの他の配置図、第３図はその１つ
のセンスアンプ列周辺のレイアウト図、 第４図はその１つのセンスアンプ列周辺のレイ１つのセ
ンスアンプ列周辺のレイアウト図第３図 従来例を示すその１つのセンスアンプ列周辺のレイアウ
ト図第５図
Claims (1)
- 【特許請求の範囲】 多層配線層の何れか一層を用いてコラム選択線を配線
し、また、他の層を用いて上記コラム選択線と直交する
センスアンプ駆動信号線を配線する半導体記憶装置にお
いて、 前記コラム選択線を配線した層に、該コラム選択線と平
行する横方向配線を配線するとともに、前記センスアン
プ駆動信号線の複数箇所と該横方向配線とをコンタクト
ホールで接続したことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233539A JP2744296B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1233539A JP2744296B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0397193A true JPH0397193A (ja) | 1991-04-23 |
| JP2744296B2 JP2744296B2 (ja) | 1998-04-28 |
Family
ID=16956637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1233539A Expired - Fee Related JP2744296B2 (ja) | 1989-09-08 | 1989-09-08 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2744296B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321646A (en) * | 1991-04-09 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Layout of a semiconductor memory device |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246092A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-09-08 JP JP1233539A patent/JP2744296B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60246092A (ja) * | 1984-05-21 | 1985-12-05 | Hitachi Ltd | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5321646A (en) * | 1991-04-09 | 1994-06-14 | Mitsubishi Denki Kabushiki Kaisha | Layout of a semiconductor memory device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2744296B2 (ja) | 1998-04-28 |
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