JP2005332903A - 半導体装置 - Google Patents

Abstract

【課題】 半導体チップ上にロジック回路とメモリコアを混載する際に、メモリコア上を通過するロジック信号配線からメモリコア内部配線へのノイズを低減し、信号配線同士でのノイズ干渉を軽減する。
【解決手段】 メモリコア２００に用いる電源配線２０１，２０３が、メモリコア内の複数の配線層に交互に向きを変えてメッシュ状に配置され、かつ所定の配線層における電源配線間に、ロジック回路とメモリコアとで接続された信号配線２０２、またはメモリコア上を通過する信号配線２０４が１本配置される。このようにメッシュ状に配置した電源配線２０１，２０３により所望の電源をメモリコア全体に供給できるとともに、メモリコア上を通過するそれぞれの信号配線２０２，２０４に対し、両側を固定電位の電源でシールドすることにより信号線相互の干渉ノイズを軽減する。
【選択図】 図２

Description

この発明は、ランダム・アクセス・メモリ（ＤＲＡＭ）などのメモリコアをロジック回路と同一の半導体チップ上に混載する半導体装置に関する。

従来の半導体装置は、半導体チップ上にメモリコアを配置する場合、ロジック回路の信号線からメモリコア内の下層配線へのノイズを低減させるために、メモリコア上を通過する信号線とメモリコア内下層配線との間の配線層をシールドとして電源に接続してメモリコア内に配置していた。

図５は従来例の半導体装置の概略図、図６は従来例の半導体装置のメモリコアブロックの説明図である。

図５および図６において、５００は半導体装置、５０１はメモリコア配置領域、５０２はロジック回路等配置領域、５０３はＩＯパッド、６００はメモリコア、６０１はメモリコア内電源配線、６０２は電源配線、６０３は信号配線、６０４はメモリコア間配線領域である。この場合、信号配線６０３からメモリコア６００内の下層電源配線６０１へのノイズが生じる。
特開平１１−２３７６５０号公報

上記従来のメモリコア設計により、ロジック回路などの信号配線からメモリコア内配線へのノイズの影響はシールドにより低減できる。

しかしながら、ロジック回路とメモリコアとを接続する信号配線、あるいはメモリコア上を通過する信号線に関して、信号配線相互のノイズの影響は軽減することができない。このため、信号配線同士が密集する箇所などでは他の信号配線からのノイズなどの影響による回路誤動作の可能性もあった。

また、多数のメモリコアをワンチップ上に配置する場合に、それぞれのメモリコア内に配置した電源配線を、ワンチップ上でメモリコア同士を接続するための配線領域が必要であり、メモリコア数が増大するほどこのための配線面積は増大してしまうという課題があった。

したがって、この発明の目的は、半導体チップ上にロジック回路とメモリコアを混載する際に、メモリコア上を通過するロジック信号配線からメモリコア内部配線へのノイズを低減し、信号配線同士でのノイズ干渉を軽減することができる半導体装置を提供することである。

上記課題を解決するためにこの発明の請求項１記載の半導体装置は、半導体チップ上にロジック回路と混載されるメモリコアを有する半導体装置であって、前記メモリコアに用いる電源配線が、前記メモリコア内の複数の配線層に交互に向きを変えてメッシュ状に配置され、かつ所定の前記配線層における前記電源配線間に、前記ロジック回路と前記メモリコアとで接続された信号配線、または前記メモリコア上を通過する信号配線が１本配置される。

請求項２記載の半導体装置は、請求項１記載の半導体装置において、前記電源配線は、前記メモリコア内でデザインルール上の最小寸法の配線幅で配置され、電流消費の大きい回路部上で、前記電源配線を複数束ねて配置した。

請求項３記載の半導体装置は、請求項１記載の半導体装置において、前記電源配線が、複数のメモリコア同士を隙間なく配置することにより、接続できるように配置されている。

この発明の請求項１記載の半導体装置によれば、メモリコアに用いる電源配線が、メモリコア内の複数の配線層に交互に向きを変えてメッシュ状に配置され、かつ所定の配線層における電源配線間に、ロジック回路とメモリコアとで接続された信号配線、またはメモリコア上を通過する信号配線が１本配置されるので、メッシュ状に配置した電源配線により所望の電源をメモリコア全体に供給できるとともに、信号配線からメモリコア内の下層配線へのノイズを低減させることができる。また、メモリコア上を通過するそれぞれの信号配線に対し、両側を固定電位の電源でシールドすることにより信号線相互の干渉ノイズを軽減するという作用効果を有する。

請求項２では、電源配線は、メモリコア内でデザインルール上の最小寸法の配線幅で配置され、電流消費の大きい回路部上で、電源配線を複数束ねて配置したので、メモリコア内の電流消費が大きい回路部上の電源配線を重点的に強化し電圧降下を抑制するとともに、それ以外の回路部上では、シールドとして両隣に電源配線を配置した信号配線を最大限配置できるという作用効果を有する。

請求項３では、電源配線が、複数のメモリコア同士を隙間なく配置することにより、接続できるように配置されているので、ワンチップ上に多数のメモリコアを配置する場合に、隣り合うメモリコア間で電源配線を接続や統合するための配線領域の配置が必要なくなる。このため、メモリコアに関係するチップ面積の削減ができるという作用効果を有し、さらにこれはワンチップ上に搭載するメモリコアの数が大きくなるほど効果が増す。

以下、本発明の実施の形態について、図面を参照しながら説明する。

この発明の第１の実施の形態の半導体装置を図１および図２に基づいて説明する。図１は本発明の第１の実施形態の半導体装置の概略図を示している。

図１において、１００は半導体装置、１０１はダイナミック・ランダム・アクセス・メモリ（以下ＤＲＡＭと呼ぶ）やスタティック・ランダム・アクセス・メモリ（以下ＳＲＡＭと呼ぶ）などを配置するメモリコア配置領域、１０２はロジック回路などメモリコア以外の回路ブロックを配置するロジック回路等配置領域、１０３はチップ外部とメモリコア配置領域１０１内に配置するメモリコアやロジック回路等配置領域１０２内に配置する回路ブロックとの間で電源の供給や信号の接続をするためのＩＯパッドである。

図２は本発明の第１の実施形態の半導体装置のメモリコアブロックの説明図を示しており、前述図１中のメモリコア配置領域１０１の詳細を示している。

上記のように半導体チップ上にロジック回路と混載されるメモリコアを有する半導体装置において、メモリコアに用いる電源配線が、メモリコア内の複数の配線層に交互に向きを変えてメッシュ状に配置されている。この場合、ロジック回路との共用電源がメモリコア用電源配線を介してメモリコア内にメッシュ状に配置されている。また、所定の配線層における電源配線間に、ロジック回路とメモリコアとで接続された信号配線、またはメモリコア上を通過する信号配線が１本配置される信号配線領域を有している。

すなわち、図２において、２００は半導体装置１００上のメモリコア配置領域１０１に配置された複数のメモリコア、２０１はＩＯパッド１０３を介して半導体チップ外部からロジック回路等配置領域１０２やメモリコア２００内に供給されるＶＤＤ電源、またはＶＳＳ電源をメモリコア２００内の各構成ブロックに供給するために配置され、メモリコア２００内をメッシュ状に並んで配置され、メモリコア２００の端部に外部との接続が可能な端子を持ったｎ層目の配線層で形成されるｎ層目メモリコア用電源配線、２０２はｎ層目メモリコア用電源配線２０１と同一の配線層で形成され、メモリコア２００内においてｎ層目メモリコア用電源配線２０１間に配置され、ロジック回路等配置領域１０２とメモリコア２００とを接続する、または半導体装置１００上でメモリコア配置領域１０１上を通過するｎ層目信号配線、２０３は、ｎ層目メモリコア用電源配線２０１と同様の電源配線であり、ｎ層目配線層と直交する方向に配線された(ｎ＋１)層目の配線層で形成される(ｎ＋１)層目メモリコア用電源配線、２０４は (ｎ＋１)層目メモリコア用電源配線２０１と同一の配線層で形成され、ｎ層目信号配線２０２と同様の信号配線であり、ｎ層目信号配線２０２と直交する方向に配置された (ｎ＋１)層目信号配線、２０５はｎ層目メモリコア用電源配線２０１と(ｎ＋１)層目メモリコア用電源配線２０３、またはｎ層目信号配線２０２と(ｎ＋１)層目信号配線２０４とを接続する配線層間コンタクトである。

半導体装置１００上に配置された複数のメモリコア２００内のｎ層目メモリコア用電源配線２０１、および(ｎ＋１)層目メモリコア用電源配線２０３は、メモリコア２００端部の同一の座標に電源配線端子が配置されており、それぞれのメモリコア２００を隙間なく配置することにより、メモリコア２００内に配置されたｎ層目メモリコア用電源配線２０１、または(ｎ＋１)層目メモリコア用電源配線２０３同士が隣り合うメモリコア２００との間で自動的に接続され、ＩＯパッド１０３から供給される電源は、メモリコア２００列の端部に位置する１つのメモリコア２００のｎ層目メモリコア用電源配線２０１、または(ｎ＋１)層目メモリコア用電源配線２０３に接続される。

また、ｎ層目信号配線２０２、(ｎ＋１)層目信号配線２０４は、２本のｎ層目メモリコア用電源配線２０１、(ｎ＋１)層目メモリコア用電源配線２０３の間にそれぞれ配置されている。

以上のように、本実施形態によれば、半導体チップ１００上に配置されている複数のメモリコア２００を設計する際に、２本のｎ層目メモリコア用電源配線２０１の間にｎ層目信号配線２０２を、または２本の(ｎ＋１)層目メモリコア用電源配線２０３の間に(ｎ＋１)層目信号配線２０４をメッシュ状に配置することによりメモリコア用電源配線２０１，２０３の配線インピーダンスを下げるとともに、ｎ層目信号配線２０２あるいは(ｎ＋１)層目信号配線２０４を、メモリコア２００上において他の信号配線からノイズシールドすることができ、ワンチップでの誤動作を軽減することが可能となる。

また、本実施形態によれば、半導体チップ１００上に隙間なくメモリコア２００を配置することにより、メモリコア２００内にメッシュ状に配置されたｎ層目メモリコア用電源配線２０１あるいは(ｎ＋１)層目メモリコア用電源配線２０３は、ＩＯパッド１０３、あるいはロジック回路等配置領域１０２から供給されるＶＤＤ電源、ＶＳＳ電源配線をメモリコア２００列の端部に位置する端子に供給するだけで複数のメモリコア２００に電源供給することが可能であり、メモリコア２００間での配線接続のための中間配線領域を設けることが不要なため、チップ面積を削減することが可能となる。

また、本実施形態において、ｎ層目メモリコア用電源配線２０１や(ｎ＋１)層目メモリコア用電源配線２０３は、ロジック回路等配線領域１０２やメモリコア２００内に供給されるＶＤＤ電源、ＶＳＳ電源を用いて説明したが、それに限定するものではなく、メモリコア専用電源など他の電源配線を用いても差し支えない。

また、本実施形態において、メッシュ状に配置したｎ層目メモリコア用電源配線２０１、ｎ層目信号配線２０２、(ｎ＋１)層目メモリコア用電源配線２０３、(ｎ＋１)層目信号配線２０４は、２層の配線層を用いて説明したが、それに限定するものではなく、単一の配線層でｎ層目メモリコア用電源配線２０１、ｎ層目信号配線２０２を配置し、メモリコア２００の２辺のうちどちらか１辺のみの電源配線を接続する、または３層以上の配線層を用いても差し支えない。

また、本実施形態において、メモリコア２００は同一の構成をもつメモリコアを用いて説明したが、それに限定するものではなく、配置するメモリコアの２辺のうち、どちらか１辺の長さが同一なメモリコア同士や、メモリコア端部に配置する電源端子の位置が同一なメモリコア同士であればメモリコア間の中間配線領域が不要となる同様の効果を得ることができる。

この発明の第２の実施の形態を図３および図４に基づいて説明する。図３は本発明の第２の実施の形態の半導体装置の概略図を示している。

図３において、３００は半導体装置、３０１はダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）などを配置するメモリコア配置領域、３０２はロジック回路などメモリコア以外の回路ブロックを配置するロジック回路等配置領域、３０３はチップ外部とメモリコア配置領域３０１内に配置するメモリコアやロジック回路等配置領域３０２内に配置する回路ブロックとの間で電源の供給や信号の接続をするためのＩＯパッドである。

図４は本発明の第２の実施の形態の半導体装置のメモリコアブロックの説明図を示しており、前述図３中のメモリコア配置領域３０１の詳細を示している。ここでは、メモリコアのうちダイナミック・ランダム・アクセス・メモリ(ＤＲＡＭ)について説明する。

第１の実施形態と同様に半導体チップ上にロジック回路と混載されるメモリコアを有する半導体装置において、電源配線は、メモリコア内でデザインルール上の最小寸法の配線幅で配置され、電流消費の大きい回路部上で、電源配線を複数束ねて配置している。

すなわち、図４において、４００は半導体装置３００のメモリコア配置領域４０１上に配置されたＤＲＡＭメモリコア、４０１はＩＯパッド３０３を介してチップ外部、あるいはロジック回路等配置領域３０２からＤＲＡＭメモリコア４００内に供給されるＶＤＤ電源、またはＶＳＳ電源をＤＲＡＭメモリコア４００内の各構成ブロックに供給するために配置され、ＤＲＡＭメモリコア４００内をメッシュ状に並んで配置され、ＤＲＡＭメモリコア４００の端部に外部との接続が可能な端子を持ったｎ層目の配線層で形成されるｎ層目メモリコア用電源配線、４０２はｎ層目メモリコア用電源配線４０１と同一の配線層で形成され、ＤＲＡＭメモリコア４００内においてｎ層目メモリコア用電源配線４０１間に位置し、ロジック回路等配置領域３０２とＤＲＡＭメモリコア４００とを接続する、または半導体装置３００上でメモリコア配置領域３０１上を通過するｎ層目信号配線、４０３はＤＲＡＭメモリコア４００内の構成ブロックで、ＤＲＡＭメモリコア４００とＤＲＡＭメモリコア４００外とのデータ線などの接続回路の配置されたアンプ・インタフェース回路部、４０４はＤＲＡＭメモリコア４００の制御を行う制御回路部、４０５はロウデコーダ部、４０6はＤＲＡＭメモリセルアレイ部である。ｎ層目メモリコア用電源配線４０１は、デザインルール上の最小寸法の配線幅にてレイアウトされている。

ＤＲＡＭメモリ動作において、電流消費が大きいのは主にアンプ回路での微小電位差の増幅時やバッファ回路を用いたデータバッファリングである。このことから、アンプやトランジスタサイズの大きなバッファが配置されているアンプ・インタフェース回路部４０３では他のＤＲＡＭメモリコア４００を構成する回路ブロックと比較して特に電流消費が大きく、安定した電源供給が必要となる。

そこで、ＤＲＡＭメモリコア４００において、アンプ・インタフェース回路４０３上ではｎ層目メモリコア用電源配線４０１を複数本束ねて配置する。

以上のように、本実施形態によれば、半導体装置３００上に配置されているＤＲＡＭメモリコア４００を設計する際に、２本のｎ層目メモリコア用電源配線４０１の間にｎ層目信号配線４０２をメッシュ状に配置することにより、本発明の第１の実施形態と同様の効果を得ることが可能となる。

また、本実施形態によれば、半導体装置３００上に配置されたＤＲＡＭメモリコア４００において、メッシュ状のＶＤＤ電源、ＶＳＳ電源をデザインルール上の最小寸法の配線幅で配置することにより、単体配線幅は細いが配線本数が多く、ＤＲＡＭメモリコア４００全体に平均的に電源を供給することができ、さらにＤＲＡＭメモリコア４００上に配置するｎ層目信号配線の配置可能本数を最大限まで増加させることが可能となる。

また、本実施形態によれば、半導体装置３００上に配置されたＤＲＡＭメモリコア４００内において、他の回路ブロックと比較して特に電流消費の大きいアンプ・インタフェース回路部に対し、メッシュ状に配置したＶＤＤ電源、ＶＳＳ電源を複数本配置することにより、局所的な電圧降下を抑制することが可能となる。

また、本実施形態において、本発明の第１の実施形態と組み合わせることにより、より一層の効果を得ることが可能となる。

また、本実施形態において、メッシュ状に配置したｎ層目メモリコア用電源配線４０１、ｎ層目信号配線４０２に関して１層の配線層を用いて説明したが、それに限定するものではなく、２層以上の配線層を用いても差し支えない。

また、本実施形態において、ＤＲＡＭメモリコア４００を用いて説明したが、それに限定するものではなく、他のメモリコアを用いた場合でも同様の効果が得られる。
また、本実施形態において、ｎ層目メモリコア用電源配線４０１はデザインルール上の最小寸法の配線幅で配置する例を用いて説明したが、メモリコアを設計する上で最適の配線幅をでレイアウトすることが重要であり、最小寸法に限定するものではない。

また、本実施形態において、ＤＲＡＭメモリコア４００内において、他の回路ブロックと比較して特に電流消費の大きい回路部上のｎ層目メモリコア用電源配線４０１は、メッシュ状に配置したＶＤＤ電源、ＶＳＳ電源を複数本配置する例を用いて説明したが、これに限定するものではなく、配線幅の大きな配線を配置しても同様の効果が得られる。

また、本実施形態において、ｎ層目メモリコア用電源配線４０１をＤＲＡＭメモリコア４００内のアンプ・インタフェース回路４０３上において複数本配置する例を説明したが、ＤＲＡＭメモリコア４００内の他の回路ブロック上で、あるいは複数の回路ブロック上でメモリコア用電源配線４０１を複数本配置しても差し支えない。

本発明にかかる半導体装置は、ワンチップ上の信号配線に対するノイズの影響を低減することが可能であり、半導体装置の安定動作の実現に有用である。またワンチップ上に配置されるメモリコア間の配線を不要とすることから、チップ面積削減に有用である。

本発明の第１の実施形態の半導体装置の概略図である。 本発明の第１の実施形態の半導体装置のメモリコアブロックの説明図である。 本発明の第２の実施形態の半導体装置の概略図である。 本発明の第２の実施形態の半導体装置のメモリコアブロックの説明図である。 従来例の半導体装置の概略図である。 従来例の半導体装置のメモリコアブロックの説明図である。

符号の説明

１００ 半導体装置
１０１ メモリコア配置領域
１０２ ロジック回路等配置領域
１０３ ＩＯパッド
２００ メモリコア
２０１ ｎ層目メモリコア用電源配線
２０２ ｎ層目信号配線
２０３ (ｎ＋１)層目メモリコア用電源配線
２０４ (ｎ＋１)層目信号配線
２０５ 配線層間コンタクト
３００ 半導体装置
３０１ メモリコア配置領域
３０２ ロジック回路等配置領域
３０３ ＩＯパッド
４００ ＤＲＡＭメモリコア
４０１ ｎ層目メモリコア用電源配線
４０２ ｎ層目信号配線
４０３ アンプ・インタフェース部
４０４ 制御回路部
４０５ ロウデコーダ部
４０６ ＤＲＡＭメモリセルアレイ部
５００ 半導体装置
５０１ メモリコア配置領域
５０２ ロジック回路等配置領域
５０３ ＩＯパッド
６００ メモリコア
６０１ メモリコア内電源配線
６０２ 電源配線
６０３ 信号配線
６０４ メモリコア間配線領域

Claims (3)

1. 半導体チップ上にロジック回路と混載されるメモリコアを有する半導体装置であって、前記メモリコアに用いる電源配線が、前記メモリコア内の複数の配線層に交互に向きを変えてメッシュ状に配置され、かつ所定の前記配線層における前記電源配線間に、前記ロジック回路と前記メモリコアとで接続された信号配線、または前記メモリコア上を通過する信号配線が１本配置されることを特徴とする半導体装置。
2. 前記電源配線は、前記メモリコア内でデザインルール上の最小寸法の配線幅で配置され、電流消費の大きい回路部上で、前記電源配線を複数束ねて配置した請求項１記載の半導体装置。
3. 前記電源配線が、複数のメモリコア同士を隙間なく配置することにより、接続できるように配置されている請求項１記載の半導体装置。

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