JP2021068489A

JP2021068489A - 半導体メモリ装置

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Publication number: JP2021068489A
Application number: JP2019192100A
Authority: JP
Inventors: 一起真国; Kazuki Makuni; 修一郎東; Shuichiro Azuma; 識介菅原; Satosuke Sugawara; 優中瀬; Yu Nakase
Original assignee: Buffalo Inc
Current assignee: Buffalo Inc
Priority date: 2019-10-21
Filing date: 2019-10-21
Publication date: 2021-04-30
Anticipated expiration: 2039-10-21
Also published as: JP7385113B2

Abstract

【課題】容量を低減させずに実装面積を小さくした半導体メモリ装置を提供する。【解決手段】半導体メモリ装置１は、基板１０に、複数のＮＡＮＤフラッシュメモリデバイス１１ａ〜１１ｃと、コントローラ（コントローラチップ）１２を備える。各ＮＡＮＤフラッシュメモリデバイスは、記憶容量が共通のシリコンダイを少なくとも一つ備える。コントローラは、シリコンダイごとに設定されるチャネルを介して複数のＮＡＮＤフラッシュメモリデバイスのそれぞれを制御する。【選択図】図１

Description

本発明は、半導体メモリ装置に関する。

近年ではコンピュータ装置の記憶デバイスとして、ＮＡＮＤフラッシュメモリを用いた、半導体メモリ装置が広く利用されている。また、コンピュータ装置の小型化の要請に応えるため、こうした半導体メモリ装置もできるだけ所定の規格に従った、小型の基板に実装することが求められている。

特開２０１４−１１６５１６号公報

しかしながら、小型化と同時に、ＤＲＡＭ等の追加による高機能化、さらには記憶容量の大規模化も求められているため、記憶容量を低減させることなく基板上の実装面積を小さくする技術が必要となっているのが現状である。

特許文献１には、ＮＡＮＤフラッシュメモリを用いた記憶装置の小型化等の要望に応えるため、ＮＡＮＤフラッシュメモリセルの上層にＲｅＲＡＭメモリセルアレイを配置する例が開示されている。

本発明は上記実情に鑑みて為されたもので、記憶容量を低減させずに実装面積を小さくした半導体メモリ装置を提供することをその目的の一つとする。

上記従来例の問題点を解決するための本発明の一態様は、半導体メモリ装置であって、記憶容量が共通のシリコンダイを少なくとも一つ備えた、ＮＡＮＤフラッシュメモリデバイスを複数具備し、前記シリコンダイごとに設定されるチャネルを介して前記複数のＮＡＮＤフラッシュメモリデバイスのそれぞれを制御するコントローラを含むこととしたものである。

またここで、前記ＮＡＮＤフラッシュメモリデバイスの少なくとも一つは、他のＮＡＮＤフラッシュメモリデバイスとは異なる数のシリコンダイを備えてもよい。

このようにすると、記憶容量が比較的大きいＮＡＮＤフラッシュメモリデバイスと記憶容量が比較的小さいＮＡＮＤフラッシュメモリデバイスとを含むので、比較的小さいＮＡＮＤフラッシュメモリデバイスのみを複数配列する場合に比べ、容量を低減させずに実装面積を小さくできる。

また複数のＮＡＮＤフラッシュメモリデバイスが備えるシリコンダイの総数は、２の累乗で表される値であることとしてもよい。

さらに、ＮＡＮＤフラッシュメモリデバイスごとに設定されるチャネルの数は、各ＮＡＮＤフラッシュメモリデバイスが備えるシリコンダイの数に比例するよう設定されるものとしてもよい。

また別の態様では、複数のＮＡＮＤフラッシュメモリデバイスのそれぞれと、前記コントローラとは一つの基板の片面上に配されており、前記複数のＮＡＮＤフラッシュメモリデバイスのうち、備えているシリコンダイの数が最大となるＮＡＮＤフラッシュメモリデバイスが、他のＮＡＮＤフラッシュメモリデバイスに比べ、前記コントローラから離隔した位置に配されるようにしてもよい。

このようにすると、等長配線のためにコントローラに比較的近接しているＮＡＮＤフラッシュメモリデバイスまでの配線に延長配線部を形成する際に、延長配線部を形成するべき配線の数を低減できる。

さらに、また別の態様では、前記複数のＮＡＮＤフラッシュメモリデバイスのそれぞれと、前記コントローラとは一つの基板の片面上に配されており、前記複数のＮＡＮＤフラッシュメモリデバイスのうち、前記コントローラに最も近くに配されたＮＡＮＤフラッシュメモリデバイスと前記コントローラとの間に間隙が形成され、当該間隙に、前記コントローラから比較的近接して配されたＮＡＮＤフラッシュメモリデバイスまでの配線を引き回した延長配線部が形成され、当該延長配線部により、前記コントローラから各ＮＡＮＤフラッシュメモリデバイスまでの配線の長さを実質的に等長としてもよい。

このように間隙（チップの配されない領域）を形成することで、当該領域における配線経路の自由度が高くなり、延長配線部の形成が容易になる。

本発明によると、容量を低減させずに実装面積を小さくできる。

本発明の実施の形態に係る半導体メモリ装置の概要を表すブロック図である。本発明の実施の形態に係る半導体メモリ装置における各チップの配置例を表す説明図である。本発明の実施の形態に係る半導体メモリ装置におけるコントローラチップの例を表す構成ブロック図である。本発明の実施の形態に係る半導体メモリ装置における配線例を表す説明図である。本発明の実施の形態に係る半導体メモリ装置で用いるＮＡＮＤフラッシュメモリデバイスのパッケージの例を表す説明図である。本発明の実施の形態に係る半導体メモリ装置におけるもう一つの配線例を表す説明図である。本発明の実施の形態に係る半導体メモリ装置におけるまた別の配線例を表す説明図である。

本発明の実施の形態について図面を参照しながら説明する。本実施の形態の一例に係る半導体メモリ装置１は、図１にその概略の外観を示すように、基板１０の片面上に、複数のＮＡＮＤフラッシュメモリデバイス１１と、コントローラチップ１２と、ＲＡＭチップ１３とを配したものである。

またこの基板１０は、一般に多層基板であり、コンピュータ装置と接続するための配線が形成されているのが全体の構成であるが、当該コンピュータ装置と接続するための配線については従来例と同様であるので、ここでは本発明の実施の形態に係る構成についての説明を明確にするため、本発明の実施の形態に関係する構成についてのみ記載する。

なお、以下の説明及び図面において、各部のサイズや比率は例示または図示の都合上調整されたものであり、実際には、適宜のサイズ、比率で設計され得る。

本実施の形態の一例において、基板１０は実質的に矩形状をなす、Ｍ．２などの、比較的狭小な半導体メモリ基板であるものとする。以下では、この基板１０がいわゆる２２８０（２２ミリ×８０ミリ）の基板であるものとする。

また本実施の形態では、基板１０上に配する複数のＮＡＮＤフラッシュメモリデバイス１１のうち、少なくとも一対は、その内部に備えるダイ（シリコンダイ、以下「ダイ」と略して表記する）の数が互いに異なるものとする。

具体的に、図１の例では、内部に１つのダイを備えた２つのＳＤＰ（Single Die Package）のＮＡＮＤフラッシュメモリデバイス１１ａ，１１ｂと、内部に２つのダイを備えたＤＤＰ（Double Die Package）のＮＡＮＤフラッシュメモリデバイス１１ｃとを基板１０の片面側に配した（つまりこの例では片面実装した）ものとする。ここでは各ＮＡＮＤフラッシュメモリデバイス１１のダイあたりの記憶容量（最大記憶容量）はいずれも同じ（共通）であるものとする。このように片面実装した場合、両面実装に比べて半導体メモリ装置１の厚さを小さくでき、またＮＡＮＤフラッシュメモリデバイス１１等が実装されていない面（非実装面）はフラットな面となるので、この半導体メモリ装置１が接続される機器のレイアウトやコネクタの高さなどによる制限を受けにくくなり、接続の自由度が向上する。

また、ＳＤＰのＮＡＮＤフラッシュメモリデバイス１１には、一組のＩ／Ｏ信号線と、制御用の信号線群（チップセレクトＣＳ等）が接続される。またＤＤＰのＮＡＮＤフラッシュメモリデバイス１１には、一組ないし二組のＩ／Ｏ信号線と、制御用の信号線群が接続される。Ｉ／Ｏ信号線の組の数は、パッケージによって異なる。

一般的に、２２８０の基板は、片面側にＮＡＮＤフラッシュメモリデバイス（例えば内部に１つのダイを備えたＳＤＰ）３個と、コントローラチップ１個を配置可能な程度の面積を有するが、この面積にＮＡＮＤフラッシュメモリデバイス４個と、コントローラチップ１個とを配置することは困難となっている。

本実施の形態では、上述のようにＮＡＮＤフラッシュメモリデバイス４個を用いた場合と同容量（ダイの数は合計４であるため全体としての容量は同じ）でありながら、基板１０上に配されるＮＡＮＤフラッシュメモリデバイス１１の数は３となっている。つまり、ほぼ１個分のＮＡＮＤフラッシュメモリデバイス１１の面積に相当する面積分だけ基板１０の片面に空きが生じることとなる。

具体的に、このＮＡＮＤフラッシュメモリデバイス１１の配置は、図２に例示するようになる。図２の例では、基板１０の長手方向の一方端（短辺）側にコンピュータ装置と接続するためのコネクタＣが形成され、このコネクタＣに近接する側に、コントローラチップ１２とＲＡＭ１３とが幅方向に配されている。そして、図２（ａ）から（ｃ）に例示するように：
（ａ）コントローラチップ１２に隣接する位置から順に、ＮＡＮＤフラッシュメモリデバイス１１を長手方向に一列に並べ、コントローラチップ１２から最も離れた場所に空きＰを形成する。
（ｂ）コントローラチップ１２が配された側とは反対側の短辺に近接する側から順に、ＮＡＮＤフラッシュメモリデバイス１１を長手方向に一列に並べ、コントローラチップ１２に近接する側に空き（間隙：チップが搭載されない部分）Ｑを形成する。
（ｃ）コントローラチップ１２を配した後に空いている領域に、実質的に等間隔にＮＡＮＤフラッシュメモリデバイス１１を長手方向に一列に並べ、ＮＡＮＤフラッシュメモリデバイス１１を４つ配する場合に比べ、コントローラチップ１２及び、各ＮＡＮＤフラッシュメモリデバイス１１間の間隔を広げた状態とする
等といった状態で、コントローラチップ１２と、ＮＡＮＤフラッシュメモリデバイス１１とを配置する。

（ａ）の例では、空いた部分Ｐに、ロードスイッチやファン、ヒートシンク、通信用のアンテナ、その他、種々の機能回路を配置するなどして高機能化を図ることができる。また（ｂ）の例では、後に述べるように、配線の自由度を確保できるとともに、ロードスイッチやファン、ヒートシンク、通信用のアンテナ、その他、種々の機能回路を配置するなどして高機能化を図ることができる。（ｃ）の例では、各チップで生じる熱を効果的に放熱可能となる。

コントローラチップ１２は、一般的なＮＡＮＤフラッシュコントローラでよく、図３に例示するように、ホストインタフェース２１と、制御部２２と、ＲＡＭインタフェース２３と、フラッシュインタフェース２４とを含んで構成される。

ホストインタフェース２１は、ホストとなるコンピュータ装置との間で、コネクタＣを介してデータやコマンドを送受する。具体的にこのホストインタフェース２１は、ホストとなるコンピュータ装置からＮＡＮＤフラッシュメモリデバイス１１への書き込み指示と当該指示により書き込まれるべきデータとを受信して、制御部２２に出力する。

またこのホストインタフェース２１は、ホストとなるコンピュータ装置からＮＡＮＤフラッシュメモリデバイス１１からの読み出し指示を受信して、制御部２２に出力する。そしてホストインタフェース２１は、制御部２２が当該読み出し指示に応答して出力するデータを、ホストとなるコンピュータ装置に対して出力する。

制御部２２は、ＣＰＵ等のプログラム制御デバイスとプログラムを保持するメモリとを含んで構成され、メモリ内のプログラムを実行して、ホストインタフェース２１から入力される指示に従って、ＲＡＭインタフェース２３及びフラッシュインタフェース２４を介して、ＲＡＭ１３や、ＮＡＮＤフラッシュメモリデバイス１１との間でデータの書き込み、読み出し制御を行う。またこの制御部２２は、読み出し指示に従って読み出したデータをホストインタフェース２１に対して出力する。

ＲＡＭインタフェース２３は、制御部２２から入力される指示に従い、ＲＡＭ１３に対するデータの書き込み、読み出しの制御を行う。

フラッシュインタフェース２４は、制御部２２から入力される指示に従って、ＮＡＮＤフラッシュメモリデバイス１１に対してデータの書き込み、読み出しの指示を出力する。またこのフラッシュインタフェース２４は、ＮＡＮＤフラッシュメモリデバイス１１が読み出しの指示に従って出力したデータを、制御部２２に出力する。

このような、コントローラチップ１２によるＮＡＮＤフラッシュメモリデバイス１１やＲＡＭ１３を利用した、データの書き込み、読み出しの制御については広く知られた方法を採用できるため、ここでの詳しい説明は省略するが、本実施の形態において特徴的なことの一つは、このフラッシュインタフェース２４が、各ＮＡＮＤフラッシュメモリデバイス１１が備えるダイの数に応じたチャネルを設定し、当該設定されたチャネルを介して各ＮＡＮＤフラッシュのダイにデータを記録し、また当該ダイからデータを読み出す制御を行うことである。なお、ＮＡＮＤフラッシュメモリデバイス１１のダイごとにチャネルを設定する方法等は、広く知られている方法を採用できる。

そしてコントローラチップ１２は、ダイごとに設定されるチャネル（同時駆動単位）を介してＮＡＮＤフラッシュメモリデバイス１１に対するデータの書き込み、読み出し等の制御を行う。ＲＡＭ１３は、コントローラチップ１２のキャッシュメモリとして動作する。このようなＲＡＭ１３の利用は、従来から広く知られたものであるので、その説明は省略する。

［ＮＡＮＤフラッシュメモリデバイスのダイの数］
なお、ここでの説明では、基板上のＮＡＮＤフラッシュメモリデバイス１１ａ乃至ｃのダイの数は、それぞれ１，１，２としたが、本実施の形態はこれに限られず、各ＮＡＮＤフラッシュメモリデバイスが備えるシリコンダイの総数が、２の累乗で表される値であれば（そして少なくとも１つのＮＡＮＤフラッシュメモリデバイス１１のダイの数が、他のＮＡＮＤフラッシュメモリデバイス１１のダイの数と異なる数となっていれば）、基板上のＮＡＮＤフラッシュメモリデバイス１１ａ乃至ｃのダイの数は、例えば２，２，４としてもよい。

［多バンク構成］
また本実施の形態では、各チャネルを多バンクで構成してもよい。この場合、ＮＡＮＤフラッシュメモリデバイス１１ごとに設定されるチャネルの数は、当該ＮＡＮＤフラッシュメモリデバイス１１が備えるダイの数と等しい必要はなく、この場合は、各ＮＡＮＤフラッシュデバイス１１のチャネルの数は、各ＮＡＮＤフラッシュメモリデバイス１１が備えるダイの数に比例した値に設定されればよい。各チャネルを介したＮＡＮＤフラッシュメモリデバイス１１の制御については広く知られているので、その説明を省略する。

［配線］
次に、コントローラチップ１２から各ＮＡＮＤフラッシュメモリデバイス１１までの配線について説明する。本実施の形態では、コントローラチップ１２から各ＮＡＮＤフラッシュメモリデバイス１１までの配線長をなるべく均一にして、コントローラチップ１２が各ＮＡＮＤフラッシュメモリデバイス１１への信号を一斉に出力した場合に、当該信号が実質的に同時に各ＮＡＮＤフラッシュメモリデバイス１１に到達するようにしておく。

具体的には、コントローラチップ１２に比較的近い側に配されたＮＡＮＤフラッシュメモリデバイス１１までの配線については、コントローラチップ１２に最も遠い側に配されたＮＡＮＤフラッシュメモリデバイス１１までの配線の長さに近づけることが好適である。そこで、コントローラチップ１２に比較的近い側に配されたＮＡＮＤフラッシュメモリデバイス１１までの配線の少なくとも一部を蛇行（ミアンダ）配線として延長配線部を形成する。

この延長配線部は、例えば図２（ｂ）に例示したように、コントローラチップ１２に近接する側に空き（間隙）Ｑを形成する場合、この間隙部に形成することとしてもよい。

具体的にはコントローラチップ１２から近い順に、ＳＤＰのＮＡＮＤフラッシュメモリデバイス１１ａ，１１ｂと、ＤＤＰのＮＡＮＤフラッシュメモリデバイス１１ｃ（ここではＩ／Ｏ信号線が二組あるものを用いるものとする）とを、図４に例示するように配置する場合（この例は図２（ｂ）と同じとしている）、コントローラチップ１２から最も遠い側に配したＮＡＮＤフラッシュメモリデバイス１１ｃとコントローラチップ１２との間の配線には延長配線部を形成しない（配線に蛇行部を形成しない）ようにする。ここで各信号の配線の長さの平均がＬavとなったものとする。

また、コントローラチップ１２に最も近い位置に配されたＳＤＰのＮＡＮＤフラッシュメモリデバイス１１ａとコントローラチップ１２との間の配線には蛇行部を形成して（Ｍa）、各ＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との配線の長さの平均がＬav−ΔＬ≦Ｌav≦Ｌav＋ΔＬ（ここでΔＬは実験的、経験的に定めたしきい値）となるように蛇行の回数等を設定する。

以下、配された位置がコントローラチップ１２に近い順に、ＮＡＮＤフラッシュメモリデバイス１１ｂ…と、コントローラチップ１２との間の配線に（自己よりコントローラチップ１２までの距離が短いものよりも蛇行回数の少ない）蛇行部を形成して（Ｍb、…）その配線の長さの平均がＬav−ΔＬ≦Ｌav≦Ｌav＋ΔＬ（ここでΔＬは実験的、経験的に定めたしきい値）となるように蛇行の回数や長さ等を設定する。

なお、ここでは蛇行部を形成して配線の長さを調整しているが、配線が延長されるのであれば、蛇行以外の方法で配線を引き回しても構わない。

またここで、配線する信号線が比較的多数となるＤＤＰのＮＡＮＤフラッシュメモリデバイス１１ｃを、コントローラチップ１２から最も遠い側に配しているのは、蛇行させるべき配線の数が多いものほどコントローラチップ１２から遠方に配して、蛇行部の形成を容易にするためである。

配線の数は、ＮＡＮＤフラッシュメモリデバイス１１へのＩ／Ｏ信号線の数に関係するため、基板１０上の複数のＮＡＮＤフラッシュメモリデバイス１１のうち、備えているダイの数が最大となるＮＡＮＤフラッシュメモリデバイス１１を、他のＮＡＮＤフラッシュメモリデバイス１１に比べて、コントローラチップ１２から離隔した位置に配することとしてもよい。

ここでの例ではＮＡＮＤフラッシュメモリデバイス１１ｃのＩ／Ｏ信号線の数が、他のＮＡＮＤフラッシュメモリデバイス１１ａ，ｂへのＩ／Ｏ信号線の数より多いためＮＡＮＤフラッシュメモリデバイス１１ｃを、コントローラチップ１２から最も遠い位置に配している。

なお、図４の例では、各ＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との間の配線が基板１０を平面視したときに互いに重なり合わないように配しているが、実際には各ＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との間の配線は多層に構成された基板１０の、互いに異なる層に形成されてよく、互いに異なる層に形成されていれば（電気的に接触しなければ）、平面視では、互いに重なり合っていても構わない。なお、各ＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との間の配線を、層を隔てて平面視で互いに重なり合う配置とする場合は、当該互いに重なり合うＮＡＮＤフラッシュメモリデバイス１１とコントローラチップ１２との間の配線が形成された層と層の間に他の配線層を含めるなどして層間距離を大きくしてもよい。また、当該他の配線層として電源層やグランド層を挟んでもよい。これにより各配線で生じるノイズの影響を、互いに抑制できる。

［チップの向きを考慮する例］
また、ＮＡＮＤフラッシュメモリデバイス１１のパッケージによっては、図５（ａ）乃至（ｃ）にそれぞれＳＤＰ，ＤＤＰ，及び、内部に４つのダイを備えたＱＤＰ（Quad Die Package）のＮＡＮＤフラッシュメモリデバイス１１の例を示すように、各ＮＡＮＤフラッシュメモリデバイス１１のパッケージの基準位置（図中、円の印で表す）に対して、Ｉ／Ｏ信号線等の配線が接続されるべきピンの位置が、ＳＤＰの場合、中心線Ｘより偏った位置ｐに配され（ａ）、また、２組のＩ／Ｏピンを備えるＤＤＰの場合、各組のＩ／Ｏピンが、中心線Ｘを挟んで対称的な位置（ｑ，ｒ）に配されていることがある。

さらに、４組のＩ／Ｏピンを備えるＱＤＰでは、中心線Ｘ，Ｙに対して対称な位置（ｓ，ｔ，ｕ，ｖ）に各組のＩ／Ｏピンが配される場合がある。

そこで、本実施の形態のある例では、ＳＤＰのＮＡＮＤフラッシュメモリデバイス１１ａ，１１ｂを、基板１０の長手方向に平行な線を対称軸として互いに対称な位置に配置する（図６）。このようにすると、Ｉ／Ｏピンの位置がこの対称軸に対称に位置することとなるので、コントローラチップ１２からの配線上にある延長配線部Ｍを上記対称軸に対称に配置でき、配線の取り回しが容易になる。

またここでは延長配線部Ｍをコントローラチップ１２と、それに隣接するＮＡＮＤフラッシュメモリデバイス１１ａとの間の間隙（チップを配していない領域）に重なり合う位置に形成しているが、本実施の形態のある例はこれに限られず、ＮＡＮＤフラッシュメモリデバイス１１間の間隙に配されてもよい。また、ＮＡＮＤフラッシュメモリデバイス１１に平面視で重なり合う範囲であっても、基板の当該ＮＡＮＤフラッシュデバイス１１の配線が含まれる層とは異なる層（あるいはピンに対応するスルーホールのみが形成されている層など、当該配線を避け得る層）に配してもよい。

さらに、図５（ｃ）に示したような、内部に４つのダイを備え、４組のＩ／Ｏピンを備えて、パッケージの中心線Ｘ，Ｙに対して対称な位置（ｓ，ｔ，ｕ，ｖ）に各組のＩ／Ｏピンが配されるＱＤＰのＮＡＮＤフラッシュメモリデバイス１１ｃを用いる場合（図７）は、コントローラチップ１２から比較的近い位置にあるＩ／Ｏピンに接続される配線上にも延長配線部Ｍを形成してもよい。つまり、ＱＤＰのピンのうち、コントローラチップ１２から最も遠い位置にあるピンを基準として、コントローラチップ１２から当該基準としたピンまでの配線長にできるだけ近い長さになるよう、当該延長配線部Ｍを形成してもよい。

１半導体メモリ装置、１０基板、１１ＮＡＮＤフラッシュメモリデバイス、１２コントローラチップ、１３ＲＡＭ、２１ホストインタフェース、２２制御部、２３ＲＡＭインタフェース、２４フラッシュインタフェース。

Claims

記憶容量が共通のシリコンダイを少なくとも一つ備えた、ＮＡＮＤフラッシュメモリデバイスを複数具備し、
前記シリコンダイごとに設定されるチャネルを介して前記複数のＮＡＮＤフラッシュメモリデバイスのそれぞれを制御するコントローラを含む半導体メモリ装置。
請求項１に記載の半導体メモリ装置であって、前記ＮＡＮＤフラッシュメモリデバイスの少なくとも一つは、他のＮＡＮＤフラッシュメモリデバイスとは異なる数のシリコンダイを備えてなる半導体メモリ装置。
請求項１または２に記載の半導体メモリ装置であって、
前記複数のＮＡＮＤフラッシュメモリデバイスが備えるシリコンダイの総数は、２の累乗で表される値である半導体メモリ装置。
請求項１から３のいずれか一項に記載の半導体メモリ装置であって、
前記ＮＡＮＤフラッシュメモリデバイスごとに設定されるチャネルの数は、各ＮＡＮＤフラッシュメモリデバイスが備えるシリコンダイの数に比例するよう設定される半導体メモリ装置。
請求項１から４のいずれか一項に記載の半導体メモリ装置であって、
前記複数のＮＡＮＤフラッシュメモリデバイスのそれぞれと、前記コントローラとは一つの基板の片面上に配されており、
前記複数のＮＡＮＤフラッシュメモリデバイスのうち、備えているシリコンダイの数が最大となるＮＡＮＤフラッシュメモリデバイスが、他のＮＡＮＤフラッシュメモリデバイスに比べ、前記コントローラから離隔した位置に配される半導体メモリ装置。
請求項１から５のいずれか一項に記載の半導体メモリ装置であって、
前記複数のＮＡＮＤフラッシュメモリデバイスのそれぞれと、前記コントローラとは一つの基板の片面上に配されており、
前記複数のＮＡＮＤフラッシュメモリデバイスのうち、前記コントローラに最も近くに配されたＮＡＮＤフラッシュメモリデバイスと前記コントローラとの間に間隙が形成され、当該間隙に、前記コントローラから比較的近接して配されたＮＡＮＤフラッシュメモリデバイスまでの配線を引き回した延長配線部が形成され、当該延長配線部により、前記コントローラから各ＮＡＮＤフラッシュメモリデバイスまでの配線の長さを実質的に等長としてなる半導体メモリ装置。