JP4559738B2 - 非四角形メモリバンクを有するメモリチップアーキテクチャ、及びメモリバンク配置方法 - Google Patents

非四角形メモリバンクを有するメモリチップアーキテクチャ、及びメモリバンク配置方法 Download PDF

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Description

本発明は半導体メモリ装置に関し、特に、各々複数のメモリブロック、及びパッド/制御ブロックを有するメモリバンクの半導体メモリチップアーキテクチャ、及び半導体メモリ装置のメモリバンク上にメモリブロックを空間的に効率的に配置する方法に関する。
周知の如く、半導体メモリ装置は、通常半導体メモリチップ及びパッケージの形態で提供されている。半導体メモリ装置は、各々独立的なアクセスが可能な複数のメモリバンクを有する。典型的には、半導体メモリ装置は、例えば、4つのメモリバンクからなっており、各メモリバンクは、例えば4つのメモリブロックからなっている。各メモリブロックは、マトリックスに配置されて、かつ同一のX-デコーダ及びY-デコーダによって選択される複数のメモリセルを含む。
図1は、半導体メモリチップの典型的なメモリバンクを示す平面図である。例えば、256-Mbitの半導体メモリチップが示されている。
図示されているように、半導体メモリチップは、それぞれ正方形または長方形の形を有する16のメモリブロックMBを含み、4つのメモリブロックは、1つのメモリバンクBank_0、Bank_1、Bank_2、或いはBank_3に割り当てられる。各メモリバンクBank_0、Bank_1、Bank_2、或いはBank_3は、また長方形の領域を有するように構成されている。各メモリブロックMBは、複数の、16-Mbitに相応する単位セルからなる。複数の単位セルは、4つの単位メモリブロックUMBにグループ化され、各単位メモリブロックUMBは、4-Mbitメモリブロックに対応する。各メモリブロックは、1つのメモリセルを選択するためにX軸に沿ったX-デコーダと、及びY軸に沿ったY-デコーダを1つずつ備えるようになる。
複数のパッド12及びコントロールブロック14は、メモリブロック以外の半導体メモリチップエリアに配置されるべきである。図1に示した従来の技術によれば、パッド12及びコントロールブロック14は、半導体メモリチップ10の中央で、X軸に沿って配置されている。周知の如く、パッド12は、半導体メモリチップ10の外部回路に信号を転送するために用いられ、コントロールブロック14は、外部回路より印加される制御信号に応じて、メモリセルに対するデータ入力/出力を制御する。
図2は、増大されたサイズを有する半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。
参照番号20は、例えば256-Mbit半導体メモリ装置の実施のために用いられる従来のパッケージを示す。また参照番号22は、256-Mbitに用いられる設計ルールと同様な設計ルールで設計された512-Mbit半導体メモリチップのメモリバンクアレイを示している。
図示されているように、例えば、16個のメモリブロックMBを有する512-Mbit半導体メモリチップは、合同電子デバイス委員会(JEDEC、Joint Electronic Devices Engineering Council)の標準パッケージルールに基づいて同様な設計ルールで従来のパッケージの中に配置されている。しかしながら、半導体メモリチップの記憶容量が例えば、256-Mbitから512-Mbitに増大すると、同一の設計ルールの下では、半導体メモリチップのサイズは、著しく増大する。その結果、512-Mbitの半導体メモリチップの、サイズが増大された16のメモリブロックは、図2に示すように、従来のパッケージの中に配置することができなくなる。従って、該半導体メモリチップを同一のパッケージに配置するためには、より高度な技術の設計ルールを採用する必要がある。しかしながら、このようなより高度な技術の設計ルールを開発するためにはより高いコストと多くの時間が要求されるため、メモリ製造業者は、要求されるシステムに対してより増大された記憶容量の半導体メモリチップを適切にかつタイムリーに提供することができないという問題がある。
さらに、半導体メモリチップが正方形の形を呈する場合、すなわち、チップの水平の長さ対垂直の長さの比率が1:1の場合、ウェーハから得られる半導体メモリチップの数は最大になる。しかしながら、もし、図2に示したように、半導体メモリチップの水平の長さ対垂直の長さの比率が大きくなるように半導体メモリチップを形成する場合、ウェーハから得られるチップの数が著しく減少する可能性がある。
従って、本発明は、ハイテクノロジーを開発することなく、メモリチップを高度に集積化可能な半導体メモリ装置を提供することを目的とする。
本発明の1側面によれば、複数の半導体メモリチップを有する半導体メモリ装置が提供される。各半導体メモリチップは、それぞれ複数のメモリブロックを有する、独立にアクセス可能な複数のメモリバンクを含み、同一のメモリバンク内の、互いに隣接する少なくとも2つのメモリブロックは、各メモリバンクが、L字、凸字または凹字の形状を有するように、異なる個数の単位メモリブロックを有し、前記半導体メモリチップの全ての単位メモリブロックに備えられたビットの総数が、2のべき乗のビット数である。
本発明の別の側面によれば、3行×6列のアレイで、等しいエリアを有する18個の領域に分割された半導体メモリチップを有する半導体メモリ装置が提供される。該半導体メモリチップは、2行1列の領域、2行2列の領域、及び2行3列の領域の中から選択されるいずれか1つの領域、並びに1行1列の領域、1行2列の領域、及び1行3列の領域に配置される3つのメモリブロックを有する第1メモリバンクと、2行1列の領域、2行2列の領域、及び2行3列の領域の中から選択されるいずれか1つの領域、並びに3行1列の領域、3行2列の領域、及び3行3列の領域に配置される3つのメモリブロックを有する第2メモリバンクと、2行4列の領域、2行5列の領域、及び2行6列の領域の中から選択されるいずれか1つの領域、並びに1行4列の領域、1行5列の領域、及び1行6列の領域に配置される3つのメモリブロックを有する第3メモリバンクと、2行4列の領域、2行5列の領域、及び2行6列の領域の中から選択されるいずれか1つの領域、並びに3行4列の領域、3行5列の領域、及び3行6列の領域に配置される3つのメモリブロックを有する第4メモリバンクと、2行1列の領域、2行2列の領域、2行3列の領域の中から選択されるいずれか1つの領域と2行4列の領域、2行5列の領域、及び2行6列の領域の中から選択されるいずれか1つの領域に配置される複数のパッド及び1つ又は2つのコントロールブロックとを備え、前記第1メモリバンク及び前記第2メモリバンクが同じ領域を有することがなく、前記第3メモリバンク及び前記第4メモリバンクが同じ領域を有することがない
本発明のさらなる別の側面によれば、半導体装置内の半導体メモリチップにメモリブロックを配置する方法が提供される。該方法は、互いに隣接する複数の単位メモリブロックで複数のメモリブロックを構成するステップと、互いに隣接する複数の前記メモリブロックで複数のメモリバンクを構成するステップとを含み、同一の前記バンク内で少なくとも2つのメモリブロックは、各メモリバンクがL字、凸字または凹字の形状を有するように、互いに異なる数の単位メモリブロックを有し、前記半導体メモリチップの全ての単位メモリブロックに備えられたビットの総数が、2のべき乗のビット数である。
本発明の、上記及び他の目的、並びに特徴は、添付図面と併せた下記の望ましい実施の形態の説明により、明らかにされる。
以下、本発明による、増大された記憶容量を有する半導体メモリチップを従来のパッケージにパッケージすることが可能な半導体メモリ装置を、添付図面を参照しながら詳細に説明する。
便宜上、512-Mbit DDR SDRAM(double data rate synchronous dynamic random access memory)を例として説明する。
1)第1の実施の形態
図3は、本発明の第1の実施の形態に係る512-Mbit DDR SDRAM(以下、半導体メモリチップと称す)を示す平面図である。
図示されているように、この半導体メモリチップは、12個のメモリブロックMB_0ないしMB_11を含み、各メモリブロックは、各々のメモリブロックに収容される複数のメモリセルから1つのメモリセルを選択するための、X軸に沿ったX-デコーダ、及びY軸に沿ったY-デコーダをそれぞれ1つずつ備える。ここでは、Y軸は、典型的にX軸より短い。各メモリバンクは、3つのメモリブロックMBを有し、また、半導体メモリチップは、各々独立的にそれぞれの1つのメモリセルに対するデータ入出力が可能な4つのメモリバンクBank_0、Bank_1、Bank_2、及びBank_3を有する。
その中のバンクBank_0は、3つのメモリブロックMB_0ないしMB_2を有する。第1メモリブロックMB_0は、8-Mbitメモリセルを有する単位メモリブロックUMBを6つ含み、よって、48-Mbitメモリブロックに対応している。第2及び第3メモリブロックMB_1、MB_2は、各々5つの単位メモリブロックを含み、それぞれ40-Mbitメモリブロックに対応している。そのほかの3つのバンクBank_1、Bank_2、及びBank_3の構成は、第1バンクBank_0の構成と同様である。したがって、各メモリバンクは、非四角形の形状を有する。
48-Mbitメモリブロック内にあるX−デコーダは、隣接する40-Mbitメモリブロックと同様な設計を有するために、連続的に形成される6つの単位メモリブロックの中で5番目及び6番目の単位メモリブロック間に形成されている。48-Mbitメモリブロック内のX-デコーダは、該48-Mbitメモリブロックを該48-Mbitメモリブロック内のX-デコーダで駆動するために、2つの駆動端子(図3においては図示せず)を有し、1つの駆動端子は5つの単位メモリブロックを有する40-Mbitメモリブロックを駆動し、もう1つの駆動端子は残りの8-Mbit単位メモリブロックを駆動するために用いられる。上記48-Mbitメモリブロックは、任意のメモリブロックに配置されてもよい。
図3に示すように、第1バンクBank_0が第2象限に配置されており、第2バンクBank_1が第3象限に配置されている。第3バンクBank_2が第1象限に配置されており、第4バンクBank_3が第4象限に配置されている。第1及び第2バンクBank_0、Bank_1の48-Mbitメモリブロックは、その中で最も左側の領域に配置されており、第3及び第4バンクBank_2、 Bank_3の48-Mbitメモリブロックは、その中で最も右側の領域に配置されている。
図示されているように、48-Mbitメモリブロックの間に、即ち、垂直に互いに隣接するMB_0とMB_3との間に、またはMB_8とMB_11との間に、パッド及びコントロールブロックのための空間が提供されていない。垂直に対向している40-Mbitメモリブロック間には充分な空間30が提供されているため、パッド120及びコントロールブロック140がこの空間に配置される。すなわち、パッド120及びコントロールブロック140は、半導体メモリチップの中央領域に水平に配置されている。X軸を6つの領域に分割する場合、パッド120及びコントロールブロック140は、中央領域、即ち、第2領域ないし第5領域だけに配置されている。
図4Aは、従来のバンクアレイを有する512-Mbit半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図であり、図4Bは、本発明によるバンクアレイを有する512-Mbit半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。
図示されているように、同一の設計ルールを適用する場合、本発明の第1の実施の形態は従来のパッケージサイズを満足しているが、図4Aに示しているように、従来技術は従来のパッケージを満足していない。
図5A及び図5Bは、本発明の第1の実施の形態における48-Mbitメモリブロック及びコントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。図5Aは、各メモリバンクの48-Mbitメモリブロックが、半導体メモリチップの中央に配置されていることを示しており、図5Bは、48-Mbitメモリブロックが、各メモリバンクの40-Mbitメモリブロック間に配置されていることを示している。ここでは、パッド120及びコントロールブロック140が2つの領域または3つの領域に分割されて配置されているにもかかわらず、図5A及び図5Bは、半導体メモリチップが従来のパッケージサイズを満足することを示している。また、従来の技術と比較して、X軸の長さ対Y軸の長さの比率を減少したので、本発明ではウェーハ当り得られるチップの個数が増大する。

2)第2の実施の形態2
図6は、本発明の第2の実施の形態に係る半導体メモリチップ、即ち512-Mbit DDR SDRAMを示す平面図である。
図示されているように、半導体メモリチップは、垂直に3領域、水平に6領域に分割され、即ち、18領域を有する3×6のブロックアレイに分割されている。ここでは、半導体メモリチップの水平軸(以下、X軸と称す)の長さは、垂直軸(以下、Y軸と称す)の長さより長い。
Y軸の中央の領域に、18領域内の第2行第1列の領域に対応する領域(2、1)は、2つの領域、(2a、1a)及び(2b、1b)に分割され、また、第2行第3列の領域に対応する領域(2、3)は、2つの領域、(2a、3a)及び(2b、3b)に分割される。分割された上側領域(2a、1a)、(2a、3a)は領域(1、1)、(1、2)及び(1、3)と共に第1メモリバンクBank_0に含まれている。分割された下側領域(2b、1b)、(2b、3b)は領域(3、1)、(3、2)及び(3、3)と共に第2メモリバンクBank_1に含まれている。したがって、第1及び第2メモリバンクBank_0、Bank_1は、従来技術とは異なって非四角形の形を有する。また、領域(2、2)には、第1及び第2メモリバンクを制御するための第1コントロールブロックが配置されている。
第3バンクBank_2及び第4バンクBank_3は、第1及び第2バンクBank_0、Bank_1とは同一な構成を有する。中央領域の、領域(2、4)は、2つの領域、(2a、4a)及び(2b、4b)に、領域(2、6)は、2つの領域、(2a、6a)及び(2b、6b)に分割される。分割された上側領域(2a、4a)、(2a、6a)は、領域(1、4)、(1、5)及び(1、6)と共に第3バンクBank_2に含まれている。分割された下側領域(2b、4b)、(2b、6b)は、領域(3、4)、(3、5)及び(3、6)と共に第4バンクBank_3に含まれている。したがって、第3及び第4バンクBank_2、Bank_3は、従来技術と異なって非四角形の形状を有する。複数のパッドは、第1バンクBank_0と第2バンクBank_1との間に、及び第3バンクBank_2と第4バンクBank_3との間に配置される。また、第3及び第4メモリバンクを制御するための第2コントロールブロックは、領域(2、5)に配置されている。
第1メモリバンクBank_0は、領域(1、1)及び(2a、1a)に配置される48-Mbitの第1メモリブロックと、領域(1、2)に配置される32-Mbitの第2メモリブロックと、領域(1、3)及び(2a、3a)に配置される48-Mbitの第3メモリブロックとを含む。第1メモリブロックにおいて、それぞれが8-Mbitメモリブロックに対応する、4つの単位メモリブロックが領域(1、1)に配置され、2つの単位メモリブロックが領域(2a、1a)に配置されている。
第2ないし第4メモリバンクBank_1ないしBank_3の構成は、第1メモリバンクの構成と類似するため、それらの構成についての詳細な説明を省略する。
各メモリバンクは、2つの48-MbitメモリブロックMBと、1つの32-Mbitメモリブロックを有するため、非四角形の形状を呈する。また、本発明の第2の実施の形態は、改善された設計ルールを開発することなく、従来のパッケージサイズを満足する。
図7は、従来の技術と同一の設計ルールを適用しても従来のパッケージサイズを満足している、本発明の第2の実施の形態による半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。また、X軸対Y軸の比率を減少したため、ウェーハ当り得られる半導体メモリチップの個数を増大させることができる。
各メモリブロックは、一対のX-デコーダ及びY-デコーダを含む。48-Mbitメモリブロック内にあるX-デコーダは、隣接する32-Mbitメモリブロックと同様の設計を有するために、連続的に形成される6つの単位メモリブロックの中で4番目及び5番目の単位メモリブロック間に形成されている。48-Mbitメモリブロックを該48-Mbitメモリブロック内のX-デコーダで駆動するために、該X-デコーダは、2つの駆動端子(図示せず)を有し、1つの駆動端子は、4つの単位メモリブロックを有する32-Mbitメモリブロックを駆動し、もう1つの駆動端子は、残りの16-Mbitメモリブロックを駆動するように用いられる。
複数のパッドPADは、X軸に沿って、第1メモリバンクBank_0と第2メモリバンクBank_1との間に、及び第3メモリバンクBank_2と第4メモリバンクBank_3との間に配置されている。
図8A及び図8Bは、図7におけるコントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。
図8Aに示すように、第1コントロールブロックは、領域(2、1)に配置され、第2コントロールブロックは、領域(2、6)に配置され、また、図8Bにおいては、図7と異なって第1コントロールブロック及び第2コントロールブロックは、領域(2、3)及び(2、4)に配置されている。
また、図8A及び図8Bにおいて、第1ないし第4メモリバンクBank_0ないしBank_3は、非四角形の形状を有し、従来のパッケージサイズを満足している。
3)第3の実施の形態3
図9は、本発明の第3の実施の形態に係る512-Mbit DDR SDRAMチップを示す平面図である。
図示されているように、半導体メモリチップは、垂直に3分割され、水平に6分割されて、即ち、18個の領域を有する3×6のブロックアレイに均等に分割されている。ここでは、半導体メモリチップの水平軸(以下、X軸と称す)の長さは、垂直軸(以下、Y軸と称す)の長さより長い。各メモリブロックは、16個の領域に配置され、そして1つのバンクは、互いに隣接する4つのメモリブロックにより構成される。第1及び第2コントロールブロックは、残りの2つの領域に配置される。
第1バンクBank_0において、それぞれ4個の8-Mbit単位メモリブロックを有する、4つの32-Mbitメモリブロックは、各々領域(1、1)、(1、2)、(1、3)及び(2、1)に配置される。たとえ各32-Mbitメモリブロックが、四角形の形状を有しても、4つのメモリブロックにより構成される第1バンクBank_0は、従来のバンクと異なって非四角形の形状を有する。第1コントロールブロックは、第1バンクBank_0及び第2バンクBank_1に囲まれた領域(2、2)に配置される。
第3メモリバンクBank_2及び第4メモリバンクBank_3は、第1及び第2メモリバンクBank_0、Bank_1と同様に配置される。第2コントロールブロックは、第3バンクBank_2及び第4バンクBank_3に囲まれた領域(2、5)に配置される。
また、各メモリブロックは、X軸に沿ったX-デコーダと、Y軸に沿ったY-デコーダの対を含む。同一のバンク内で垂直に隣接する32-Mbitメモリブロックは、互いにX-デコーダを共用する。
複数のパッドは、半導体メモリチップの中央に沿って、第1バンクBank_0と第2バンクBank_1との間、及び第3バンクBank_2と第4バンクBank_3との間に配置されている。
即ち、バンクは、4つの32-Mbitメモリブロックにより構成され、そしてその形状は、非四角形の形状を呈している。
図10は、図9の半導体メモリチップ及び従来のパッケージを示す概略的な平面図であり、本発明の第3の実施の形態によれば、従来のパッケージサイズを満足している。
図11A及び図11Bは、本発明の第3の実施の形態に係る第1及び第2コントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。
図11Aに示すように、図9のアレイと異なって、第1コントロールブロックは、領域(2、1)に配置され、第2コントロールブロックは領域(2、6)に配置されている。また、図11Bに示すように、第1コントロールブロックは、領域(2、3)に配置され、第2コントロールブロックは領域(2、4)に配置されることもできる。本発明の第3の実施の形態によれば、メモリバンクBank_0ないしBank_3は、非四角形の形状を呈し、そして半導体メモリチップは従来のパッケージサイズを満足しており、その結果、同一のルールを適用した場合、増大された記憶容量を有する半導体メモリチップのために、パッケージのX軸を拡張する必要がない。
規制的な四角形の代わりに、非四角形の形状を有するように、メモリバンクを加工するため、増大された記憶容量を有する半導体メモリチップは、従来のパッケージサイズを満足することができる。これにより、高効率で低コストの半導体メモリチップを製造することができる。
以下、上述した構造に実施される複数のパッドのアレイ、電源配線、及びデータ配線の配置について説明する。
図12は、図6に示した本発明の第2の実施の形態に係る電源リードフレームと、これにワイヤボンディングされるパッドとの間の相互接続を示す概略的な平面図である。
図面符号1a、1b及び1cはVSS用リードフレーム、2a、2b及び2cはVDD用リードフレーム、3はパッド、4はワイヤーを、それぞれ示している。
通常、SDRAMは、3対のVDD及びVSSのパッケージピンを有する。図12に示すように、電源リードフレームは、半導体メモリチップの左及び右側と中央部とに構成される。また、半導体メモリチップの中央部分に位置するリードフレーム1b、2bは、リードフレームをX軸に対して双方向に広げることにより、3対のVDD及びVSSとワイヤボンディングされるように形成される。図6において、領域(2a、3a)と領域(2b、3b)との間、及び領域(2a、4a)と領域(2b、4b)との間にリードフレーム用電源バスを形成する必要がない。また、上記のリードフレームが図3と図9の実施の形態にも適用可能である。
チップのウェーハレベルで構成される電源配線は、チップのメモリブロックの上で平面的なメッシュ形の構造を有する。電源配線または信号配線をY-デコーダの出力配線の間に構成する場合は、第1コントロールブロックと第2コントロールブロックとの間に電源配線または信号配線を接続することができる。従って、領域(2a、3a)と領域(2b、3b)との間、及び領域(2a、4a)と領域(2b、4b)との間に電源配線または信号配線を配置する必要がなくなり、これにより、パッド及びコントロールブロックにより占有される空間を縮小することができる。
図13は、図6に示した本発明の第2の実施の形態に係るデータ配線の構成を示す平面図である。
通常、メモリアレイのデータ配線は、Y-デコーダ内のセンスアンプに接続される。各メモリバンク用のデータ配線は、グローバルデータ配線に接続される。この時、配線によるデータ遅延を縮小するために、図13に示すように、各メモリバンクの左側データ配線7aを左側データパッド3aに接続して、各メモリバンクの右側データ配線7bを右側データパッド3bに接続する。
半導体メモリチップが平面的に非四角形の形状のメモリバンクを有するため、増大された記憶容量を有する半導体メモリ装置は、改良した設計ルールを開発することなく、従来のパッケージに適用することができる。即ち、低コストで半導体メモリチップを提供することができる。
また、高記憶容量の半導体メモリチップを得るのに、パッケージのサイズ、即ち、特に、X軸を拡張する必要がないため、半導体メモリチップのX軸及びY軸の比率を減少する効果がある。これにより、ウェーハ当り得られるチップの個数が増大する。
さらに、メモリバンク当りのX-デコーダの数を減らすことができるので、X-デコーダにより占有される面積を減らすことができる。
本発明は、上記特定の実施の形態に関して説明されたが、別項の特許請求の範囲により定義される本発明の技術的思想から逸脱しない範囲内で、当業者が変更や修正を行えることは、明白である。
半導体メモリチップ内の典型的なメモリバンクアレイを示す平面図である。 512-Mbit半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。 本発明の第1の実施の形態に係る512-Mbit DDR SDRAMチップを示す平面図である。 従来のバンクアレイを有する512-Mbit半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。 本発明によるバンクアレイを有する512-Mbit半導体メモリチップと従来のパッケージとの関係を示す概略的な平面図である。 本発明の第1の実施の形態における48-Mbitメモリブロック及びコントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。 本発明の第1の実施の形態における48-Mbitメモリブロック及びコントロールブロックの位置を変更した半導体メモリチップとパッケージとの関係を示す概略的な平面図である。 本発明の第2の実施の形態に係る半導体メモリチップ、即ち、512-Mbit DDR SDRAMを示す平面図である。 本発明の第2の実施の形態による、従来のパッケージサイズを満足する半導体メモリチップと、従来のパッケージとの関係を示す概略的な平面図である。 図7におけるコントロールブロックの位置を変更した半導体メモリチップと、パッケージとの関係を示す概略的な平面図である。 図7におけるコントロールブロックの位置を変更した半導体メモリチップと、パッケージとの関係を示す概略的な平面図である。 本発明の第3の実施の形態に係る512-Mbit DDR SDRAMチップを示す平面図である。 図9の半導体メモリチップと、従来のパッケージとの関係を示す概略的な平面図である。 本発明の第3の実施の形態における第1及び第2コントロールブロックの位置を変更した半導体メモリチップと、パッケージとの関係を示す概略的な平面図である。 本発明の第3の実施の形態における第1及び第2コントロールブロックの位置を変更した半導体メモリチップと、パッケージとの関係を示す概略的な平面図である。 図6に示した本発明の第2の実施の形態における電源リードフレームと、それにワイヤーボンディンされるパッドとの間の相互接続を示す概略的な平面図である。 図6に示した本発明の第2の実施の形態におけるデータ配線の構成を示す平面図である。

Claims (28)

  1. 複数の半導体メモリチップを有する半導体メモリ装置において、
    各半導体メモリチップは、
    それぞれ複数のメモリブロックを有する、独立にアクセス可能な複数のメモリバンクを備え、
    同一のメモリバンク内の、互いに隣接する少なくとも2つのメモリブロックは、各メモリバンクがL字、凸字または凹字の形状を有するように、異なる数の単位メモリブロックを有し、
    前記半導体メモリチップの全ての単位メモリブロックに備えられたビットの総数が、2のべき乗のビット数であることを特徴とする半導体メモリ装置。
  2. 請求項1に記載の半導体メモリ装置において、
    隣接するメモリバンク間の空きスペースに配置される複数のパッドと複数のコントロールブロックとをさらに備えることを特徴とする半導体メモリ装置。
  3. 請求項1に記載の半導体メモリ装置において、
    各メモリブロックは、1対のX-デコーダ及びY-デコーダを備えることを特徴とする半導体メモリ装置。
  4. 請求項1に記載の半導体メモリ装置において、
    各メモリバンクは、奇数個のメモリブロックを備えることを特徴とする半導体メモリ装置。
  5. 請求項1に記載の半導体メモリ装置において、
    前記半導体メモリチップの全体メモリ領域は、4つのメモリバンクに分割され、
    4つのメモリバンクは、それぞれ、前記半導体メモリチップの第1、第2、第3、及び第4象限に配置されることを特徴とする半導体メモリ装置。
  6. 請求項5に記載の半導体メモリ装置において、
    前記各バンクは、
    第1の数の単位メモリブロックを有する第1メモリブロックと、
    前記第1の数より少ない第2の数の単位メモリブロックを有する第2メモリブロックと、
    前記第2の数の単位メモリブロックを有する第3メモリブロックとを備えることを特徴とする半導体メモリ装置。
  7. 請求項6に記載の半導体メモリ装置において、
    前記第2及び第3象限に配置された各メモリバンクの前記第1メモリブロックは前記半導体メモリチップの最も左側領域に配置され、前記第1及び第4象限に配置された各バンクの前記第1メモリブロックは、前記半導体メモリチップの最も右側領域に配置されることを特徴とする半導体メモリ装置。
  8. 請求項7に記載の半導体メモリ装置において、
    異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間および互いに隣接する前記第3メモリブロック間に配置される複数のパッド及び1つのコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。
  9. 請求項6に記載の半導体メモリ装置において、
    各メモリバンクの各第1メモリブロックは、前記半導体メモリチップの中央領域に互いに隣接するように配置されることを特徴とする半導体メモリ装置。
  10. 請求項9に記載の半導体メモリ装置において、
    異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間および互いに隣接する前記第3メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。
  11. 請求項6に記載の半導体メモリ装置において、
    各メモリバンクの各第1メモリブロックは、各々のメモリバンクの中央領域に配置されることを特徴とする半導体メモリ装置。
  12. 請求項11に記載の半導体メモリ装置において、
    異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間および互いに隣接する前記第3メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。
  13. 請求項6に記載の半導体メモリ装置において、
    前記第1、第2、及び第3メモリブロックのそれぞれは、各々一対のX-デコーダ及びY-デコーダを有し、
    前記第1メモリブロックの前記X-デコーダの最終駆動端子は、2つの駆動端子に分離されることを特徴とする半導体メモリ装置。
  14. 請求項6に記載の半導体メモリ装置において、
    前記第1メモリブロックは、6つの8Mビットの単位メモリブロックを有し、
    前記第2及び第3メモリブロックは、5つの8Mビットの単位メモリブロックを有することを特徴とする半導体メモリ装置。
  15. 請求項5に記載の半導体メモリ装置において、
    各メモリバンクは、
    第1の数の単位メモリブロックを有する第1メモリブロックと、
    前記第1の数より少ない第2の数の単位メモリブロックを有する第2メモリブロックと、
    前記第1の数の単位メモリブロックを有する第3メモリブロックと、を備えることを特徴とする半導体メモリ装置。
  16. 請求項15に記載の半導体メモリ装置において、
    前記第2及び第3象限に配置された各メモリバンクの前記第2メモリブロックは、前記半導体メモリチップの最も左側領域に配置され、
    前記第1及び第4象限に配置された各バンクの前記第2メモリブロックは、前記半導体メモリチップの最も右側領域に配置されることを特徴とする半導体メモリ装置。
  17. 請求項16に記載の半導体メモリ装置において、
    異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。
  18. 請求項15に記載の半導体メモリ装置において、
    各メモリバンクの各第2メモリブロックは、前記半導体メモリチップの中央領域に互いに隣接するように配置されることを特徴とする半導体メモリ装置。
  19. 請求項18に記載の半導体メモリ装置において、
    異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間に配置される複数のパッド及び1つのコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。
  20. 請求項15に記載の半導体メモリ装置において、
    各メモリバンクの各第2メモリブロックは、各々のメモリバンクの中央領域に配置されることを特徴とする半導体メモリ装置。
  21. 請求項20に記載の半導体メモリ装置において、
    異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。
  22. 請求項15に記載の半導体メモリ装置において、
    前記第1、第2、及び第3メモリブロックのそれぞれは、各々一対のX-デコーダ及びY-デコーダを有し、
    前記第1及び第3メモリブロックの前記X-デコーダの最終駆動端子は、2つの駆動端子に分離されることを特徴とする半導体メモリ装置。
  23. 請求項15に記載の半導体メモリ装置において、
    前記第1及び第3メモリブロックはそれぞれ、6つの8Mビットの単位メモリブロックを備え、
    前記第2メモリブロックは、5つの8Mビットの単位メモリブロックを備えることを特徴とする半導体メモリ装置。
  24. 3行×6列のアレイで、等しいエリアを有する18個の領域に分割された半導体メモリチップを有する半導体メモリ装置において、
    前記半導体メモリチップは、
    2行1列の領域、2行2列の領域、及び2行3列の領域の中から選択されるいずれか1つの領域、並びに1行1列の領域、1行2列の領域、及び1行3列の領域に配置される3つのメモリブロックを有する第1メモリバンクと、
    2行1列の領域、2行2列の領域、及び2行3列の領域の中から選択されるいずれか1つの領域、並びに3行1列の領域、3行2列の領域、及び3行3列の領域に配置される3つのメモリブロックを有する第2メモリバンクと、
    2行4列の領域、2行5列の領域、及び2行6列の領域の中から選択されるいずれか1つの領域、並びに1行4列の領域、1行5列の領域、及び1行6列の領域に配置される3つのメモリブロックを有する第3メモリバンクと、
    2行4列の領域、2行5列の領域、及び2行6列の領域の中から選択されるいずれか1つの領域、並びに3行4列の領域、3行5列の領域、及び3行6列の領域に配置される3つのメモリブロックを有する第4メモリバンクと、
    2行1列の領域、2行2列の領域、2行3列の領域の中から選択されるいずれか1つの領域と2行4列の領域、2行5列の領域、及び2行6列の領域の中から選択されるいずれか1つの領域に配置される複数のパッド及び1つ又は2つのコントロールブロックと、を備え
    前記第1メモリバンク及び前記第2メモリバンクが同じ領域を有することがなく、
    前記第3メモリバンク及び前記第4メモリバンクが同じ領域を有することがないことを特徴とする半導体メモリ装置。
  25. 請求項24に記載の半導体メモリ装置において、
    同一の前記メモリバンク内で互いに隣接するメモリブロックのX-デコーダは、相互共有されることを特徴とする半導体メモリ装置。
  26. 請求項24に記載の半導体メモリ装置において、
    前記複数のパッドは、前記第1及び第2バンクと、第3及び第4バンクとの間に配置されることを特徴とする半導体メモリ装置。
  27. 半導体装置内の半導体メモリチップにメモリブロックを配置する方法であって、
    互いに隣接する複数の単位メモリブロックで複数のメモリブロックを構成するステップと、
    互いに隣接する複数の前記メモリブロックで複数のメモリバンクを構成するステップとを含み、
    同一の前記バンク内で少なくとも2つのメモリブロックは、各メモリバンクがL字、凸字または凹字の形状を有するように、互いに異なる数の単位メモリブロックを有し、
    前記半導体メモリチップの全ての単位メモリブロックに備えられたビットの総数が、2のべき乗のビット数であることを特徴とする半導体メモリ装置のメモリブロック配置方法。
  28. 請求項27に記載の方法において、
    複数のパッド及び複数のコントロールブロックは、相対的に少ない数の前記単位メモリブロックを有する前記メモリブロック間に配置されることを特徴とする半導体メモリ装置のメモリブロック配置方法。
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