JP4559738B2 - 非四角形メモリバンクを有するメモリチップアーキテクチャ、及びメモリバンク配置方法 - Google Patents
非四角形メモリバンクを有するメモリチップアーキテクチャ、及びメモリバンク配置方法 Download PDFInfo
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Description
図3は、本発明の第1の実施の形態に係る512-Mbit DDR SDRAM(以下、半導体メモリチップと称す)を示す平面図である。
2)第2の実施の形態2
図6は、本発明の第2の実施の形態に係る半導体メモリチップ、即ち512-Mbit DDR SDRAMを示す平面図である。
図9は、本発明の第3の実施の形態に係る512-Mbit DDR SDRAMチップを示す平面図である。
Claims (28)
- 複数の半導体メモリチップを有する半導体メモリ装置において、
各半導体メモリチップは、
それぞれ複数のメモリブロックを有する、独立にアクセス可能な複数のメモリバンクを備え、
同一のメモリバンク内の、互いに隣接する少なくとも2つのメモリブロックは、各メモリバンクがL字、凸字または凹字の形状を有するように、異なる数の単位メモリブロックを有し、
前記半導体メモリチップの全ての単位メモリブロックに備えられたビットの総数が、2のべき乗のビット数であることを特徴とする半導体メモリ装置。 - 請求項1に記載の半導体メモリ装置において、
隣接するメモリバンク間の空きスペースに配置される複数のパッドと複数のコントロールブロックとをさらに備えることを特徴とする半導体メモリ装置。 - 請求項1に記載の半導体メモリ装置において、
各メモリブロックは、1対のX-デコーダ及びY-デコーダを備えることを特徴とする半導体メモリ装置。 - 請求項1に記載の半導体メモリ装置において、
各メモリバンクは、奇数個のメモリブロックを備えることを特徴とする半導体メモリ装置。 - 請求項1に記載の半導体メモリ装置において、
前記半導体メモリチップの全体メモリ領域は、4つのメモリバンクに分割され、
4つのメモリバンクは、それぞれ、前記半導体メモリチップの第1、第2、第3、及び第4象限に配置されることを特徴とする半導体メモリ装置。 - 請求項5に記載の半導体メモリ装置において、
前記各バンクは、
第1の数の単位メモリブロックを有する第1メモリブロックと、
前記第1の数より少ない第2の数の単位メモリブロックを有する第2メモリブロックと、
前記第2の数の単位メモリブロックを有する第3メモリブロックとを備えることを特徴とする半導体メモリ装置。 - 請求項6に記載の半導体メモリ装置において、
前記第2及び第3象限に配置された各メモリバンクの前記第1メモリブロックは前記半導体メモリチップの最も左側領域に配置され、前記第1及び第4象限に配置された各バンクの前記第1メモリブロックは、前記半導体メモリチップの最も右側領域に配置されることを特徴とする半導体メモリ装置。 - 請求項7に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間および互いに隣接する前記第3メモリブロック間に配置される複数のパッド及び1つのコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。 - 請求項6に記載の半導体メモリ装置において、
各メモリバンクの各第1メモリブロックは、前記半導体メモリチップの中央領域に互いに隣接するように配置されることを特徴とする半導体メモリ装置。 - 請求項9に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間および互いに隣接する前記第3メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。 - 請求項6に記載の半導体メモリ装置において、
各メモリバンクの各第1メモリブロックは、各々のメモリバンクの中央領域に配置されることを特徴とする半導体メモリ装置。 - 請求項11に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間および互いに隣接する前記第3メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。 - 請求項6に記載の半導体メモリ装置において、
前記第1、第2、及び第3メモリブロックのそれぞれは、各々一対のX-デコーダ及びY-デコーダを有し、
前記第1メモリブロックの前記X-デコーダの最終駆動端子は、2つの駆動端子に分離されることを特徴とする半導体メモリ装置。 - 請求項6に記載の半導体メモリ装置において、
前記第1メモリブロックは、6つの8Mビットの単位メモリブロックを有し、
前記第2及び第3メモリブロックは、5つの8Mビットの単位メモリブロックを有することを特徴とする半導体メモリ装置。 - 請求項5に記載の半導体メモリ装置において、
各メモリバンクは、
第1の数の単位メモリブロックを有する第1メモリブロックと、
前記第1の数より少ない第2の数の単位メモリブロックを有する第2メモリブロックと、
前記第1の数の単位メモリブロックを有する第3メモリブロックと、を備えることを特徴とする半導体メモリ装置。 - 請求項15に記載の半導体メモリ装置において、
前記第2及び第3象限に配置された各メモリバンクの前記第2メモリブロックは、前記半導体メモリチップの最も左側領域に配置され、
前記第1及び第4象限に配置された各バンクの前記第2メモリブロックは、前記半導体メモリチップの最も右側領域に配置されることを特徴とする半導体メモリ装置。 - 請求項16に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。 - 請求項15に記載の半導体メモリ装置において、
各メモリバンクの各第2メモリブロックは、前記半導体メモリチップの中央領域に互いに隣接するように配置されることを特徴とする半導体メモリ装置。 - 請求項18に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間に配置される複数のパッド及び1つのコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。 - 請求項15に記載の半導体メモリ装置において、
各メモリバンクの各第2メモリブロックは、各々のメモリバンクの中央領域に配置されることを特徴とする半導体メモリ装置。 - 請求項20に記載の半導体メモリ装置において、
異なるメモリバンクに属し、互いに隣接する前記第2メモリブロック間に配置される複数のパッド及び複数のコントロールブロックをさらに備えることを特徴とする半導体メモリ装置。 - 請求項15に記載の半導体メモリ装置において、
前記第1、第2、及び第3メモリブロックのそれぞれは、各々一対のX-デコーダ及びY-デコーダを有し、
前記第1及び第3メモリブロックの前記X-デコーダの最終駆動端子は、2つの駆動端子に分離されることを特徴とする半導体メモリ装置。 - 請求項15に記載の半導体メモリ装置において、
前記第1及び第3メモリブロックはそれぞれ、6つの8Mビットの単位メモリブロックを備え、
前記第2メモリブロックは、5つの8Mビットの単位メモリブロックを備えることを特徴とする半導体メモリ装置。 - 3行×6列のアレイで、等しいエリアを有する18個の領域に分割された半導体メモリチップを有する半導体メモリ装置において、
前記半導体メモリチップは、
第2行第1列の領域、第2行第2列の領域、及び第2行第3列の領域の中から選択されるいずれか1つの領域、並びに第1行第1列の領域、第1行第2列の領域、及び第1行第3列の領域に配置される3つのメモリブロックを有する第1メモリバンクと、
第2行第1列の領域、第2行第2列の領域、及び第2行第3列の領域の中から選択されるいずれか1つの領域、並びに第3行第1列の領域、第3行第2列の領域、及び第3行第3列の領域に配置される3つのメモリブロックを有する第2メモリバンクと、
第2行第4列の領域、第2行第5列の領域、及び第2行第6列の領域の中から選択されるいずれか1つの領域、並びに第1行第4列の領域、第1行第5列の領域、及び第1行第6列の領域に配置される3つのメモリブロックを有する第3メモリバンクと、
第2行第4列の領域、第2行第5列の領域、及び第2行第6列の領域の中から選択されるいずれか1つの領域、並びに第3行第4列の領域、第3行第5列の領域、及び第3行第6列の領域に配置される3つのメモリブロックを有する第4メモリバンクと、
第2行第1列の領域、第2行第2列の領域、第2行第3列の領域の中から選択されるいずれか1つの領域と、第2行第4列の領域、第2行第5列の領域、及び第2行第6列の領域の中から選択されるいずれか1つの領域とに配置される複数のパッド及び1つ又は2つのコントロールブロックと、を備え、
前記第1メモリバンク及び前記第2メモリバンクが同じ領域を有することがなく、
前記第3メモリバンク及び前記第4メモリバンクが同じ領域を有することがないことを特徴とする半導体メモリ装置。 - 請求項24に記載の半導体メモリ装置において、
同一の前記メモリバンク内で互いに隣接するメモリブロックのX-デコーダは、相互共有されることを特徴とする半導体メモリ装置。 - 請求項24に記載の半導体メモリ装置において、
前記複数のパッドは、前記第1及び第2バンクと、第3及び第4バンクとの間に配置されることを特徴とする半導体メモリ装置。 - 半導体装置内の半導体メモリチップにメモリブロックを配置する方法であって、
互いに隣接する複数の単位メモリブロックで複数のメモリブロックを構成するステップと、
互いに隣接する複数の前記メモリブロックで複数のメモリバンクを構成するステップとを含み、
同一の前記バンク内で少なくとも2つのメモリブロックは、各メモリバンクがL字、凸字または凹字の形状を有するように、互いに異なる数の単位メモリブロックを有し、
前記半導体メモリチップの全ての単位メモリブロックに備えられたビットの総数が、2のべき乗のビット数であることを特徴とする半導体メモリ装置のメモリブロック配置方法。 - 請求項27に記載の方法において、
複数のパッド及び複数のコントロールブロックは、相対的に少ない数の前記単位メモリブロックを有する前記メモリブロック間に配置されることを特徴とする半導体メモリ装置のメモリブロック配置方法。
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