KR102371893B1 - 반도체 메모리 칩, 반도체 메모리 패키지, 및 이를 이용한 전자 시스템 - Google Patents

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Abstract

반도체 메모리 칩은 바디에 배치된 상위 데이터 패드 영역, 하위 데이터 패드 영역, 및 추가 영역을 포함한다. 상기 데이터 패드 영역에 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드가 배치된다. 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드가 배치된다. 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 반도체 메모리 패키지를 위하여 사용되는 반전 터미네이션 데이터 스트로우브 신호 패드가 배치된다.

Description

반도체 메모리 칩, 반도체 메모리 패키지, 및 이를 이용한 전자 시스템 {SEMICONDUCTOR MEMORY CHIP, SEMICONDUCTOR MEMORY PACKAGE, AND ELECTRONIC SYSTEM USING THE SAME}
본 발명의 반도체 메모리 칩, 반도체 메모리 패키지, 및 이를 이용한 전자 시스템에 관한 것이다.
반도체 메모리 칩은 다양한 패키지 기술들을 사용하여 다양한 패키지들로 만들어진다. 이들 중 플립 칩 패키지는 반도체 메모리 칩의 바디에 배치된 패드들과 인쇄 회로 기판(PCB: printed circuit board) 상에 배치된 기판 패드들이 범프를 통하여 직접 연결되고, 인쇄 회로 기판에 배치된 신호 라인들을 통하여 패키지 볼들과도 연결된다. 이때, 반도체 메모리 칩의 바디에 배치된 패드들과 반도체 메모리 패키지의 볼들 사이의 거리가 가까울수록 신호 무결성(signal integrity)이 개선되고, 인쇄 회로 기판에서의 배선이 용이하다.
n비트의 데이터를 입출력하는 것이 가능하도록 설계된 반도체 메모리 칩은 n비트의 데이터를 입출력하는 반도체 메모리 패키지 뿐만 아니라, n보다 작은 비트의 데이터를 입출력하는 반도체 메모리 패키지들로 만들어질 수 있다. 그리고, 반도체 메모리 패키지들의 볼 배치들은 국제 반도체 표준 협의 기구(JEDEC: Joint Electron Device Engineering Council)에 의해서 표준화되어 있다. 따라서, 반도체 메모리 칩의 바디에 패드들을 배치할 때, 반도체 메모리 패키지들의 볼 배치들을 모두 만족하는 동시에 인쇄 회로 기판에서 배선이 용이하도록 대응하는 패드와 볼 사이의 신호 라인의 길이를 짧게 하는 것이 필요하다.
본 개시에 따른 실시예들의 과제는 입출력 데이터의 비트수가 다른 반도체 메모리 패키지들의 볼 배치들을 모두 만족할 수 있고, 대응하는 패드와 볼 사이의 신호 라인의 길이를 최소화할 수 있는 반도체 메모리 칩, 반도체 메모리 패키지, 및 이를 이용한 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 반도체 메모리 칩은 바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드; 상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드; 및 상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 반도체 메모리 패키지를 위하여 사용되는 반전 터미네이션 데이터 스트로우브 신호 패드를 구비할 수 있다.
본 개시에 따른 실시예들의 반도체 메모리 패키지는 바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드, 상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드, 및 상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 반도체 메모리 패키지를 위하여 사용되는 반전 터미네이션 데이터 스트로우브 신호 패드를 구비하는 반도체 메모리 칩; 및 상기 반도체 메모리 칩의 상기 상위 데이터 패드들 및 상기 반전 터미네이션 데이터 스트로우브 신호 패드와 대응하는 위치들에 배치되는 제1 기판 패드들을 구비하고, 상기 제1 기판 패드들과 대응하는 상기 제2 반도체 메모리 패키지의 제1 볼들을 연결하는 라인들이 배치되는 인쇄 회로 기판을 구비할 수 있다.
본 개시에 따른 실시예들의 전자 시스템은 반도체 메모리 칩을 이용하여 만든 복수개의 반도체 메모리 패키지들을 포함하는 복수개의 반도체 메모리 모듈들; 및 상기 복수개의 반도체 메모리 모듈들과 데이터를 입출력하기 위하여 어드레스 및 명령신호를 발생하는 메모리 제어부를 구비하는 메모리 시스템을 구비하고, 상기 반도체 메모리 칩은 바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드; 상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드; 및 상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 반도체 메모리 패키지를 위하여 사용되는 반전 터미네이션 데이터 스트로우브 신호 패드를 구비하고, 상기 인쇄 회로 기판은 상기 반도체 메모리 칩의 상기 반전 터미네이션 데이터 스트로우브 신호 패드와 대응하는 위치에 배치되는 제1 기판 패드를 구비하고, 상기 제1 기판 패드와 대응하는 상기 제2 반도체 메모리 패키지의 제1 볼을 연결하는 라인이 배치되고, 상기 메모리 시스템은 시스템 보드 상에 배치될 수 있다.
본 개시에 따른 실시예들에 따르면, 반도체 메모리 칩은 입출력 데이터의 비트수가 다른 반도체 메모리 패키지들의 볼 배치들을 모두 만족할 수 있는 최적의 패드 배치를 가질 수 있다.
이에 따라, 반도체 메모리 칩을 입출력 데이터의 비트수가 다른 반도체 메모리 패키지들로 만들 때, 인쇄 회로 기판에서 라인 배치가 용이하고 신호 무결성이 개선될 수 있다.
또한, 이를 이용한 시스템은 동작의 신뢰성이 확보될 수 있다.
도 1은 본 개시에 따른 실시예의 반도체 메모리 패키지의 구조를 나타내는 도면이다.
도 2는 본 개시에 따른 실시예의 ×16 반도체 메모리 패키지의 볼들의 배치 및 볼들을 통하여 전송되는 신호들 및 파워들을 나타내는 도면이다.
도 3은 본 개시에 따른 실시예의 ×8 반도체 메모리 패키지의 볼들의 배치 및 볼들을 통하여 전송되는 신호들 및 파워들을 나타내는 도면이다.
도 4는 본 개시에 따른 실시예의 ×4 반도체 메모리 패키지의 볼들의 배치 및 볼들을 통하여 전송되는 신호들 및 파워들을 나타내는 도면이다.
도 5는 본 개시에 따른 실시예의 ×16 반도체 메모리 칩의 패드 배치를 나타내는 도면이다.
도 6a 및 6b는 본 개시에 따른 실시예의 ×16 반도체 메모리 패키지의 인쇄 회로 기판의 라인 배치를 개략적으로 나타내는 도면이다.
도 7a 및 7b는 본 개시에 따른 실시예의 ×8 반도체 메모리 패키지의 인쇄 회로 기판의 라인 배치를 개략적으로 나타내는 도면이다.
도 8a 및 8b는 본 개시에 따른 실시예의 ×4 반도체 메모리 패키지의 인쇄 회로 기판의 라인 배치를 개략적으로 나타내는 도면이다.
도 9는 본 개시에 따른 실시예의 ×16 반도체 메모리 칩의 패드 배치를 나타내는 도면이다.
도 10은 본 개시에 따른 실시예의 ×8 반도체 메모리 패키지의 인쇄 회로 기판의 라인 배치를 개략적으로 나타내는 도면이다.
도 11은 본 개시에 따른 실시예의 반도체 메모리 칩의 내부 회로 구성을 나타내는 블록도이다.
도 12는 본 개시에 따른 다른 실시예의 반도체 메모리 칩의 내부 회로 구성을 나타내는 블록도이다.
도 13은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도이다.
도 14는 본 개시에 따른 실시예의 반도체 메모리 칩 또는 반도체 메모리 패키지를 포함하는 전자 시스템을 도시한 블록도이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 반도체 메모리 칩, 반도체 메모리 패키지, 및 이를 이용한 전자 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 반도체 메모리 패키지의 구조를 나타내는 도면이다.
도 1을 참조하면, 반도체 메모리 패키지(100)는 반도체 칩(10), 인쇄 회로 기판(PCB: printed circuit board)(20), 범프들(14), 봉지재(30), 및 볼들(24)을 구비할 수 있다. 반도체 칩(10)은 바디에 배치되어 신호를 입력 및/또는 출력하기 위한 패드들(12)을 구비할 수 있다. 인쇄 회로 기판(20)은 상부 표면에 패드들(12)과 대응하는 위치들에 배치된 기판 패드들(22)을 구비할 수 있다. 범프들(14)은 반도체 메모리 칩(10)의 패드들(12)과 인쇄 회로 기판(20)의 기판 패드들(22) 각각의 사이에 배치되어 대응하는 패드(12)와 기판 패드(22)를 전기적으로 연결할 수 있다. 볼들(24)은 인쇄 회로 기판(20)의 하부 표면에 배치되어 반도체 메모리 패키지(100)의 외부로 노출될 수 있다. 인쇄 회로 기판(20)은 기판 패드들(22)과 볼들(24)을 연결하기 위하여 배치된 라인들을 포함할 수 있다. 봉지재(30)는 반도체 메모리 칩(10) 및 인쇄 회로 기판(20)의 상부 표면을 밀봉할 수 있다. 봉지재(30)는 화학 수지일 수 있다. 즉, 도 1에 나타낸 반도체 메모리 패키지(100)는 플립 칩 패키지일 수 있다.
도 2의 (A) 및 (B)는 본 개시에 따른 실시예의 ×16 반도체 메모리 패키지(100-1)의 볼들(24-1)의 배치 및 볼들(24-1)을 통하여 전송되는 신호들 및 파워들 나타내는 도면으로, JEDEC에 의해서 표준화된 신호들 및 파워들의 볼 배치를 나타내는 것이다.
도 2의 (A)를 참조하면, 총 98개의 볼들이 ×16 반도체 메모리 패키지(100-1)의 인쇄 회로 기판(20-1)의 하부 표면의 16개의 행들(A ~ T)와 6개의 열들(1~3, 7~9)이 교차하는 위치들에 각각 배치된다.
도 2의 (A) 및 (B)를 참조하면, 상위 데이터 스트로우브 신호 쌍 볼들(DQSUB, DQSU)이 행들(A, B)과 열(7)이 교차하는 위치들에 배치되고, 상위 데이터 볼들(DQU0 ~ DQU7)이 행(A)와 열(3)이 교차하는 위치, 행(B)와 열(8), 행(C)와 열들(3, 7, 2, 8)이 교차하는 위치들, 및 행(D)와 열들(3, 7)이 교차하는 위치들에 배치되고, 상위 데이터 마스크 신호 볼(DMU)이 행(E)과 열(2)가 교차하는 위치에 배치된다. 하위 데이터 마스크 신호 볼(DML)이 행(E)와 열(7)이 교차하는 위치에 배치되고, 하위 데이터 스트로우브 신호 쌍 볼들(DQSLB, DQSL)이 행들(F, G)와 열(3)이 교차하는 위치들에 배치되고, 하위 데이터 볼들(DQL0 ~ DQL7)이 행(G)와 열(2), 행(F)와 열(7), 행(H)와 열들(3, 7, 2, 8), 및 행(J)와 열들(3, 7)이 교차하는 위치들에 배치된다. 나머지 볼들은 파워 볼들(VDDQ, VSSQ, VDD, VPP, VSS), 및 어드레스 및 명령신호 볼들일 수 있다.
도 3의 (A) 및 (B)는 본 개시에 따른 실시예의 ×8 반도체 메모리 패키지(100-2)의 볼들(24-2)의 배치 및 볼들(24-2)을 통하여 전송되는 신호들 및 파워들을 나타내는 도면으로, JEDEC에 의해서 표준화된 신호들 및 파워들의 볼 배치를 나타내는 것이다.
도 3의 (A)를 참조하면, 총 78개의 볼들이 ×8 반도체 메모리 패키지(100-2)의 인쇄 회로 기판(20-2)의 하부 표면의 13개의 행들(A ~ N)와 6개의 열들(1~3, 7~9)이 교차하는 위치들에 각각 배치된다.
도 3의 (A) 및 (B)를 참조하면, 반전 터미네이션 데이터 스트로우브 신호 볼(TDQSB')과 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 볼(DM'/TDQS')이 행(A)과 열들(3, 7)이 교차하는 위치들에 배치되고, 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)이 행들(B, C)과 열(3)이 교차하는 위치들에 배치되고, 데이터 볼들(DQ0 ~ DQ7)이 행(C)과 열(2), 행(B)과 열(7), 행(D)과 열들(3, 7, 2, 8), 및 행(E)과 열들(3, 7)이 교차하는 위치들에 배치된다. 나머지 볼들은 파워 볼들(VDDQ, VSSQ, VDD, VPP, VSS), 어드레스 및 명령신호 볼들, 및 사용되지 않는 볼들(NC)일 수 있다.
도 4의 (A) 및 (B)는 본 개시의 실시예에 따른 ×4 반도체 메모리 패키지(100-3)의 볼들(24-3)의 배치 및 볼들(24-3)을 통하여 전송되는 신호들 및 파워들을 나타내는 도면으로, JEDEC에 의해서 표준화된 신호들 및 파워들의 볼 배치를 나타내는 것이다.
도 4의 (A)를 참조하면, 총 78개의 볼들이 ×4 반도체 메모리 패키지(100-3)의 인쇄 회로 기판(20-3)의 하부 표면의 13개의 행들(A ~ N)와 6개의 열들(1~3, 7~9)이 교차하는 위치들에 각각 배치된다.
도 4의 (A) 및 (B)를 참조하면, 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)이 행들(B, C)과 열(3)이 교차하는 위치들에 배치되고, 데이터 마스크 신호 볼(DM)이 행(A)과 열(7)이 교차하는 위치에 배치되고, 데이터 볼들(DQ1 ~ DQ3)이 행(C)과 열(2), 행(B)과 열(7), 및 행(D)과 열들(3, 7)이 교차하는 위치들에 배치된다. 나머지 볼들은 파워 볼들(VDDQ, VSSQ, VDD, VPP, VSS), 및 어드레스 및 명령신호 볼들, 및 사용되지 않는 볼들(NC)일 수 있다.
도 5는 본 개시에 따른 실시예의 ×16 반도체 메모리 칩(10-1)의 패드 배치를 나타내는 도면이다.
도 5를 참조하면, ×16 반도체 메모리 칩(10-1)의 바디는 추가 패드 영역(AR), 상위 데이터 패드 영역(UDQR), 하위 데이터 패드 영역(LDQR), 및 어드레스 및 명령신호 패드 영역(ACR)으로 나뉘어질 수 있다. 영역들(AR, UDQR, LDQR, ACR)은 ×16 반도체 메모리 칩(10-1)의 바디의 중심부에 일방향으로 배치될 수 있다.
×16 반도체 메모리 칩(10-1)은 상위 데이터 패드 영역(UDQR)에 배치된 상위 데이터 패드들(UDQ0 ~ UDQ7), 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS), 및 상위 데이터 마스크 신호 패드(UDM)를 구비할 수 있다. 상위 데이터 패드들(UDQ0 ~ UDQ7), 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS), 및 상위 데이터 마스크 신호 패드(UDM)는 ×16 반도체 메모리 패키지(100-1)를 위하여 사용될 수 있고, 상위 데이터 패드들(UDQ0 ~ UDQ7 또는 UDQ0 ~ UDQ3)은 ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)를 위하여 사용될 수 있다. 상위 데이터 패드들(UDQ4 ~ UDQ7)은 ×4 반도체 메모리 패키지(100-3)를 위하여 선택적으로 사용될 수 있다. ×16 반도체 메모리 칩(10-1)은 ×16 반도체 메모리 패키지(100-1)를 위하여 상위 데이터 패드들(UDQ0 ~ UDQ7), 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS), 및 상위 데이터 마스크 신호 패드(UDM)을 통하여 상위 데이터, 상위 데이터 스트로우브 신호 쌍, 및 상위 데이터 마스크 신호를 전송하고, ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 내부적으로 하위 데이터를 발생하나, 상위 데이터 패드들(UDQ0 ~ UDQ7 또는 UDQ0 ~ UDQ3)을 통하여 하위 데이터를 전송할 수 있다. ×16 반도체 메모리 칩(10-1)의 내부 회로의 실시예의 구성에 대해서는 추후에 설명하기로 한다. 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)은 상위 데이터와 함께 입출력되는 상위 데이터 스트로우브 신호 쌍을 입출력할 수 있다. 상위 데이터 마스크 신호 패드(UDM)는 입력되는 상위 데이터를 마스크하기 위한 상위 데이터 마스크 신호를 입력할 수 있다. 또한, 상위 데이터 마스크 신호 패드(UDM)는 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)과의 부하를 맞추기 위해서 연결된 부하를 가질 수 있으며, 이 부하가 외부로부터 입력되는 신호를 종단하는 신호 종단 기능을 수행할 수 있다.
상위 데이터 패드들(UDQ0, UDQ2, UDQ4, UDQ6), 및 상위 데이터 마스크 신호 패드(UDM)는 상위 데이터 패드 영역(UDQR)의 좌측에 배치될 수 있다. 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS), 및 상위 데이터 패드들(UDQ1, UDQ3, UDQ5, UDQ7)은 상위 데이터 패드 영역(UDQR)의 우측에 배치될 수 있다. 상위 데이터 패드들(UDQ0, UDQ2, UDQ4, UDQ6), 및 상위 데이터 마스크 신호 패드(UDM)의 사이들, 및 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS), 및 상위 데이터 패드들(UDQ1, UDQ3, UDQ5, UDQ7)의 사이들에 파워 패드들이 배치될 수 있다.
×16 반도체 메모리 칩(10-1)의 상위 데이터 패드들(UDQ0 ~ UDQ7)의 배치와 관련하여, 도 2의 (A), (B) 내지 5를 참조하면, ×16 반도체 메모리 칩(10-1)을 ×16, ×8 또는 ×4 반도체 메모리 패키지(100-1, 100-2 또는 100-3)로 만들 때, ×16 반도체 메모리 칩(10-1)의 상위 데이터 패드들(UDQ0 ~ UDQ7), 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS), 및 상위 데이터 마스크 신호 패드(UDM)은 ×16 반도체 메모리 패키지(100-1)의 상위 데이터 볼들(DQU0 ~ DQU7), 상위 데이터 스트로우브 신호 쌍 볼들(DQSUB, DQSU), 상위 데이터 마스크 신호 볼(DMU)과 동일한 방향에 인접하게 배치되고, ×16 반도체 메모리 칩(10-1)의 상위 데이터 패드들(UDQ0 ~ UDQ7)은 ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)의 데이터 볼들(DQ0 ~ DQ7 또는 DQ0 ~ DQ3)과 동일한 방향에 인접하게 배치될 수 있다.
×16 반도체 메모리 칩(10-1)은 하위 데이터 패드 영역(LDQR)에 배치된 하위 데이터 패드들(LDQ0 ~ LDQ7), 하위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS), 및 하위 데이터 마스크 신호 패드(LDM)를 구비할 수 있다. 하위 데이터 패드들(LDQ0 ~ LDQ7), 하위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS), 및 하위 데이터 마스크 신호 패드(LDM)는 ×16 반도체 메모리 패키지(100-1)를 위하여 사용되고, 하위 데이터, 및 하위 데이터 스트로우브 신호 쌍, 및 하위 데이터 마스크 신호를 전송하기 위하여 사용될 수 있다. 하위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS)은 하위 데이터와 함께 입출력되는 하위 데이터 스트로우브 신호 쌍을 입출력할 수 있다. 하위 데이터 마스크 신호 패드(LDM)는 하위 데이터를 마스크하기 위한 하위 데이터 마스크 신호를 입력할 수 있다. 또한, 하위 데이터 마스크 신호 패드(LDM)는 하위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS)과의 부하를 맞추기 위해서 연결된 부하를 가질 수 있으며, 이 부하가 외부로부터 입력되는 신호를 종단하는 신호 종단 기능을 수행할 수 있다.
하위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS), 및 하위 데이터 패드들(LDQ0, LDQ2, LDQ4, LDQ6)은 하위 데이터 패드 영역(LDQR)의 좌측에 배치될 수 있다. 하위 데이터 마스크 신호 패드(LDM), 및 하위 데이터 패드들(LDQ1, LDQ3, LDQ5, LDQ7)은 하위 데이터 패드 영역(UDQR)의 우측에 배치될 수 있다. 하위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS), 및 하위 데이터 패드들(LDQ0, LDQ2, LDQ4, LDQ6)의 사이들, 및 하위 데이터 마스크 신호 패드(LDM), 및 하위 데이터 패드들(LDQ1, LDQ3, LDQ5, LDQ7)의 사이들에 파워 패드들이 배치될 수 있다.
×16 반도체 메모리 칩(10-1)의 하위 데이터 패드들(LDQ0 ~ LDQ7)의 배치와 관련하여, 도 2의 (A), (B) 내지 5를 참조하면, ×16 반도체 메모리 칩(10-1)을 ×16, ×8 또는 ×4 반도체 메모리 패키지들(100-1, 100-2 또는 100-3)로 만들 때, ×16 반도체 메모리 칩(10-1)의 하위 데이터 패드들(LDQ0 ~ LDQ7), 하위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS), 및 하위 데이터 마스크 신호 패드(LDM)는 ×16 반도체 메모리 패키지(100-1)의 하위 데이터 볼들(DQL0 ~ DQL7), 하위 데이터 스트로우브 신호 쌍 볼들(DQSLB, DQSL), 하위 데이터 마스크 신호 볼(DML)과 동일한 방향에 인접하게 배치될 수 있다.
×16 반도체 메모리 칩(10-1)은 추가 패드 영역(AR)에 배치된 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB), 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS), 및 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)를 구비할 수 있다. 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB)는 ×8 반도체 메모리 패키지(100-2)를 위하여 사용될 수 있다. 추가 상위 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS), 및 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)는 ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 사용될 수 있다. 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB)는 대응하는 기능을 수행할 수 있는 상위 데이터 패드 영역(UDQR)의 좌측 하부에 배치된 상위 데이터 마스크 신호 패드(UDM)와 ×16 반도체 메모리 칩(10-1)의 내부에서 신호 라인(12-2)에 의해서 연결될 수 있다. 이에 따라, 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB)는 ×8 반도체 메모리 패키지(100-2)를 위하여 외부로부터 입력되는 여분의 반전 데이터 스트로우브 신호를 상위 데이터 마스크 신호 패드(UDM)로 전송할 수 있다. 상위 데이터 마스크 신호 패드(UDM)는 ×8 반도체 메모리 패키지(100-2)의 반전 터미네이션 데이터 스트로우브 신호 볼(TDQSB')과 직접적으로 연결되지 않으면서 여분의 반전 데이터 스트로우브 신호를 종단할 수 있다. 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)은 대응하는 기능을 수행하는 상위 데이터 패드 영역(UDQR)의 우측 상부에 배치된 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)과 ×16 반도체 메모리 칩(10-1)의 내부에서 신호 라인들(12-3, 12-4)에 의해서 연결될 수 있다. 이에 따라, 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)은 ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 외부로부터 입력되는 데이터 스트로우브 신호 쌍을 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)로 전송할 수 있다. 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)는 ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)의 상위 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)에 직접적으로 연결되지 않으면서 데이터 스트로우브 신호 쌍을 입력할 수 있다. 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)는 대응하는 기능을 수행하는 하위 데이터 패드 영역(LDQR)의 우측 상부에 배치된 하위 데이터 마스크 신호 패드(LDM)와 ×16 반도체 메모리 칩(10-1)의 내부에서 신호 라인(12-5)에 의해서 연결될 수 있다. 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)는 ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 외부로부터 입력되는 데이터 마스크 신호 또는 여분의 데이터 스트로우브 신호를 하위 데이터 마스크 신호 패드(LDM)로 전송할 수 있다. 하위 데이터 마스크 신호 패드(LDM)는 ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)의 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 볼(DM'/TDQS') 또는 데이터 마스크 신호 볼(DM')과 직접적으로 연결되지 않으면서 데이터 마스크 신호를 입력하거나 여분의 데이터 스트로우브 신호를 종단할 수 있다.
추가 패드 영역(AR)에 배치되는 패드들(TDQSB, ADQSB, ADQS, DM/TDQS) 및 라인들(12-2 ~ 12-5)은 ×16 반도체 메모리 칩(10-1)의 내부에 형성된 내부 회로의 상부 층에 형성될 수 있다. 추가 패드 영역(AR)에 배치된 패드들(TDQSB, ADQSB, ADQS, DM/TDQS) 및 라인들(12-2 ~ 12-5)은 재배선 공정을 통하여 형성될 수 있다.
반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB) 및 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)은 추가 패드 영역(AR)의 좌측에 배치될 수 있다. 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)는 추가 패드 영역(AR)의 우측에 배치될 수 있다. 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB)와 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)의 사이, 및 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)의 상측과 하측에 파워 패드들이 배치될 수 있다.
도시하지는 않았지만, ×16 반도체 메모리 칩(10-1)은 어드레스 및 명령신호 패드 영역(ACR)에 2열로 교대로 배치된 어드레스 및 명령신호 패드들, 및 파워 패드들을 포함할 수 있다. 도 5에서, 빗금친 패드들은 파워 패드들을 나타낸다.
추가 패드 영역(AR)의 반전 터미네이션 데이터 스트로우브 신호 패들(TDQSB)와 관련하여, 도 3의 (A), (B) 및 5를 참조하면, ×16 반도체 메모리 칩(10-1)을 ×8 반도체 메모리 패키지(100-2)로 만들 때, ×8 반도체 메모리 패키지(100-2)의 반전 터미네이션 데이터 스트로우브 신호 볼(TDQSB')이 행(A)과 열(3)이 교차하는 위치에 배치되나, ×8 반도체 메모리 패키지의 반전 터미네이션 데이터 스트로우브 신호 볼(TDQSB')에 대응하는 기능을 수행할 수 있는 ×16 반도체 메모리 칩(10-1)의 상위 데이터 마스크 신호 패드(UDM)가 상위 데이터 패드 영역(UDQR)의 하부에 배치된다. 따라서, 반전 터미네이션 데이터 스트로우브 신호 볼(TDQSB')과 상위 데이터 마스크 신호 패드(UDM) 사이의 거리가 멀어져 신호 무결성이 나빠지고 인쇄 회로 기판(20-2)에서 배선이 용이하지 않을 수 있다.
본 개시의 실시예에서는 ×8 반도체 메모리 패키지(100-2)의 반전 터미네이션 데이터 스트로우브 신호 볼(TDQSB')이 배치되는 위치에 인접하도록 ×16 반도체 메모리 칩(10-1)의 추가 패드 영역(AR)의 좌측의 상부에 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB)이 배치되고, 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB)와 상위 데이터 마스크 신호 패드(UDM)가 ×16 반도체 메모리 칩(10-1)의 내부에서 라인(12-1)에 의해서 연결되는 구성을 제공할 수 있다. 이에 따라, 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB)가 상위 데이터 마스크 신호 패드(UDM)에 연결된 외부로부터 인가되는 여분의 데이터 스트로우브 신호를 종단하는 구성을 공유할 수 있다. 따라서, ×16 반도체 메모리 칩(10-1)의 내부에 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB)를 위한 여분의 반전 데이터 스트로우브 신호를 종단하는 별도의 구성이 필요하지 않게 된다. 또한, ×8 반도체 메모리 패키지(100-2)의 반전 터미네이션 데이터 스트로우브 신호 볼(TDQSB')과 상위 데이터 마스크 신호 패드(UDM)를 연결하는 신호 라인이 인쇄 회로 기판(20-2)에 배치되는 경우와 비교하여, 신호 라인이 짧아져서 신호 무결성이 좋아지고 인쇄 회로 기판(20-2)에서 배선이 용이할 수 있다.
추가 패드 영역(AR)의 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)와 관련하여, 도 3의 (A), (B) 내지 5를 참조하면, ×16 반도체 메모리 칩(10-1)을 ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)로 만들 때, ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)의 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 볼(DM'/TDQS') 또는 데이터 마스크 신호 볼(DM)이 행(A)과 열(7)이 교차하는 위치에 배치되나, ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)의 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 볼(DM'/TDQS') 또는 데이터 마스크 신호 볼(DM')에 대응하는 기능을 수행하는 ×16 반도체 메모리 칩(10-1)의 하위 데이터 마스크 신호 패드(LDM)는 하위 데이터 영역(LDQR)의 우측의 상부에 배치된다. 따라서, 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 볼(DM'/TDQS') 또는 데이터 마스크 신호 볼(DM')과 하위 데이터 마스크 신호 패드(LDM) 사이의 거리가 멀어져 신호 무결성이 나빠지고 인쇄 회로 기판(20-2)에서 배선이 용이하지 않을 수 있다.
본 개시의 실시예에서는 ×8 또는 ×4 반도체 메모리 패키지들(100-2 또는 100-3)의 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 볼(DM'/TDQS') 또는 데이터 마스크 신호 볼(DM')이 배치되는 위치에 인접하도록 ×16 반도체 메모리 칩(10-1)의 추가 패드 영역(AR)의 우측에 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)가 배치되고, 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)와 하위 데이터 마스크 신호 패드(LDM)가 ×16 반도체 메모리 칩(10-1)의 내부에서 라인(12-5)에 의해서 연결되는 구성을 제공할 수 있다. 이에 따라, 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)가 하위 데이터 마스크 신호 패드(LDM)에 연결된 하위 데이터 마스크 신호를 입력하거나, 여분의 데이터 스트로우브 신호를 종단하는 구성을 공유할 수 있다. ×16 반도체 메모리 칩(10-1)을 ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)로 만들 때, ×16 반도체 메모리 칩(10-1)의 상위 데이터 패드들(UDQ0 ~ UDQ7)을 통하여 입력되는 데이터가 내부적으로 하위 데이터이기 때문에, 하위 데이터 마스크 신호 패드(LDM)에 연결된 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)를 통하여 입력되는 데이터 마스크 신호가 하위 데이터를 마스크하기 위하여 사용될 수 있다. 따라서, ×16 반도체 메모리 칩(10-1)의 내부에 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)를 위한 데이터 마스크 신호를 입력하거나, 여분의 데이터 스트로우브 신호를 종단하는 별도의 구성이 필요하지 않게 된다. 또한, ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)의 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 볼(DM'/TDQS') 또는 데이터 마스크 신호 볼(DM')과 ×16 반도체 메모리 칩(10-1)의 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS)를 연결하는 신호 라인이 인쇄 회로 기판들(20-2, 20-3)에 배치되는 경우와 비교하여, 신호 라인이 짧아져서 신호 무결성이 좋아지고 인쇄 회로 기판들(20-2, 20-3)에서 배선이 용이할 수 있다.
추가 패드 영역(AR)의 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)과 관련하여, 도 3의 (A), (B) 내지 5를 참조하면, ×16 반도체 메모리 칩(10-1)을 ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)로 만들 때, ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)의 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)이 행들(B, C)과 열(3)이 교차하는 위치들에 배치되나, ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)의 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)에 대응하는 기능을 수행하는 ×16 반도체 메모리 칩(10-1)의 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)이 상위 데이터 영역(UDQR)의 우측의 상부에 배치된다. 따라서, 우측에 배치된 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)로부터 좌측에 배치된 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)까지 인쇄 회로 기판들(20-2, 20-3)에서 패드들 사이를 통과하는 신호 라인들을 배치하는 것이 용이하지 않을 수 있다.
본 개시의 실시예에서는 ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)의 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)이 배치되는 위치에 인접하도록 ×16 반도체 메모리 칩(10-1)의 추가 패드 영역(AR)의 좌측에 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)이 추가적으로 배치되고, 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)과 추가 데이터 스트로우브 신호 쌍 패드들(ADQS, ADQS)이 ×16 반도체 메모리 칩(10-1)의 내부에서 라인들(12-3, 12-4)에 의해서 연결되는 구성을 제공할 수 있다. 이에 따라, 추가 데이터 스트로우브 신호 쌍 패드들(ADQS, ADQS)이 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)에 연결된 상위 데이터 스트로우브 신호를 입출력하는 구성을 공유할 수 있다. 따라서, ×16 반도체 메모리 칩(10-1)의 내부에 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)을 위한 데이터 스트로우브 신호 쌍을 입출력하는 별도의 구성이 필요하지 않게 된다. 또한, ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)의 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)과 ×16 반도체 메모리 칩(10-1)의 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)을 연결하는 신호 라인이 인쇄 회로 기판들(20-2, 20-3)에 배치되는 경우와 비교하여, 신호 라인이 짧아져서 신호 무결성이 좋아지고 인쇄 회로 기판들(20-2, 20-3)에서 배선이 용이할 수 있다.
도 6a 및 6b는 본 개시에 따른 실시예의 ×16 반도체 메모리 패키지(100-1)의 인쇄 회로 기판(20-1)의 라인 배치를 개략적으로 나타내는 도면으로, 인쇄 회로 기판(20-1)은 양면 기판 또는 적어도 2개의 층들이 적층된 기판일 수 있다.
도 2의 (A)와 (B), 5, 및 6a, 6b을 참조하면, ×16 반도체 메모리 칩(10-1)을 ×16 반도체 메모리 패키지(100-1)로 만들 때, ×16 반도체 메모리 칩(10-1)의 추가 패드 영역(AR)에 배치된 패드들에 대응되는 인쇄 회로 기판(20-1)의 빗금친 영역에 배치된 기판 패드들은 사용되지 않으며, 배치되지 않을 수 있다.
도 6a 및 6b에 도시된 패드들은 인쇄 회로 기판(20-1)에 배치된 기판 패드들(22-1)을 나타내고, 볼들은 도 2의 (A)에 도시된 볼들(24-1)을 나타내며, 파워 패드들에 대한 라인 배치는 생략하고 나타낸 것이다. 도 6a는 인쇄 회로 기판(20-1)의 층(또는 2개의 층들)의 상부 표면(또는 상부 층)의 신호 라인 배치를 나타내고, 도 6b는 인쇄 회로 기판(20-1)의 층(또는 2개의 층들) 중 하부 표면(또는 하부 층)의 신호 라인 배치를 나타낸다.
도 6a를 참조하면, ×16 반도체 메모리 패키지(100-1)의 인쇄 회로 기판(20-1)은 상부 표면에 ×16 반도체 메모리 칩(10-1)의 패드들과 동일한 배치를 가지는 기판 패드들(22-1), 볼들(24-1) 각각에 인접하게 배치되고 인쇄 회로 기판(20-1)을 관통하는 도전성 비아들(21-1), 및 상부 표면(또는 상부 층)에 배치되어 서로 대응하는 기판 패드들(22-1)과 비아들(21-1)을 연결하는 제1 도전성 라인들(21-2)을 포함할 수 있다. 도 6b를 참조하면, 인쇄 회로 기판(20-1)의 하부 표면에 배치되어 서로 대응하는 도전성 비아들(21-1)과 볼들(24-1)을 연결하는 제2 도전성 라인들(21-3)을 포함할 수 있다.
도 6a 및 6b에 도시된 것처럼, ×16 반도체 메모리 칩(10-1)의 패드들과 ×16 반도체 메모리 패키지의 볼들 사이의 거리가 인접하여 신호 라인들의 거리가 짧아 신호 무결성이 개선되고, 인쇄 회로 기판(20-1)에서 배선이 용이할 수 있다.
도 7a 및 7b는 본 개시에 따른 실시예의 ×8 반도체 메모리 패키지(100-2)의 인쇄 회로 기판(20-2)의 라인 배치를 개략적으로 나타내는 도면으로, 인쇄 회로 기판(20-2)은 양면 기판 또는 적어도 2개의 층들이 적층된 기판일 수 있다.
도 3의 (A)와 (B), 5, 및 7a, 7b를 참조하면, ×16 반도체 메모리 칩(10-1)을 ×8 반도체 메모리 패키지(100-2)로 만들 때, ×16 반도체 메모리 칩(10-1)의 인쇄 회로 기판(20-2)의 빗금친 영역의 기판 패드들을 사용되지 않으며, 배치되지 않을 수 있다.
도 7a 및 7b에 도시된 패드들은 인쇄 회로 기판(20-2)에 배치된 기판 패드들(22-2)을 나타내고, 볼들은 도 3의 (A)에 도시된 볼들(24-2)을 나타내며, 파워 패드들에 대한 라인 배치는 생략하고 나타낸 것이다. 도 7a는 인쇄 회로 기판(20-2)의 층(또는 2개의 층들)의 상부 표면(또는 상부 층)의 신호 라인 배치를 나타내고, 도 7b는 인쇄 회로 기판(20-2)의 층(또는 2개의 층들) 중 하부 표면(또는 하부 층)의 신호 라인 배치를 나타낸다.
도 7a를 참조하면, ×8 반도체 메모리 패키지(100-2)의 인쇄 회로 기판(20-2)은 상부 표면에 ×16 반도체 메모리 칩(10-1)의 패드들과 동일한 배치를 가지는 기판 패드들(22-2), 볼들(24-2) 각각에 인접하게 배치되고 인쇄 회로 기판(20-2)을 관통하는 도전성 비아들(21-4), 및 상부 표면에 배치되어 서로 대응하는 기판 패드들(22-2)과 도전성 비아들(21-5)을 연결하는 제1 도전성 라인들(21-5)을 포함할 수 있다. 도 7b를 참조하면, 인쇄 회로 기판(20-2)의 하부 표면에 배치되어 서로 대응하는 도전성 비아들(21-4)과 볼들(24-2)을 연결하는 제2 도전성 라인들(21-6)을 포함할 수 있다.
도 6a와 도 7a를 참조하면, 인쇄 회로 기판(20-1)의 라인들(21-2)와 인쇄 회로 기판(21-5)의 라인들(21-5)의 길이가 거의 동일함을 알 수 있다. 따라서, ×16 반도체 메모리 칩(10-1)의 패드들과 ×8 반도체 메모리 패키지(100-2)의 볼들 사이의 거리가 인접하게 유지되어 신호 무결성이 개선될 수 있다. 또한, 인쇄 회로 기판(20-2)에서 배선이 용이할 수 있다.
도 8a 및 8b는 본 개시에 따른 실시예의 ×4 반도체 메모리 패키지(100-3)의 인쇄 회로 기판(20-3)의 라인 배치를 개략적으로 나타내는 것으로, 인쇄 회로 기판(20-3)은 양면 기판 또는 적어도 2개의 층들이 적층된 기판일 수 있다.
도 4의 (A)와 (B), 5, 및 8a, 8b를 참조하면, ×16 반도체 메모리 칩(10-1)을 ×4 반도체 메모리 패키지(100-3)로 만들 때, ×16 반도체 메모리 칩(10-1)의 인쇄 회로 기판(20-3)의 빗금친 영역의 기판 패드들은 사용되지 않으며, 배치되지 않을 수 있다.
도 8a 및 8b에 도시된 패드들은 인쇄 회로 기판(20-2)에 배치된 기판 패드들(22-3)을 나타내고, 볼들은 도 4의 (A)에 도시된 볼들(24-3)을 나타내며, 파워 패드들에 대한 라인 배치는 생략하고 나타낸 것이다. 도 8a는 인쇄 회로 기판(20-3)의 층(또는 2개의 층들)의 상부 표면(또는 상부 층)의 신호 라인 배치를 나타내고, 도 8b는 인쇄 회로 기판(20-3)의 층(또는 2개의 층들) 중 하부 표면(또는 하부 층)의 신호 라인 배치를 나타낸다.
도 8a를 참조하면, ×4 반도체 메모리 패키지(100-3)의 인쇄 회로 기판(20-3)은 상부 표면에 ×16 반도체 메모리 칩(10-1)의 패드들과 동일한 배치를 가지는 기판 패드들(22-3), 볼들(24-3) 각각에 인접하게 배치되고 인쇄 회로 기판(20-3)을 관통하는 도전성 비아들(21-7), 및 상부 표면에 배치되어 서로 대응하는 패드들(22-3)과 도전성 비아들(21-7)을 연결하는 제1 도전성 라인들(21-8)을 포함할 수 있다. 도 8b를 참조하면, 인쇄 회로 기판(20-3)의 하부 표면에 배치되어 서로 대응하는 도전성 비아들(21-7)과 볼들(24-3)을 연결하는 제2 도전성 라인들(21-9)을 포함할 수 있다.
도 7a에 도시된 인쇄 회로 기판(20-2)의 배치와 마찬가지로, ×16 반도체 메모리 칩(10-1)의 패드들과 ×4 반도체 메모리 패키지(100-3)의 볼들 사이의 거리가 인접하게 유지되어 신호 무결성이 개선될 수 있다. 또한, 인쇄 회로 기판(20-3)에서 배선이 용이할 수 있다.
도 6a, 6b 내지 도 8a, 8b에서 도시하지는 않았지만, ×16 반도체 메모리 칩(10-1)의 어드레스 및 명령신호 패드들과 대응하는 위치들에 인쇄 회로 기판들(20-1, 20-2, 20-3)의 기판 어드레스 및 명령신호 패드들이 배치될 수 있고, 인쇄 회로 기판들(20-1, 20-2, 20-3)의 기판 어드레스 및 명령신호 패드들이 대응하는 반도체 메모리 패키지들(100-1, 100-2, 100-3)의 어드레스 및 명령신호 볼들과 연결될 수 있다.
도 9는 본 개시에 따른 다른 실시예의 ×16 반도체 메모리 칩(10-1')의 패드 배치를 나타내는 도면이다.
도 5 및 9를 참조하면, 도 9의 ×16 반도체 메모리 칩(10-1')은 도 5의 ×16 반도체 메모리 칩(10-1)의 추가 패드 영역(AR)에 배치된 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)을 포함하지 않는다. 또한, 도 9의 ×16 반도체 메모리 칩(10-1')은 내부에 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)와 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)를 연결하기 위한 신호 라인들(22-3, 22-4)을 포함하지 않는다. 이에 따라, 도 9의 ×16 반도체 메모리 칩(10-1')은 추가 패드 영역(AR)에 빈 영역(SR)이 확보될 수 있다.
도 9의 ×16 반도체 메모리 칩(10-1')은 도 5의 ×16 반도체 메모리 칩(10-1)에 대한 설명을 참고로 하면 쉽게 이해될 수 있으므로 생략하기로 한다.
본 개시에 따른 다른 실시예의 ×16 반도체 메모리 패키지(100-1)의 인쇄 회로 기판(20-1)의 라인 배치는 도 6a 및 6b에 도시된 라인 배치와 동일할 수 있다.
도 10은 본 개시에 따른 다른 실시예의 ×8 반도체 메모리 패키지(100-2)의 인쇄 회로 기판(20-2')의 라인 배치를 개략적으로 나타내는 도면으로, 인쇄 회로 기판(20-2')은 양면 기판 또는 적어도 2개의 층들이 적층된 기판일 수 있다.
본 개시에 따른 다른 실시예의 ×8 반도체 메모리 패키지(100-2)의 인쇄 회로 기판(20-2')의 라인 배치는 도 7a, 7b 및 이에 대한 설명을 참조하면 용이하게 이해될 수 있다. 다만, 추가 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)이 배치되지 않으므로, ×16 반도체 메모리 칩(10-1')의 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)과 ×8 반도체 메모리 패키지의 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)이 인쇄 회로 기판(20-2')의 상부 표면에 배치된 기판 빈 영역(SR')을 통과하는 라인들(21-3', 21-4')에 의해서 연결될 수 있다. 도시하지는 않았지만, 인쇄 회로 기판(20-2')의 하부 표면의 라인 배치는 도 7b에 나타낸 것과 동일할 수 있다.
본 개시의 다른 실시예에 따르면, 도 5의 ×16 반도체 메모리 칩(10-1)의 추가 패드 영역(AR)의 상위 데이터 스트로우브 신호 쌍 패드들(ADQSB, ADQS)을 제거하여 빈 영역(SR)을 확보하고, 빈 영역(SR)과 대응하는 위치에 확보되는 인쇄 회로 기판(20-2')의 기판 빈 영역(SR')을 통하여 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)로부터 좌측 방향으로 도전성 라인들(21-3', 21-4')을 배치할 수 있다. 따라서, 인쇄 회로 기판(20-2')에서 배선이 용이할 수 있다.
본 개시에 따른 다른 실시예의 ×4 반도체 메모리 패키지(100-3)의 인쇄 회로 기판의 라인 배치는 도 8a, 8b, 10 및 이에 대한 설명을 참조하면 용이하게 이해될 수 있다.
상술한 바와 같이, 본 개시의 실시예들에 따른 ×16 반도체 메모리 칩은 ×16 반도체 메모리 패키지의 볼 배치, ×8 반도체 메모리 패키지의 볼 배치, 및 ×4 반도체 메모리 패키지의 볼 배치를 모두 만족하면서 우수한 신호 무결성이 확보될 수 있는 최적의 패드 배치를 가질 수 있다. 또한, 본 개시의 실시예들에 따른 반도체 메모리 패키지들은 인쇄 회로 기판에서 배선이 용이할 수 있다.
본 개시의 실시예들에서, 반도체 메모리 칩들(10-1, 10-1')은 추가 패드 영역(AR)에 배치되는 반전 터미네이션 데이터 스트로우브 신호 패드(TDQSB) 및 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드(DM/TDQS) 중 적어도 하나의 패드가 대응하는 상위 데이터 마스크 신호 패드(UDM) 및 하위 데이터 마스크 신호 패드(LDM)와 내부적인 연결을 가지도록 구성될 수도 있다.
본 개시의 실시예들에서, 상위 데이터와 하위 데이터가 동일한 수의 비트를 가지는 데이터로 설명되었지만, 상위 데이터와 하위 데이터의 비트수는 상이할 수 있다.
본 개시의 실시예들에서, 16비트의 데이터를 입출력할 수 있는 반도체 메모리 칩을 이용하여 설명하였지만, 본 개시는 16비트를 초과하는 데이터를 입출력할 수 있는 반도체 메모리 칩에도 적용될 수 있다.
본 개시에 따른 실시예들은 하나의 반도체 메모리 칩을 이용하여 반도체 메모리 패키지로 만드는 경우를 예로 들어 설명하였지만, 본 개시는 2개이상의 반도체 메모리 칩들을 적층하여 하나의 반도체 메모리 패키지로 만드는 경우에도 적용될 수 있다. 또한, 본 개시의 실시예들은 2개이상의 반도체 메모리 패키지들을 적층하여 하나의 반도체 메모리 패키지로 만드는 경우에도 적용될 수 있다.
도 11은 본 개시에 따른 실시예의 반도체 메모리 칩의 내부 회로 구성을 나타내는 블록도로서, 반도체 메모리 칩들(10-1, 10-1')은 뱅크 그룹들(10-11, 10-12, 10-13, 10-14)을 포함하는 메모리 셀 어레이(MCA), 글로벌 데이터 입출력 게이트부(10-2), 경로 선택부(10-3), 하위 및 상위 데이터 리드부들(10-41, 10-42), 및 하위 및 상위 데이터 라이트부들(10-51, 10-52)을 구비할 수 있다. 도시하지는 않았지만, 뱅크 그룹들(10-11, 10-12, 10-13, 10-14) 각각은 4개의 메모리 뱅크들을 구비할 수 있다.
도 11에 나타낸 구성 요소들 각각의 기능을 설명하면 다음과 같다.
뱅크 그룹들(10-11, 10-12, 10-13, 10-14) 각각은 대응하는 글로벌 데이터 입출력 라인(GIOL0 ~ GIOL3)을 통하여 데이터를 입출력할 수 있다. ×16 반도체 메모리 패키지(100-1)를 위하여 2개의 뱅크 그룹들이 동시에 선택되어 16n(n은 8일 수 있다) 비트의 데이터를 입출력할 수 있다. ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 하나의 뱅크 그룹이 선택되어 8n 및 4n(n은 8일 수 있다) 비트의 데이터를 입출력할 수 있다.
글로벌 데이터 입출력 게이트부(10-2)는 ×16, ×8, 및 ×4 반도체 메모리 패키지들(100-1, 100-2, 100-3)를 위하여 글로벌 데이터 입출력 라인들(GIOL0 ~ GIOL3)과 하위 및 상위 데이터 라인들(LIOL0 ~ LIOL7, UIOL0 ~ UILO7) 사이에 데이터를 전송할 수 있다. 글로벌 데이터 입출력 게이트부(10-2)는 ×16 반도체 메모리 패키지(100-1)을 위하여 리드 동작시에 글로벌 데이터 입출력 라인들(GIOL0 ~ GIOL3)을 통하여 전송되는 16n 비트의 데이터를 입력하여 8 비트의 하위 데이터는 하위 데이터 라인들(LIOL0 ~ LIOL7)로 전송하고, 8비트 의 상위 데이터는 상위 데이터 라인들(UILO0 ~ UILO7)로 순차적으로 전송할 수 있다. 글로벌 데이터 입출력 게이트부(10-2)는 ×16 반도체 메모리 패키지(100-1)을 위하여 라이트 동작시에는 하위 데이터 라인들(LIOL0 ~ LIOL7)을 통하여 전송되는 하위 데이터와 상위 데이터 라인들(UILO0 ~ UILO7)을 통하여 전송되는 상위 데이터를 순차적으로 입력하여 16n 비트의 데이터를 글로벌 데이터 입출력 라인들(GIOL0 ~ GIOL3)로 전송할 수 있다. 글로벌 데이터 입출력 게이트부(10-2)는 ×8 또는 ×4 반도체 메모리 패키지들(100-2 또는 100-3)를 위하여 리드 동작시에 글로벌 데이터 입출력 라인들(GIOL0 ~ GIOL3)을 통하여 전송되는 8n 또는 4n 비트의 하위 데이터를 입력하여 하위 데이터 라인들(LIOL0 ~ LIOL7 또는 LIOL0 ~ LILO3)로 전송할 수 있다. 글로벌 데이터 입출력 게이트부(10-2)는 라이트 동작시에는 하위 데이터 라인들(LIOL0 ~ LIOL7 및 LIOL0 ~ LIOL3)을 통하여 전송되는 하위 데이터를 순차적으로 입력하여 8n 또는 4n 비트의 데이터를 글로벌 데이터 입출력 라인들(GIOL0 ~ GIOL3)로 전송할 수 있다.
경로 선택부(10-3)는 ×16 반도체 메모리 패키지(100-1)를 위하여 리드 동작시에 하위 데이터를 하위 데이터 리드부(10-41)로 전송하고, 상위 데이터를 상위 데이터 리드부(10-42)로 전송하고, 라이트 동작시에 하위 데이터 라이트부(10-51)로부터 전송되는 데이터를 하위 데이터 라인들(LIOL0 ~ LIOL7)로 전송하고, 상위 데이터 라이트부(10-52)로부터 전송되는 데이터를 상위 데이터 라인들(UIOL0 ~ UIOL7)로 전송할 수 있다. 경로 선택부(10-3)는 ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 리드 동작시에는 하위 데이터를 상위 데이터 리드부(10-42)로 전송하고, 라이트 동작시에는 상위 데이터 라이트부(10-52)로부터 전송되는 데이터를 하위 데이터 라인들(LIOL0 ~ LIOL7)로 전송할 수 있다. 경로 선택부(10-3)로 인가되는 선택신호(SEL)는 ×16 반도체 메모리 패키지(100-1)와 ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 서로 다른 상태를 가지도록 모드 레지스터 설정 동작을 이용하여 설정되거나, ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)를 만들 때 퓨즈 프로그램에 의해서 설정될 수 있다.
하위 데이터 리드부(10-41)는 ×16 반도체 메모리 패키지(100-1)를 위하여 경로 선택부(10-3)로부터 전송되는 하위 데이터를 구동하고 데이터(lio0 ~ lio7)와 하위 데이터 스트로우브 신호 쌍(ldqsb, ldqs)을 발생하여 하위 데이터 패드들(LDQ0 ~ LDQ7)과 하위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS)로 전송할 수 있다.
상위 데이터 리드부(10-42)는 ×16 반도체 메모리 패키지(100-1)를 위하여 경로 선택부(10-3)로부터 전송되는 상위 데이터를 구동하고 데이터(uio0 ~ uio7)와 상위 데이터 스트로우브 신호 쌍(udqsb, udqs)을 발생하여 상위 데이터 패드들(UDQ0 ~ UDQ7)과 상위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS)로 전송하고, ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 경로 선택부(10-3)로부터 전송되는 하위 데이터를 구동하고 데이터(uio0 ~ uio7 또는 uio0 ~ uio4)와 상위 데이터 스트로우브 신호 쌍(udqsb, udqs)를 발생하여 상위 데이터 패드들(UDQ0 ~ UDQ7)과 상위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS)로 전송할 수 있다.
하위 데이터 라이트부(10-51)는 ×16 반도체 메모리 패키지(100-1)를 위하여 하위 데이터 패드들(LDQ0 ~ LDQ7)과 하위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS)을 통하여 입력되는 하위 데이터 및 하위 데이터 스트로우브 신호 쌍을 입력하고 구동하여 경로 선택부(10-3)로 출력할 수 있다.
상위 데이터 라이트부(10-52)는 ×16 반도체 메모리 패키지(100-1)를 위하여 상위 데이터 패드들(UDQ0 ~ UDQ7)과 상위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS)을 통하여 입력되는 상위 데이터 및 상위 데이터 스트로우브 신호 쌍을 입력하고 구동하여 경로 선택부(10-3)로 전송하고, ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 상위 데이터 패드들(UDQ0 ~ UDQ7)과 상위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS)을 통하여 입력되는 데이터 및 데이터 스트로우브 신호 쌍을 입력하고 구동하여 경로 선택부(10-3)로 전송할 수 있다.
따라서, 본 개시에 따른 실시예의 반도체 메모리 칩은 ×16 반도체 메모리 패키지(100-1)를 위하여 리드 동작시에 상위 데이터 라인들(UIOL0 ~ UIOL7)로 전송되는 상위 데이터를 경로 선택부(10-3), 상위 데이터 리드부(10-42) 및, 상위 데이터 패드들(UDQ0 ~ UDQ7)을 통하여 출력할 수 있다. 본 개시에 따른 실시예의 반도체 메모리 칩은 ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 리드 동작시에 하위 데이터 라인들(LIOL0 ~ LIOL7)로 전송되는 하위 데이터를 경로 선택부(10-3), 상위 데이터 리드부(10-42), 및 상위 데이터 패드들(UDQ0 ~ UDQ7)을 통하여 출력할 수 있다.
본 개시에 따른 실시예의 반도체 메모리 칩은 ×16 반도체 메모리 패키지(100-1)를 위하여 라이트 동작시에 외부로부터 입력되는 데이터를 상위 데이터 패드들(UDQ0 ~ UDQ7), 상위 데이터 라이트부(10-52), 및 경로 선택부(10-3)를 통하여 상위 데이터 라인들(UIOL0 ~ UIOL7)로 전송할 수 있다. 본 개시에 따른 실시예의 반도체 메모리 칩은 ×8 또는 ×4 반도체 메모리 패키지(100-2 또는 100-3)를 위하여 라이트 동작시에 외부로부터 입력되는 데이터를 상위 데이터 패드들(UDQ0 ~ UDQ7), 상위 데이터 라이트부(10-52), 및 경로 선택부(10-3)을 통하여 하위 데이터 라인들(LIOL0 ~ LIOL7 또는 LIOL0 ~ LIOL3)로 전송할 수 있다.
도 12는 본 개시에 따른 다른 실시예의 반도체 메모리 칩의 내부 회로 구성을 나타내는 블록도로서, 도 12에 나타낸 반도체 메모리 칩의 내부 회로는 도 11에 나타낸 실시예의 반도체 메모리 칩의 내부 회로의 경로 선택부(10-3) 대신에, 하위 및 상위 데이터 리드부들(10-41, 10-42) 및 하위 및 상위 데이터 라이트부들(10-51, 10-52)와, 하위 및 상위 데이터 패드들(LDQ0 ~ LDQ7, UDQ0 ~ UDQ7) 및 하위 및 상위 데이터 스트로우브 신호 쌍 패드들(LDQSB, LDQS, UDQSB, UDQS)사이에 경로 선택부(10-3')가 연결되는 구성을 가질 수 있다.
도 12에 나타낸 구성 요소들 중 동일한 참조 번호를 가지는 구성 요소들의 기능에 대한 설명은 도 11에 대한 설명을 참고로 하면 용이하게 이해될 수 있을 것이다. 여기에서는 경로 제어부(10-3')의 기능에 대해서 설명하기로 한다.
경로 선택부(10-3')는 ×16 반도체 메모리 패키지(100-1)를 위하여 리드 동작시에 하위 데이터 리드부(10-41)로부터 출력되는 데이터(lio0 ~ lio7)와 하위 데이터 스트로우브 신호 쌍(ldqsb, ldqs)을 하위 데이터 패드들(LDQ0 ~ LDQ7)와 하위 데이터 스트로우브 패드들(LDQSB, LDQS)로 전송하고, 상위 데이터 리드부(10-42)로부터 출력되는 데이터(uio0 ~ uio7)과 상위 데이터 스트로우브 신호 쌍(udqsb, udqs)을 상위 데이터 패드들(UDQ0 ~ UDQ7)로 전송할 수 있다. 경로 선택부(10-3')는 ×16 반도체 메모리 패키지(100-1)를 위하여 라이트 동작시에 하위 데이터 패드들(LDQ0 ~ LDQ7)과 하위 데이터 스트로우브 패드들(LDQSB, LDQS)을 통하여 입력되는 하위 데이터와 하위 데이터 스트로우브 신호 쌍을 하위 데이터 라이트부(10-51)로 전송하고, 상위 데이터 패드들(UDQ0 ~ UDQ7)와 상위 데이터 스트로우브 패드들(UDQSB, UDQS)을 통하여 입력되는 상위 데이터와 상위 데이터 스트로우브 신호 쌍을 상위 데이터 라이트부(10-52)로 전송할 수 있다. 경로 선택부(10-3')는 ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 리드 동작시에 하위 데이터 리드부(10-41)로부터 출력되는 데이터(lio0 ~ lio7)와 하위 데이터 스트로우브 신호 쌍(ldqsb, ldqs)을 상위 데이터 패드들(UDQ0 ~ UDQ7)와 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)로 전송할 수 있다. 경로 선택부(10-3')은 ×8 및 ×4 반도체 메모리 패키지들(100-2, 100-3)을 위하여 라이트 동작시에 상위 데이터 패드들(UDQ0 ~ UDQ7)와 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)을 통하여 입력되는 데이터와 데이터 스트로우브 신호 쌍을 하위 데이터 라이트부(10-51)로 전송할 수 있다. 선택신호(SEL)은 도 11에 대한 설명에서와 같은 방법으로 설정될 수 있다.
도 11에 도시된 다른 실시예의 반도체 메모리 칩은 상위 데이터 패드들(UDQ0 ~ UDQ7) 및 상위 데이터 스트로우브 신호 쌍 패드들(UDQSB, UDQS)에 인접하도록 설계된 상위 데이터 리드부(10-32) 및 상위 데이터 라이트부(10-42)를 통하여 데이터가 입출력되도록 구성되기 때문에, 도 12에 도시된 실시예의 반도체 메모리 칩과 비교하여 신호 무결성이 더 개선될 수 있다.
도 13은 본 개시에 따른 실시예의 메모리 시스템을 나타내는 블록도로서, 메모리 시스템(200)은 메모리 제어부(200-1) 및 반도체 메모리 모듈들(200-21, 200-22)을 구비할 수 있다. 반도체 메모리 모듈(200-21)은 ×4 반도체 메모리 패키지들(100-3)을 구비할 수 있고, 반도체 메모리 모듈(200-22)는 ×8 반도체 메모리 패키지들(100-2)를 구비할 수 있다.
도 13을 참조하면, 메모리 제어부(200-1)는 반도체 메모리 모듈(200-21)로 어드레스 및 명령신호(C/A1)를 전송하고, 반도체 메모리 모듈(200-22)로 어드레스 및 명령신호(C/A2)를 전송할 수 있다. 반도체 메모리 모듈(200-21)의 2개씩의 ×4 반도체 메모리 패키지들(200-21)은 어드레스 및 명령신호(C/A1)에 응답하여 메모리 제어부(200-1)로부터 전송되는 데이터(D0 ~ D3, D4 ~ D7)와 2개의 데이터 스트로우브 신호 쌍들((DQS1B, DQS1), (DQS2B, DQS2))을 각각의 데이터 볼들(DQ0 ~ DQ3)과 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS)을 통하여 입력할 수 있다. 반도체 메모리 모듈(200-22)의 하나씩의 ×8 반도체 메모리 패키지(200-22)는 어드레스 및 명령신호(C/A2)에 응답하여 메모리 제어부(200-1)로부터 전송되는 데이터(D0 ~ D7)와 2개의 데이터 스트로우브 신호 쌍들((DQS1B, DQS1), (DQS2B, DQS2))을 데이터 패드들(DQ0 ~ DQ7)과 데이터 스트로우브 신호 쌍 볼들(DQSB, DQS), 반전 터미네이션 데이터 스트로우브 신호 볼(TDQSB'), 및 데이터 마스크 신호/터미데이터 데이터 스트로우브 신호 볼(DM'/TDQS')을 통하여 입력할 수 있다. ×8 반도체 메모리 패키지(100-2)는 반전 터미네이션 데이터 스트로우브 신호 볼(TDQSB')과 데이터 마스크 신호/터미데이터 데이터 스트로우브 신호 볼(DM'/TDQS')을 통하여 입력되는 여분의 데이터 스트로우브 신호 쌍(DQS2B, DQS2)를 종단할 수 있다.
다른 실시예로서, 도 13에 도시된 반도체 메모리 모듈들(200-21, 200-22)은 동일한 비트수의 데이터를 입출력하는 반도체 메모리 패키지들을 구비할 수 있다.
도 14는 본 개시에 따른 실시예의 반도체 메모리 칩 또는 반도체 메모리 패키지를 포함하는 전자 시스템을 도시한 블록도이다.
도 14를 참조하면, 전자 시스템(4400)은 바디(4410)를 포함할 수 있다. 바디(4410)는 인쇄 회로 기판 등을 갖는 시스템 보드 또는 마더 보드일 수 있다. 바디(4410)에 메모리 시스템(4412), 마이크로프로세서(4414), 램(4416), 인터페이스부(4418), 및 버스(4420)를 포함할 수 있다. 마이크로프로세서(4414)는 전자 시스템(4400)을 제어할 수 있다. 램(4416)은 마이크로프로세서(4414)의 동작 메모리로 사용될 수 있다. 마이크로프로세서(4414), 램(4416) 및/또는 다른 구성 요소들은 단일 패키지 내에 조립될 수 있다. 인터페이스부(4418)는 전자 시스템(4400)과 데이터를 입출력하는 역할을 할 수 있다. 메모리 시스템(4412)은 마이크로프로세서(4414)의 동작용 코드들, 마이크로프로세서(4414)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장하는 역할을 할 수 있다. 메모리 시스템(4412)은 메모리 제어부, 및 반도체 메모리 패키지 또는 반도체 메모리 모듈을 포함할 수 있다. 메모리 시스템(4412)는 도 13에 나타낸 구성을 가질 수 있다.
전자 시스템(4400)은 모바일 기기 또는 컴퓨터에 적용될 수 있다. 본 개시에 따른 실시예들에 있어서, 도 1 내지 도 12를 통하여 설명된 반도체 메모리 칩 또는 반도체 메모리 패키지는 메모리 시스템(4412), 마이크로프로세서(4414) 및 램(4416) 중 적어도 어느 하나에 포함될 수 있다. 이에 따라, 전자 시스템(4400)의 전체적인 동작 성능이 개선될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
10, 10-1, 10-1': 반도체 칩 14: 범프들
20, 20-1, 20-2, 20-3, 20-2': 인쇄 회로 기판
30: 봉지재 24, 24-1, 24-2, 24-3: 볼들
100-1, 100-2, 100-3: 반도체 메모리 패키지
12-1, 12-2, 12-3, 12-4, 12-5, 21-2, 21-3, 21-5, 21-6, 21-8, 21-9, 21-3', 21-4': 라인들
21-1, 21-4, 21-7: 도전성 비아 10-11, 10-12, 10-13, 10-14: 뱅크 그룹
10-2: 글로벌 입출력 게이트부 10-3, 10-3': 경로 선택부
10-41: 하위 데이터 리드부 10-42: 상위 데이터 리드부
10-51: 하위 데이터 라이트부 10-52: 상위 데이터 라이트부
200, 4412: 메모리 시스템 200-1: 메모리 제어부
200-21, 200-22: 반도체 메모리 모듈
4400: 전자 시스템 4410: 바디
4414: 마이크로프로세서 4416: 램
4418: 인터페이스부

Claims (20)

  1. 바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드;
    상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드; 및
    상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 반도체 메모리 패키지를 위하여 사용되는 반전 터미네이션 데이터 스트로우브 신호 패드를 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  2. 제1 항에 있어서, 상기 반도체 메모리 칩은 상기 제1 반도체 메모리 패키지를 위하여 상기 상위 데이터 패드들을 통하여 상위 데이터를 전송하나, 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 하위 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 칩.
  3. 제2 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 하위 데이터 마스크 신호 패드와 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 데이터 마스크 신호/터미네이션 데이터 스트로우부 신호 패드를 추가적으로 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  4. 제3 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 스트로우브 신호 쌍 패드들과 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 추가 데이터 스트로우브 신호 쌍 패드들을 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  5. 제4 항에 있어서, 상기 상위 데이터 마스크 신호 패드는 상기 상위 데이터 패드 영역내의 좌측 하부에 배치되고, 상기 하위 데이터 마스크 신호 패드는 상기 하위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 상위 데이터 스트로우브 신호 쌍 패드들은 상기 상위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 반전 터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 좌측 상부에 배치되고, 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 우측에 배치되고, 상기 추가 데이터 스트로우브 신호 쌍 패드들은 상기 추가 패드 영역내의 상기 반전 터미네이션 데이터 스트로우브 신호 패드 아래쪽에 배치되는 것을 특징으로 하는 반도체 메모리 칩.
  6. 제3 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 반전 터미네이션 데이터 스트로우브 신호 패드의 아래쪽에 빈 영역을 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  7. 제6 항에 있어서, 상기 상위 데이터 마스크 신호 패드는 상기 상위 데이터 패드 영역내의 좌측 하부에 배치되고, 상기 하위 데이터 마스크 신호 패드는 상기 하위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 반전 터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 좌측에 배치되고, 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 우측에 배치되는 것을 특징으로 하는 반도체 메모리 칩.
  8. 제2 항에 있어서, 상기 제1, 제2, 및 제3 반도체 메모리 패키지들은 ×16n, ×8n, ×4n (n은 1이상의 정수) 반도체 메모리 패키지들이고, JEDEC에 의해서 표준화된 볼 배치들을 가지는 것을 특징으로 하는 반도체 메모리 칩.
  9. 바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드;
    상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드; 및
    상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 하위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드를 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  10. 제9 항에 있어서, 상기 반도체 메모리 칩은 상기 제1 반도체 메모리 패키지를 위하여 상기 상위 데이터 패드들을 통하여 상위 데이터를 전송하나, 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 하위 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 칩.
  11. 제10 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 스트로우브 신호 쌍 패드들과 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 추가 데이터 스트로우브 신호 쌍 패드들을 구비하는 것을 특징으로 하는 반도체 메모리 칩.
  12. 제11 항에 있어서, 상기 하위 데이터 마스크 신호 패드는 상기 하위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 상위 데이터 스트로우브 신호 쌍 패드들은 상기 상위 데이터 패드 영역내의 우측 상부에 배치되고, 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드는 상기 추가 패드 영역내의 우측에 배치되고, 상기 추가 데이터 스트로우브 신호 쌍 패드들은 상기 추가 패드 영역내의 좌측에 상기 상위 데이터 스트로우브 신호 쌍 패드들과 인접하게 배치되는 것을 특징으로 하는 반도체 메모리 칩.
  13. 바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드, 상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드, 및 상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 반도체 메모리 패키지를 위하여 사용되는 반전 터미네이션 데이터 스트로우브 신호 패드를 구비하는 반도체 메모리 칩; 및
    상기 반도체 메모리 칩의 상기 상위 데이터 패드들 및 상기 반전 터미네이션 데이터 스트로우브 신호 패드와 대응하는 위치들에 배치되는 제1 기판 패드들을 구비하고, 상기 제1 기판 패드들과 대응하는 상기 제2 반도체 메모리 패키지의 제1 볼들을 연결하는 라인들이 배치되는 인쇄 회로 기판을 구비하는 것을 특징으로 하는 반도체 메모리 패키지.
  14. 제13 항에 있어서, 상기 반도체 메모리 칩은 상기 제1 반도체 메모리 패키지를 위하여 상기 상위 데이터 패드들을 통하여 상위 데이터를 전송하나, 상기 제2 및 제3 반도체 메모리 패키지를 위하여 하위 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 패키지.
  15. 제14 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 하위 데이터 마스크 신호 패드와 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드를 추가적으로 구비하고,
    상기 인쇄 회로 기판은 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드와 대응하는 위치에 배치된 제2 기판 패드를 구비하고, 상기 제2 기판 패드와 대응하는 상기 제2 및 제3 반도체 메모리 패키지들의 제2 볼을 연결하는 라인이 배치되는 것을 특징으로 하는 반도체 메모리 패키지.
  16. 제15 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 스트로우브 신호 쌍 패드들과 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 추가 데이터 스트로우브 신호 쌍 패드들을 구비하고,
    상기 인쇄 회로 기판은 상기 추가 데이터 스트로우브 신호 쌍 패드들과 대응하는 위치들에 배치된 제3 기판 패드들을 구비하고, 상기 제3 기판 패드들과 대응하는 상기 제2 및 제3 반도체 메모리 패키지들의 제3 볼들을 연결하는 라인들이 배치되는 것을 특징으로 하는 반도체 메모리 패키지.
  17. 제14 항에 있어서, 상기 제1, 제2, 및 제3 반도체 메모리 패키지들은 ×16n, ×8n, ×4n (n은 1이상의 정수) 반도체 메모리 패키지들이고, JEDEC에 의해서 표준화된 볼 배치들을 가지는 것을 특징으로 하는 반도체 메모리 패키지.
  18. 바디의 상위 데이터 패드 영역에 배치된 상위 데이터 패드들, 상위 데이터 스트로우브 신호 쌍 패드들, 및 상위 데이터 마스크 신호 패드, 상기 상위 데이터 패드 영역의 아래쪽으로 인접한 하위 데이터 패드 영역에 배치된 하위 데이터 패드들, 하위 데이터 스트로우브 신호 쌍 패드들, 및 하위 데이터 마스크 신호 패드, 및 상기 상위 데이터 패드 영역의 위쪽으로 인접한 추가 패드 영역에 배치되고, 제1 반도체 메모리 패키지를 위하여 사용되는 상기 하위 데이터 마스크 신호 패드와 내부적으로 연결된 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드를 구비하는 반도체 메모리 칩; 및
    상기 반도체 메모리 칩의 상기 상위 데이터 패드들 및 상기 데이터 마스크 신호/터미네이션 데이터 스트로우브 신호 패드와 대응하는 위치들에 배치되는 제1 기판 패드들을 구비하고, 상기 제1 기판 패드들과 대응하는 상기 제2 또는 제3 반도체 메모리 패키지의 제1 볼들을 연결하는 라인들이 배치되는 인쇄 회로 기판을 구비하는 것을 특징으로 하는 반도체 메모리 패키지.
  19. 제18 항에 있어서, 상기 반도체 메모리 칩은 상기 제1 반도체 메모리 패키지를 위하여 상기 상위 데이터 패드들을 통하여 상위 데이터를 전송하나, 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 하위 데이터를 전송하는 것을 특징으로 하는 반도체 메모리 패키지.
  20. 제19 항에 있어서, 상기 반도체 메모리 칩은 상기 추가 패드 영역에 배치되고, 상기 제1 반도체 메모리 패키지를 위하여 사용되는 상기 상위 데이터 스트로우브 신호 쌍 패드들과 내부적으로 연결된 상기 제2 및 제3 반도체 메모리 패키지들을 위하여 사용되는 추가 데이터 스트로우브 신호 쌍 패드들을 구비하고,
    상기 인쇄 회로 기판은 상기 추가 스트로우브 스트로우브 신호 쌍 패드들과 대응하는 위치들에 배치된 제2 기판 패드들을 구비하고, 상기 제2 기판 패드들과 대응하는 상기 제2 또는 제3 반도체 메모리 패키지의 제3 볼들을 연결하는 라인들이 배치되는 것을 특징으로 하는 반도체 메모리 패키지.
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