CN108962856B - 半导体存储器芯片、半导体存储器封装及使用其的电子系统 - Google Patents

半导体存储器芯片、半导体存储器封装及使用其的电子系统 Download PDF

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Abstract

一种半导体存储器芯片包括高位数据焊盘区域、低位数据焊盘区域和附加焊盘区域。高位数据焊盘、高位数据选通信号对焊盘和高位数据屏蔽信号焊盘被布置在高位数据焊盘区域中。低位数据焊盘、低位数据选通信号对焊盘和低位数据屏蔽信号焊盘被布置在邻近高位数据焊盘区域且在其下方的低位数据焊盘区域中。用于第二半导体存储器封装并在内部连接到用于第一半导体存储器封装的高位数据屏蔽信号焊盘的反转的终止数据选通信号焊盘，被布置在邻近高位数据焊盘区域并在其上方的附加焊盘区域中。

Description

半导体存储器芯片、半导体存储器封装及使用其的电子系统
相关申请的交叉引用
本申请要求于2017年5月18日提交的韩国专利申请第10-2017-0061575号的优先权，其整体披露内容通过引用结合于此。
技术领域
本发明构思的示例性实施例涉及半导体存储器芯片、半导体存储器封装及使用其的电子系统。
背景技术
半导体存储器芯片使用各种封装技术被制造成许多不同类型的封装。倒装芯片(flip chip)封装是下述封装：其中布置在半导体存储器芯片的主体中的焊盘通过凸块直接连接到布置在印刷电路板(PCB)上的板焊盘(board pads)，并且还通过布置在PCB中的信号线连接到半导体存储器封装的焊球(balls)。在这种情况下，由于布置在半导体存储器芯片的主体中的焊盘与半导体存储器封装的焊球之间的距离较短，所以可以改进信号完整性，并且可以方便地配置PCB中的布线。
设计为输入和输出n位数据的半导体存储器芯片被制造成输入和输出具有比n更小的位的数据的半导体存储器封装、以及输入和输出n位数据的半导体存储器封装。半导体存储器封装具有由电子器件工程联合委员会(JEDEC)标准化的焊球布置。
发明内容
本发明构思的示例性实施例提供了半导体存储器芯片、半导体存储器封装及使用其的系统，其满足输入和输出数据的位数彼此不同的半导体存储器封装的所有焊球布置，并且对应的焊盘和焊球之间的信号线的长度减小。
根据本发明构思的一个示例实施例，一种半导体存储器芯片包括：多个高位(upper)数据焊盘，被安置在半导体存储器芯片的表面上的高位数据焊盘区域中；高位数据选通信号对焊盘，被安置在高位数据焊盘区域中；高位数据屏蔽信号焊盘，被安置在高位数据焊盘区域中；以及多个低位(lower)数据焊盘，被安置在表面上的低位数据焊盘区域中。低位数据焊盘区域邻近高位数据焊盘区域并位于高位数据焊盘区域下方。该半导体存储器芯片还包括：低位数据选通信号对焊盘，被安置在低位数据焊盘区域中；低位数据屏蔽信号焊盘，被安置在低位数据焊盘区域中；以及反转的(inverted)终止数据选通信号焊盘，被安置在邻近高位数据焊盘区域并且在高位数据焊盘区域上方的附加焊盘区域中。反转的终止数据选通信号焊盘在内部连接到高位数据屏蔽信号焊盘，反转的终止数据选通信号焊盘用于将半导体存储器芯片连接到具有第二配置的第二半导体存储器封装中的第二印刷电路板(PCB)，并且高位数据屏蔽信号焊盘用于将半导体存储器芯片连接到具有与第二配置不同的第一配置的第一半导体存储器封装中的第一PCB。
根据本发明构思的一个示例实施例，一种半导体存储器芯片，包括：多个高位数据焊盘，被安置在半导体存储器芯片的表面上的高位数据焊盘区域中；高位数据选通信号对焊盘，被安置在高位数据焊盘区域中；高位数据屏蔽信号焊盘，被安置在高位数据焊盘区域中；以及多个低位数据焊盘，被安置在该表面上的低位数据焊盘区域中。低位数据焊盘区域邻近高位数据焊盘区域并位于高位数据焊盘区域下方。该半导体存储器芯片还包括：低位数据选通信号对焊盘，被安置在低位数据焊盘区域中；低位数据屏蔽信号焊盘，被安置在低位数据焊盘区域中；以及数据屏蔽信号/终止数据选通信号焊盘，被安置在邻近高位数据焊盘区域并且在高位数据焊盘区域上方的附加焊盘区域中。数据屏蔽信号/终止数据选通信号焊盘在内部连接到低位数据屏蔽信号焊盘，数据屏蔽信号/终止数据选通信号焊盘用于将半导体存储器芯片连接到第二半导体存储器封装中的第二印刷电路板(PCB)或第三半导体存储器封装中的第三PCB，并且低位数据屏蔽信号焊盘用于将半导体存储器芯片连接到第一半导体存储器封装中的第一PCB。第一半导体存储器封装具有第一配置，第二半导体存储器封装具有第二配置，第三半导体存储器封装具有第三配置，并且第一配置、第二配置和第三配置彼此不同。
根据本发明构思的一个示例实施例，一种半导体存储器封装包括：半导体存储器芯片和印刷电路板(PCB)。该半导体存储器芯片包括：多个高位数据焊盘，被安置在半导体存储器芯片的表面上的高位数据焊盘区域中；高位数据选通信号对焊盘，被安置在高位数据焊盘区域中；高位数据屏蔽信号焊盘，被安置在高位数据焊盘区域中；以及多个低位数据焊盘，被安置在该表面上的低位数据焊盘区域中。低位数据焊盘区域邻近高位数据焊盘区域并位于高位数据焊盘区域下方。该半导体存储器芯片还包括：低位数据选通信号对焊盘，被安置在低位数据焊盘区域中；低位数据屏蔽信号焊盘，被安置在低位数据焊盘区域中；以及反转的终止数据选通信号焊盘，被安置在邻近高位数据焊盘区域并且在高位数据焊盘区域上方的附加焊盘区域中。反转的终止数据选通信号焊盘在内部连接到高位数据屏蔽信号焊盘，并用于具有第二配置的第二半导体存储器封装，并且高位数据屏蔽信号焊盘用于具有与第二配置不同的第一配置的第一半导体存储器封装。PCB包括布置在与半导体存储器芯片的高位数据焊盘和反转的终止数据选通信号焊盘对应的位置上的第一板焊盘、以及布置用于连接与第一板焊盘对应的第二半导体存储器封装的第一板焊盘和第一焊球的线。半导体存储器封装是第一半导体存储器封装和第二半导体存储器封装中的一个。
根据本发明构思的一个示例实施例，一种半导体存储器封装包括半导体存储器芯片和PCB。该半导体存储器芯片包括：多个高位数据焊盘，被安置在半导体存储器芯片的表面上的高位数据焊盘区域中；高位数据选通信号对焊盘，被安置在高位数据焊盘区域中；高位数据屏蔽信号焊盘，被安置在高位数据焊盘区域中；以及多个低位数据焊盘，被安置在该表面上的低位数据焊盘区域中。低位数据焊盘区域邻近高位数据焊盘区域并位于高位数据焊盘区域下方。该半导体存储器芯片还包括：低位数据选通信号对焊盘，被安置在低位数据焊盘区域中；低位数据屏蔽信号焊盘，被安置在低位数据焊盘区域中；以及数据屏蔽信号/终止数据选通信号焊盘，被安置在邻近高位数据焊盘区域并且在高位数据焊盘区域上方的附加焊盘区域中。数据屏蔽信号/终止数据选通信号焊盘在内部连接到低位数据屏蔽信号焊盘并用于具有第二配置的第二半导体存储器封装和具有第三配置的第三半导体存储器封装，并且低位数据屏蔽信号焊盘用于具有第一配置的第一半导体存储器封装。第一、第二和第三配置彼此不同。PCB包括布置在与半导体存储器芯片的高位数据焊盘和数据屏蔽信号/终止数据选通信号焊盘对应的位置上的第一板焊盘、以及布置用于连接第一板焊盘和与第一板焊盘对应的第二或第三半导体存储器封装的第一焊球的线。半导体存储器封装是第一半导体存储器封装、第二半导体存储器封装和第三半导体存储器封装中的一个。
根据本发明构思的一个示例实施例，一种电子系统包括多个半导体存储器模块和存储器系统。所述多个半导体存储器模块包括多个半导体存储器封装，每一个半导体存储器封装包括半导体存储器芯片和PCB。存储器系统包括存储器控制器，其生成用于向所述多个半导体存储器模块输入数据以及从所述多个半导体存储器模块输出数据的地址和命令信号。半导体存储器芯片包括：多个高位数据焊盘，被安置在半导体存储器芯片的表面上的高位数据焊盘区域中；高位数据选通信号对焊盘，被安置在高位数据焊盘区域中；高位数据屏蔽信号焊盘，被安置在高位数据焊盘区域中；以及多个低位数据焊盘，被安置在该表面上的低位数据焊盘区域中。低位数据焊盘区域邻近高位数据焊盘区域并位于高位数据焊盘区域下方。半导体存储器芯片还包括：低位数据选通信号对焊盘，被安置在低位数据焊盘区域中；低位数据屏蔽信号焊盘，被安置在低位数据焊盘区域中；以及反转的终止数据选通信号焊盘，被安置在邻近高位数据焊盘区域并且在高位数据焊盘区域上方的附加焊盘区域中。反转的终止数据选通信号焊盘在内部连接到高位数据屏蔽信号焊盘，反转的终止数据选通信号焊盘用于连接第二半导体存储器封装中的半导体存储器芯片，并且高位数据屏蔽信号焊盘用于连接第一半导体存储器封装中的半导体存储器芯片。第一半导体存储器封装具有第一配置，并且第二半导体存储器封装具有不同于第一配置的第二配置。PCB包括布置在与半导体存储器芯片的反转的终止数据选通信号焊盘对应的位置上的第一板焊盘、以及布置用于连接与第一板焊盘对应的第二半导体存储器封装的第一板焊盘和第一焊球的线。存储器系统被布置在系统板中。
附图说明
通过参考附图详细描述本发明构思的示例性实施例，本发明构思的上述和其它特征将变得更清晰，其中：
图1是示出根据本发明构思的示例性实施例的半导体存储器封装的结构的图。
图2A和图2B是示出根据本发明构思的示例性实施例的×16半导体存储器封装的焊球的布置和通过焊球发送的信号(例如，数据信号和电压信号)的图。
图3A和图3B是示出根据本发明构思的示例性实施例的×8半导体存储器封装的焊球的布置和通过焊球发送的信号(例如，数据信号和电压信号)的图。
图4A和图4B是示出根据本发明构思的示例性实施例的×4半导体存储器封装的焊球的布置和通过焊球发送的信号(例如，数据信号和电压信号)的图。
图5是示出根据本发明构思的示例性实施例的×16半导体存储器芯片的焊盘布置的图。
图6A和图6B是示出根据本发明构思的示例性实施例的×16半导体存储器封装的印刷电路板的线路布置的概念图。
图7A和图7B是示出根据本发明构思的示例性实施例的×8半导体存储器封装的印刷电路板的线路布置的概念图。
图8A和图8B是示出根据本发明构思的示例性实施例的×4半导体存储器封装的印刷电路板的线路布置的概念图。
图9是示出根据本发明构思的示例性实施例的×16半导体存储器芯片的焊盘布置的图。
图10是示出根据本发明构思的示例性实施例的×8半导体存储器封装的印刷电路板的线路布置的概念图。
图11是示出根据本发明构思的示例性实施例的半导体存储器芯片的内部电路的配置的框图。
图12是示出根据本发明构思的示例性实施例的半导体存储器芯片的内部电路的配置的框图。
图13是示出根据本发明构思的示例性实施例的存储器系统的框图。
图14是示出根据本发明构思的示例性实施例的包括半导体存储器芯片或半导体存储器封装的电子系统的框图。
具体实施方式
在下文中，将参考附图描述根据本发明构思的示例性实施例的半导体存储器芯片、半导体存储器封装及使用其的电子系统。贯穿附图，相似的附图标记可以指代相似的元件。
为了便于描述，在此可以使用诸如“在...之下”、“在...下方”、“下”、“在...下面”、“在...上方”、“上”等空间相对术语来描述如图所示的一个元件或特征与另一元件或特征的关系。将理解，空间相对术语意在除了图中描绘的方位之外还涵盖装置在使用或操作中的不同方位。例如，如果图中的设备被翻转，则被描述为在其它元件或特征“下方”或“之下”或“下面”的元件将被定向为在其它元件或特征“之上”。因此，示例性术语“在...之下”和“在...下面”可以涵盖上方和下方的方位。将理解，在本文中使用术语“第一”、“第二”、“第三”等以将一个元件与另一个元件区分开，并且这些元件不受这些术语的限制。因此，在一个示例性实施例中的“第一”元件在另一示例性实施例中可被描述为“第二”元件。这里，术语“布置”和“安置”可以互换使用。
图1是示出根据本发明构思的示例性实施例的半导体存储器封装的结构的图。
参考图1，在一个示例性实施例中，半导体存储器封装100包括半导体存储器芯片10、印刷电路板(PCB)20、凸块14、密封材料30和焊球24。半导体存储器芯片10包括布置在半导体存储器芯片10的主体上(例如，在半导体存储器芯片10的表面上)的焊盘12以输入和/或输出信号。PCB 20包括板焊盘22，板焊盘22被安置在PCB的上表面上并被布置于对应于在半导体存储器芯片10上布置的焊盘12的位置。凸块14被布置在半导体存储器芯片10的每个焊盘12与PCB 20的每个板焊盘22之间，并且电连接对应的焊盘12和板焊盘22。焊球24被布置在PCB 20的下表面处，并且暴露于半导体存储器封装100的外部。PCB 20可以包括布置为连接板焊盘22和焊球24的线。密封材料30封装半导体存储器芯片10和PCB 20的上表面。密封材料30可以是例如化学树脂。图1所示的半导体存储器封装100可以是例如倒装芯片封装。
图2A和图2B示出根据本发明构思的示例性实施例的×16半导体存储器封装100-1的焊球24-1的布置和通过焊球24-1发送的信号(例如，数据信号和电压信号)，并且示出由电子器件工程联合委员会(JEDEC)标准化的信号(例如，数据信号和电压信号)的焊球的布置。
这里，×16半导体存储器封装、×8半导体存储器封装和×4半导体存储器封装是指具有彼此不同配置(例如，第一配置、第二配置和第三配置)的半导体存储器封装。在一个示例性实施例中，其中可安装有半导体存储器芯片的第一、第二和第三半导体存储器封装可以分别是×16n、×8n和×4n(n是等于或大于1的整数)半导体存储器封装，并且第一配置、第二配置和第三配置具有由电子器件工程联合委员会(JEDEC)标准化的焊球布置。
参考图2A，在×16半导体存储器封装100-1的PCB 20-1的下表面的16个行A至T以及6个列1至3和7至9相交的位置处可以分别布置总共98个焊球。
参考图2A和2B，高位数据选通信号对焊球DQSUB和DQSU可以被布置在行A和B与列7相交的位置处，高位数据焊球DQU0至DQU7可以被布置在行A与列3相交，行B与列8，行C与列3、7、2和8相交，以及行D与列3和7相交的位置处，并且高位数据屏蔽(mask)信号焊球DMU可以被布置在行E和列2相交的位置处。低位数据屏蔽信号焊球DML可以被布置在行E与列7相交的位置处，低位数据选通信号对焊球DQSLB和DQSL可以被布置在行F和G与列3相交的位置处，并且低位数据焊球DQL0至DQL7可以被布置在行G与列2，行F与列7，行H与列3、7、2和8，以及行J与列3和7相交的位置处。剩余的焊球可以是供电焊球VDDQ、VSSQ、VDD、VPP和VSS，以及地址和命令信号焊球。供电焊球也可以被称为电压焊球。
图3A和图3B示出根据本发明构思的示例性实施例的×8半导体存储器封装100-2的焊球24-2的布置和通过焊球24-2发送的信号(例如，数据信号和电压信号)，并且示出由JEDEC标准化的信号(例如，数据信号和电压信号)的焊球的布置。
参考图3A，在×8半导体存储器封装100-2的PCB 20-2的下表面的13个行A至N以及6个列1至3和7至9相交的位置处可以布置总共78个焊球。
参考图3A和3B，反转的(inverted)终止数据选通信号焊球TDQSB’和数据屏蔽信号/终止数据选通信号焊球DM’/TDQS’可以被布置在行A与列3和7相交的位置处，数据选通信号对焊球DQSB和DQS可以被布置在行B和C与列3相交的位置处，并且数据焊球DQ0至DQ7可以被布置在行C与列2，行B与列7，行D与列3、7、2和8，行E与列3和7相交的位置处。剩余的焊球可以是供电焊球VDDQ、VSSQ、VDD、VPP和VSS，地址和命令信号焊球，以及未连接(NC)焊球。
图4A和图4B示出根据本发明构思的示例性实施例的×4半导体存储器封装100-3的焊球24-3的布置以及通过焊球24-3发送的信号(例如，数据信号和电压信号)，并且示出由JEDEC标准化的信号(例如，数据信号和电压信号)的焊球的布置。
参考图4A，可以在×4半导体存储器封装100-3的PCB 20-3的下表面的13个行A至N以及6个列1至3和7至9相交的位置处布置总共78个焊球。
参考图4A和图4B，数据选通信号对焊球DQSB和DQS可以被布置在行B和C与列3相交的位置处，数据屏蔽信号焊球DM可以被布置在行A与列7相交的位置处，并且数据焊球DQ0至DQ3可以被布置在行C与列2，行B与列7以及行D与列3和7相交的位置处。剩余的焊球可以是供电焊球VDDQ、VSSQ、VDD、VPP和VSS，地址和命令信号焊球，以及未连接焊球(NC)。
图5是示出根据本发明构思的示例性实施例的×16半导体存储器芯片10-1的焊盘布置的图。
参考图5，×16半导体存储器芯片10-1的主体可以被分成附加焊盘区域AR、高位数据焊盘区域UDQR、低位数据焊盘区域LDQR、以及地址和命令信号焊盘区域ACR。区域AR、UDQR、LDQR和ACR可以沿一个方向被布置在主体的中心。例如，在平面视图中，可以从×16半导体存储器芯片10-1的顶部到×16半导体存储器芯片10-1的底部顺序地布置区域AR、UDQR、LDQR和ACR。例如，可以在平面视图中在垂直方向上彼此相邻地顺序地布置区域AR、UDQR、LDQR和ACR(例如，区域ACR被布置在区域LDQR下方，区域LDQR被布置在区域UDQR下方，并且区域UDQR被布置在区域AR下方)。
这里，根据本发明构思的示例性实施例，当半导体存储器芯片的焊盘被描述为用于特定半导体存储器封装(例如，×16半导体存储器封装100-1、×8半导体存储器封装100-2或×4半导体存储器封装100-3)时，焊盘用于将半导体存储器芯片电连接到该半导体存储器封装内的印刷电路板(PCB)。
×16半导体存储器芯片10-1可以包括布置在高位数据焊盘区域UDQR中的高位数据焊盘UDQ0至UDQ7、高位数据选通信号对焊盘UDQSB和UDQS以及高位数据屏蔽信号焊盘UDM。高位数据焊盘UDQ0至UDQ7、高位数据选通信号对焊盘UDQSB和UDQS以及高位数据屏蔽信号焊盘UDM可以用于×16半导体存储器封装100-1(例如，用于将×16半导体存储器芯片10-1电连接到×16半导体存储器封装100-1中的PCB)，并且高位数据焊盘UDQ0至UDQ7或UDQ0至UDQ3可以用于×8或×4半导体存储器封装100-2或100-3。高位数据焊盘UDQ4至UDQ7可以可选地用于×4半导体存储器封装100-3。×16半导体存储器芯片10-1可以针对×16半导体存储器封装100-1通过高位数据焊盘UDQ0至UDQ7、高位数据选通信号对焊盘UDQSB和UDQS以及高位数据屏蔽信号焊盘UDM来发送高位数据、高位数据选通信号对和高位数据屏蔽信号(例如，当×16半导体存储器芯片10-1被安置/安装在×16半导体存储器封装100-1中时)，并且针对×8和×4半导体存储器封装100-2和100-3在内部生成低位数据(例如，当被安置/安装在×8和×4半导体存储器封装100-2和100-3中时)，并且当芯片被安置/安装在×8和×4半导体存储器封装100-2和100-3中时通过高位数据焊盘UDQ0至UDQ7或UDQ0至UDQ3来发送低位数据。下面将描述×16半导体存储器芯片10-1的内部电路的配置的示例性实施例。高位数据选通信号对焊盘UDQSB和UDQS可以输入和输出高位数据选通信号对，其与高位数据一起被输入和输出。高位数据屏蔽信号焊盘UDM可以输入高位数据屏蔽信号用于屏蔽输入的高位数据。此外，高位数据屏蔽信号焊盘UDM可以连接有负载以与高位数据选通信号对焊盘UDQSB和UDQS匹配负载，并且该负载可以执行信号终止功能以终止从外部输入的信号。
如图5所示，在一个示例性实施例中，高位数据焊盘UDQ0、UDQ2、UDQ4和UDQ6以及高位数据屏蔽信号焊盘UDM被布置在高位数据焊盘区域UDQR中的左侧。高位数据选通信号对焊盘UDQSB和UDQS以及高位数据焊盘UDQ1、UDQ3、UDQ5和UDQ7被布置在高位数据焊盘区域UDQR中的右侧。电源焊盘(power pad)被布置在高位数据焊盘UDQ0、UDQ2、UDQ4和UDQ6与高位数据屏蔽信号焊盘UDM之间，以及高位数据选通信号对焊盘UDQSB和UDQS与高位数据焊盘UDQ1、UDQ3、UDQ5和UDQ7之间。电源焊盘由图5中的阴影焊盘表示。
例如，在一个示例性实施例中，当从平面视图观看时，高位数据焊盘UDQ0、UDQ2、UDQ4和UDQ6以及高位数据屏蔽信号焊盘UDM从高位数据焊盘区域UDQR的上部到高位数据焊盘区域UDQR的下部被顺序地布置，并且被布置为相比于高位数据焊盘区域UDQR的右侧更靠近高位数据焊盘区域UDQR的左侧(并且因此，相比于×16半导体存储器芯片10-1的右侧更靠近×16半导体存储器芯片10-1的左侧)。高位数据焊盘UDQ0、UDQ2、UDQ4和UDQ6以及高位数据屏蔽信号焊盘UDM可以从高位数据焊盘区域UDQR的上部到高位数据焊盘区域UDQR的下部(例如，在垂直方向上)基本上彼此对准(align)。高位数据焊盘UDQ1、UDQ3、UDQ5和UDQ7从高位数据焊盘区域UDQR的上部到高位数据焊盘区域UDQR的下部被顺序地布置，并且被布置为相比于高位数据焊盘区域UDQR的左侧更靠近高位数据焊盘区域UDQR的右侧(并且因此，相比于×16半导体存储器芯片10-1的左侧更靠近×16半导体存储器芯片10-1的右侧)。高位数据焊盘UDQ1、UDQ3、UDQ5和UDQ7可以从高位数据焊盘区域UDQR的上部到高位数据焊盘区域UDQR的下部(例如，在垂直方向上)基本上彼此对准。
关于×16半导体存储器芯片10-1的高位数据焊盘UDQ0至UDQ7的布置，参考图2A-2B、图3A-3B、图4A-4B和图5，当将×16半导体存储器芯片10-1制造成×16、×8或×4半导体存储器封装100-1、100-2或100-3时，×16半导体存储器芯片10-1的高位数据焊盘UDQ0至UDQ7、高位数据选通信号对焊盘UDQSB和UDQS以及高位数据屏蔽信号焊盘UDM可以被布置为在与×16半导体存储器封装100-1的高位数据焊球DQU0至DQU7、高位数据选通信号对焊球DQSUB和DQSU以及高位数据屏蔽信号焊球DMU相同的方向上邻近(adjacent)。此外，×16半导体存储器芯片10-1的高位数据焊盘UDQ0至UDQ7可以被布置为在与×8或×4半导体存储器封装100-2或100-3的数据焊球DQ0至DQ7或DQ0至DQ3相同的方向上邻近。
×16半导体存储器芯片10-1可以包括布置在低位数据焊盘区域LDQR中的低位数据焊盘LDQ0至LDQ7、低位数据选通信号对焊盘LDQSB和LDQS以及低位数据屏蔽信号焊盘LDM。低位数据焊盘LDQ0至LDQ7、低位数据选通信号对焊盘LDQSB和LDQS以及低位数据屏蔽信号焊盘LDM可以用于×16半导体存储器封装100-1，并且可以用于发送低位数据、低位数据选通信号对以及低位数据屏蔽信号。低位数据选通信号对焊盘LDQSB和LDQS可以输入和输出低位数据选通信号对，该低位数据选通信号对与低位数据一起被输入和输出。低位数据屏蔽信号焊盘LDM可以输入低位数据屏蔽信号以屏蔽低位数据。此外，低位数据屏蔽信号焊盘LDM可以连接有负载以与低位数据选通信号对焊盘LDQSB和LDQS匹配负载，并且该负载可以执行信号终止功能以终止从外部(例如，从×16半导体存储器芯片10-1的外部)输入的信号。
如图5所示，在一个示例性实施例中，低位数据选通信号对焊盘LDQSB和LDQS以及低位数据焊盘LDQ0、LDQ2、LDQ4和LDQ6被布置在低位数据焊盘区域LDQR中的左侧。低位数据屏蔽信号焊盘LDM和低位数据焊盘LDQ1、LDQ3、LDQ5和LDQ7被布置在低位数据焊盘区域LDQR中的右侧。电源焊盘被布置在低位数据选通信号对焊盘LDQSB和LDQS与低位数据焊盘LDQ0、LDQ2、LDQ4和LDQ6之间，以及低位数据屏蔽信号焊盘LDM与低位数据焊盘LDQ1、LDQ3、LDQ5和LDQ7之间。
例如，在一个示例性实施例中，当从平面视图观看时，低位数据焊盘LDQ0、LDQ2、LDQ4和LDQ6从低位数据焊盘区域LDQR的上部到低位数据焊盘区域LDQR的下部被顺序地布置，并且被布置为相比于低位数据焊盘区域LDQR的右侧更靠近低位数据焊盘区域LDQR的左侧(并且因此，相比于×16半导体存储器芯片10-1的右侧更靠近×16半导体存储器芯片10-1的左侧)。低位数据焊盘LDQ0、LDQ2、LDQ4和LDQ6可以从低位数据焊盘区域LDQR的上部到低位数据焊盘区域LDQR的下部(例如，在垂直方向上)基本上彼此对准。低位数据屏蔽信号焊盘LDM和低位数据焊盘LDQ1、LDQ3、LDQ5和LDQ7从低位数据焊盘区域LDQR的上部到低位数据焊盘区域LDQR的下部被顺序地布置，并且被布置为相比于低位数据焊盘区域LDQR的左侧更靠近低位数据焊盘区域LDQR的右侧(并且因此，相比于×16半导体存储器芯片10-1的左侧更靠近×16半导体存储器芯片10-1的右侧)。低位数据焊盘LDQ1、LDQ3、LDQ5和LDQ7可以从低位数据焊盘区域LDQR的上部到低位数据焊盘区域LDQR的下部(例如，在垂直方向上)基本上彼此对准。
关于×16半导体存储器芯片10-1的低位数据焊盘LDQ0至LDQ7的布置，参考图2A-2B、图3A-3B、图4A-4B和图5，当将×16半导体存储器芯片10-1制造成×16、×8或×4半导体存储器封装100-1、100-2或100-3时，×16半导体存储器芯片10-1的低位数据焊盘LDQ0至LDQ7、低位数据选通信号对焊盘LDQSB和LDQS以及低位数据屏蔽信号焊盘LDM可以被布置为在与×16半导体存储器封装100-1的低位数据焊球DQL0至DQL7、低位数据选通信号对焊球DQSLB和DQSL以及低位数据屏蔽信号焊球DML相同的方向上邻近。
在一个示例性实施例中，×16半导体存储器芯片10-1包括布置在附加焊盘区域AR中的反转的终止数据选通信号焊盘TDQSB、附加数据选通信号对焊盘ADQSB和ADQS、以及数据屏蔽信号/终止数据选通信号焊盘DM/TDQS。反转的终止数据选通信号焊盘TDQSB用于×8半导体存储器封装100-2(例如，用于将×16半导体存储器芯片10-1电连接到×8半导体存储器封装100-2中的PCB)。附加数据选通信号对焊盘ADQSB和ADQS以及数据屏蔽信号/终止数据选通信号焊盘DM/TDQS用于×8和×4半导体存储器封装100-2和100-3。反转的终止数据选通信号焊盘TDQSB通过×16半导体存储器芯片10-1内部的信号线12-2连接到布置在高位数据焊盘区域UDQR的左下侧的能够执行相应功能的高位数据屏蔽信号焊盘UDM。在一个示例性实施例中，反转的终止数据选通信号焊盘TDQSB在内部连接到高位数据屏蔽信号焊盘UDM。在一个示例性实施例中，反转的终止数据选通信号焊盘TDQSB和高位数据屏蔽信号焊盘UDM被布置在半导体存储器芯片10-1的表面上，并且在半导体存储器芯片10-1内在内部形成焊盘之间的连接。
在一个示例性实施例中，反转的终止数据选通信号焊盘TDQSB是高位数据焊盘区域UDQR中的第一列焊盘中的第一焊盘，并且高位数据屏蔽信号焊盘UDM是高位数据焊盘区域UDQR中的第一列焊盘中的最后一个焊盘。因此，反转的终止数据选通信号焊盘TDQSB可以将从外部输入的用于×8半导体存储器封装100-2的额外的(extra)反转数据选通信号发送到高位数据屏蔽信号焊盘UDM。
在一个示例性实施例中，高位数据屏蔽信号焊盘UDM不直接连接到×8半导体存储器封装100-2的反转的终止数据选通信号焊球TDQSB’，并且不终止额外的反转数据选通信号。附加数据选通信号对焊盘ADQSB和ADQS可以通过×16半导体存储器芯片10-1内的信号线12-3和12-4连接到布置在高位数据焊盘区域UDQR中的右上侧的能够执行相应功能的高位数据选通信号对焊盘UDQSB和UDQS。因此，附加数据选通信号对焊盘ADQSB和ADQS可以将从外部输入的用于×8和×4半导体存储器封装100-2和100-3的数据选通信号对发送到高位数据选通信号对焊盘UDQSB和UDQS。在一个示例性实施例中，高位数据选通信号对焊盘UDQSB和UDQS不直接连接到×8和×4半导体存储器封装100-2和100-3的数据选通信号对焊球DQSB和DQS，并且输入数据选通信号对。数据屏蔽信号/终止数据选通信号焊盘DM/TDQS可以通过在×16半导体存储器芯片10-1内的信号线12-5连接到布置在低位数据焊盘区域LDQR中的右上侧的能够执行相应功能的低位数据屏蔽信号焊盘LDM。数据屏蔽信号/终止数据选通信号焊盘DM/TDQS可以将从外部输入的用于×8和×4半导体存储器封装100-2和100-3的数据屏蔽信号或额外的数据选通信号发送到低位数据屏蔽信号焊盘LDM。在一个示例性实施例中，低位数据屏蔽信号焊盘LDM不直接连接到×8或×4半导体存储器封装100-2或100-3的数据屏蔽信号/终止数据选通信号焊球DM’/TDQS’或数据屏蔽信号焊球DM’，并且不输入数据屏蔽信号或终止额外的数据选通信号。
可以在形成于×16半导体存储器芯片10-1内部的内部电路的上层中形成布置在附加焊盘区域AR中的焊盘TDQSB、ADQSB、ADQS和DM/TQSB以及线12-2到12-5。布置在附加焊盘区域AR中的焊盘TDQSB、ADQSB、ADQS和DM/TQSB以及线12-2到12-5可以通过例如再分布(redistribution)过程来形成。
如图5所示，在一个示例性实施例中，反转的终止数据选通信号焊盘TDQSB和附加数据选通信号对焊盘ADQSB和ADQS被布置在附加焊盘区域AR中的左侧。数据屏蔽信号/终止数据选通信号焊盘DM/TDQS被布置在附加焊盘区域AR中的右侧。电源焊盘被布置在反转的终止数据选通信号焊盘TDQSB与附加数据选通信号对焊盘ADQSB和ADQS之间、以及在数据屏蔽信号/终止数据选通信号焊盘DM/TDQS上方和下方。
根据示例性实施例，当将焊盘描述为布置在图5所示的焊盘区域中的左侧和右侧时，将理解焊盘可以被布置成两列(例如，左列和右列)。根据示例性实施例，邻近的焊盘区域(例如，附加焊盘区域AR、高位数据焊盘区域UDQR和低位数据焊盘区域LDQR)中的左列和右列可以分别彼此对准，如图5所示。
根据示例性实施例，×16半导体存储器芯片10-1可以包括在地址和命令信号焊盘区域ACR中以两行交替布置的电源焊盘以及地址和命令信号焊盘。在图5中，阴影/阴影线焊盘表示电源焊盘。
关于附加焊盘区域AR的反转的终止数据选通信号焊盘TDQSB，参考图3A-3B和图5，当将×16半导体存储器芯片10-1制造成×8半导体存储器封装100-2时，×8半导体存储器封装100-2的反转的终止数据选通信号焊球TDQSB’可以被布置在行A和列3相交的位置处，但是×16半导体存储器芯片10-1的能够执行与×8半导体存储器封装100-2的反转的终止数据选通信号焊球TDQSB’相对应的功能的高位数据屏蔽信号焊盘UDM，可以被布置在高位数据焊盘区域UDQR中的下侧。因此，由于反转的终止数据选通信号焊球TDQSB’与高位数据屏蔽信号焊盘UDM之间的距离增加，所以可能降低信号完整性，并且可能难以配置PCB 20-2中的布线(例如，在制造期间配置布线是困难的)。
在本发明构思的示例性实施例中，提供了下述配置：其中反转的终止数据选通信号焊盘TDQSB在×16半导体存储器芯片10-1的附加焊盘区域AR的左上侧被布置为邻近布置有×8半导体存储器封装100-2的反转的终止数据选通信号焊球TDQSB’的位置，并且其中反转的终止数据选通信号焊盘TDQSB和高位数据屏蔽信号焊盘UDM通过在×16半导体存储器芯片10-1内的线12-2连接。因此，反转的终止数据选通信号焊盘TDQSB共享终止连接到高位数据屏蔽信号焊盘UDM的从外部施加的额外的数据选通信号的配置。因此，不需要终止用于在×16半导体存储器芯片10-1内的反转的终止数据选通信号焊盘TDQSB的额外的反转的数据选通信号的单独配置。此外，与将×8半导体存储器封装100-2的反转的终止数据选通信号焊球TDQSB’和高位数据屏蔽信号焊盘UDM连接的信号线被布置在PCB 20-2中的情况相比，由于信号线的长度减小，可以改进信号完整性，并且可以改进PCB 20-2中的布线的配置(例如，可以改进在制造期间配置布线的容易性)。
关于附加焊盘区域AR的数据屏蔽信号/终止数据选通信号焊盘DM/TDQS，参考图3A-3B、图4A-4B和图5，当将×16半导体存储器芯片10-1制造成×8或×4半导体存储器封装100-2或100-3时，×8或×4半导体存储器封装100-2或100-3的数据屏蔽信号/终止数据选通信号焊球DM’/TDQS’或数据屏蔽信号焊球DM’可以被布置在行A和列7相交的位置处，但是×16半导体存储器芯片10-1的执行与×8或×4半导体存储器封装100-2或100-3的数据屏蔽信号/终止数据选通信号焊球DM’/TDQS’或数据屏蔽信号焊球DM’相对应的功能的低位数据屏蔽信号焊盘LDM，可以被布置在低位数据焊盘区域LDQR中的右上侧。因此，由于数据屏蔽信号/终止数据选通信号焊球DM’/TDQS’或数据屏蔽信号焊球DM’与低位数据屏蔽信号焊盘LDM之间的距离增加，所以可能降低信号完整性，并且配置PCB 20-2中的布线可能是困难的。
在本发明构思的示例性实施例中，提供了下述配置：其中数据屏蔽信号/终止数据选通信号焊盘DM/TDQS在×16半导体存储器芯片10-1的附加焊盘区域AR的右侧被布置为邻近布置有×8或×4半导体存储器封装100-2或100-3的数据屏蔽信号/终止数据选通信号焊球DM’/TDQS’或数据屏蔽信号焊球DM’的位置，并且其中数据屏蔽信号/终止数据选通信号焊盘DM/TDQS和低位数据屏蔽信号焊盘LDM通过在×16半导体存储器芯片10-1内的线12-5连接。因此，数据屏蔽信号/终止数据选通信号焊盘DM/TDQS共享输入连接到低位数据屏蔽信号焊盘LDM的低位数据屏蔽信号或终止额外的数据选通信号的配置。当将×16半导体存储器芯片10-1制造成×8或×4半导体存储器封装100-2或100-3时，由于通过×16半导体存储器芯片10-1的高位数据焊盘UDQ0至UDQ7输入的数据在内部是低位数据，所以通过连接到低位数据屏蔽信号焊盘LDM的数据屏蔽信号/终止数据选通信号焊盘DM/TDQS输入的数据屏蔽信号被用于屏蔽低位数据。因此，不需要输入用于在×16半导体存储器芯片10-1内的数据屏蔽信号/终止数据选通信号焊盘DM/TDQS的数据屏蔽信号或终止额外的数据选通信号的单独配置。此外，相比于将×8或×4半导体存储器封装100-2或100-3的数据屏蔽信号/终止数据选通信号焊球DM’/TDQS’或数据屏蔽信号焊球DM’与×16半导体存储器芯片10-1的数据屏蔽信号/终止数据选通信号焊盘DM/TDQS连接的信号线被布置在PCB 20-2和20-3中的情况，由于信号线的长度减小，可以改进信号完整性，并且可以改进PCB 20-2和20-3中的布线的配置(例如，可以改进在制造期间配置布线的容易性)。
关于附加焊盘区域AR的附加数据选通信号对焊盘ADQSB和ADQS，参考图3A-3B、图4A-4B和图5，当将×16半导体存储器芯片10-1制造成×8或×4半导体存储器封装100-2或100-3时，×8或×4半导体存储器封装100-2或100-3的数据选通信号对焊球DQSB和DQS可以被布置在行B、C与列3相交的位置处，但是×16半导体存储器芯片10-1的执行与×8或×4半导体存储器封装100-2或100-3的数据选通信号对焊球DQSB和DQS相对应的功能的高位数据选通信号对焊盘UDQSB和UDQS，可以被布置在高位数据焊盘区域UDQR中的右上侧。因此，布置从布置在右侧的高位数据选通信号对焊盘UDQSB和UDQS到布置在左侧的数据选通信号对焊球DQSB和DQS、在PCB 20-2和20-3中的焊盘之间穿过的信号线可能是困难的。
在本发明构思的示例性实施例中，提供了下述配置：其中附加数据选通信号对焊盘ADQSB和ADQS在×16半导体存储器芯片10-1的附加焊盘区域AR的左侧进一步被布置为邻近布置有×8或×4半导体存储器封装100-2或100-3的数据选通信号对焊球DQSB和DQS的位置，并且其中附加数据选通信号对焊盘ADQSB和ADQS通过在×16半导体存储器芯片10-1内的线12-3和12-4连接。因此，附加数据选通信号对焊盘ADQSB和ADQS共享输入和输出连接到高位数据选通信号对焊盘UDQSB和UDQS的高位数据选通信号的配置。因此，不需要输入和输出用于在×16半导体存储器芯片10-1内的附加数据选通信号对焊盘ADQSB和ADQS的数据选通信号对的单独配置。此外，相比于将×8和×4半导体存储器封装100-2和100-3的数据选通信号对焊球DQSB和DQS与×16半导体存储器芯片10-1的高位数据选通信号对焊盘UDQSB和UDQS连接的信号线被布置在PCB 20-2和20-3中的情况，由于信号线的长度减小，可以改进信号完整性，并且可以改进PCB 20-2和20-3中的布线的配置(例如，可以改进在制造期间配置布线的容易性)。
图6A和图6B是示出根据本发明构思的示例性实施例的×16半导体存储器封装100-1的PCB 20-1的线路布置的概念图。PCB 20-1可以是例如双面板或至少两个层被堆叠的板。
参考图2A和图2B、图5以及图6A和图6B，当将×16半导体存储器芯片10-1制造成×16半导体存储器封装100-1时，在一个示例性实施例中未使用并且因此未布置(例如，在其上未布置)对应于布置在×16半导体存储器芯片10-1的附加焊盘区域AR中的焊盘的、布置在PCB 20-1的阴影线区域中的板焊盘。
示出了下述示例：其中图6A和图6B所示的焊盘表示布置在PCB 20-1中的板焊盘22-1，焊球表示图2A所示的焊球24-1，并且省略了电源焊盘的线路布置。图6A示出了PCB20-1的层(或者两层或更多层)的上表面(或上层)的信号线的布置，并且图6B示出了PCB20-1的层(或者两层或更多层)的下表面(或下层)的信号线的布置。
参考图6A，×16半导体存储器封装100-1的PCB 20-1包括：在上表面中具有与×16半导体存储器芯片10-1的焊盘相同的布置的板焊盘22-1；导电过孔21-1，被布置为邻近每个焊球24-1并穿透PCB 20-1；以及第一导线21-2，被布置在上表面(或上层)中并连接对应的板焊盘22-1和导电过孔21-1。参考图6B，×16半导体存储器封装100-1的PCB 20-1还包括第二导线21-3，其被布置在PCB 20-1的下表面中并连接对应的导电过孔21-1和焊球24-1。
如图6A和图6B所示，在本发明构思的示例性实施例中，由于×16半导体存储器芯片10-1的焊盘与×16半导体存储器封装100-1的焊球之间的距离小，所以减小了信号线的长度。因此，可以改进信号完整性，并且可以改进PCB 20-1中的布线的配置(例如，可以改进在制造期间配置布线的容易性)。
图7A和图7B是示出根据本发明构思的示例性实施例的×8半导体存储器封装100-2的PCB 20-2的线路布置的概念图。
参考图3A和图3B、图5以及图7A和图7B，当将×16半导体存储器芯片10-1制造成×8半导体存储器封装100-2时，在一个示例性实施例中未使用并且因此未布置(例如，在其上未布置)×8半导体存储器封装100-2的PCB 20-2的阴影线区域中的板焊盘。
示出了下述示例：其中图7A和图7B所示的焊盘表示布置在PCB 20-2中的板焊盘22-2，焊球表示图3A所示的焊球24-2，并且省略了电源焊盘的线路布置。图7A示出了PCB20-2的层(或者两层或更多层)的上表面(或上层)的信号线的布置，并且图7B示出了PCB20-2的层(或者两层或更多层)的下表面(或下层)的信号线的布置。
参考图7A，×8半导体存储器封装100-2的PCB 20-2包括：在上表面中具有与×16半导体存储器芯片10-1的焊盘相同的布置的板焊盘22-2；导电过孔21-4，被布置为邻近每个焊球24-2并穿透PCB 20-2；以及第一导线21-5，被布置在上表面中并连接对应的板焊盘22-2和导电过孔21-4。参考图7B，×8半导体存储器封装100-2的PCB 20-2还包括第二导线21-6，其被布置在PCB 20-2的下表面中并连接对应的导电过孔21-4和焊球24-2。
参考图6A和图7A，在一个示例性实施例中，PCB 20-1的线21-2的长度和PCB 20-2的线21-5的长度基本相同。因此，由于×16半导体存储器芯片10-1的焊盘与×8半导体存储器封装100-2的焊球之间的距离保持接近，所以可以改进信号完整性。此外，可以改进PCB20-2中的布线的配置(例如，可以改进在制造期间配置布线的容易性)。
图8A和图8B是示出根据本发明构思的示例性实施例的×4半导体存储器封装100-3的PCB 20-3的线路布置的概念图。PCB 20-3可以是例如双面板或至少两个层被堆叠的板。
参考图4A和图4B、图5以及图8A和图8B，当将×16半导体存储器芯片10-1制造成×4半导体存储器封装100-3时，在一个示例性实施例中未使用并且因此未布置(例如，在其上未布置)×4半导体存储器封装100-3的PCB 20-3的阴影线区域中的板焊盘。
示出了下述示例：其中图8A和图8B所示的焊盘表示布置在PCB 20-3中的板焊盘22-3，焊球表示图4A所示的焊球24-3，并且省略了电源焊盘的线路布置。图8A示出了PCB20-3的层(或者两层或更多层)的上表面(或上层)的线路布置，并且图8B示出了PCB 20-3的层(或者两层或更多层)的下表面(或下层)的信号线的布置。
参考图8A，×4半导体存储器封装100-3的PCB 20-3包括：在上表面中具有与×16半导体存储器芯片10-1的焊盘相同的布置的板焊盘22-3；导电过孔21-7，被布置为邻近每个焊球24-3并穿透PCB 20-3；以及第一导线21-8，被布置在上表面中并连接对应的板焊盘22-3和导电过孔21-7。参考图8B，×4半导体存储器封装100-3的PCB 20-3还包括第二导线21-9，其被布置在PCB 20-3的下表面中并连接对应的导电过孔21-7和焊球24-3。
类似于图7A所示的PCB 20-2的布置，由于×16半导体存储器芯片10-1的焊盘与×4半导体存储器封装100-3的焊球之间的距离保持接近，所以可以改进信号完整性。此外，可以改进PCB 20-3中的布线的配置(例如，可以改进在制造期间配置布线的容易性)。
根据示例性实施例，PCB 20-1、20-2和20-3的板地址和命令信号焊盘可以被布置在与×16半导体存储器芯片10-1的地址和命令信号焊盘对应的位置处，并且PCB 20-1、20-2和20-3的板地址和命令信号焊盘可以连接到半导体存储器封装100-1、100-2和100-3的相应地址和命令信号焊球。
图9是示出根据本发明构思的示例性实施例的×16半导体存储器芯片10-1’的焊盘布置的图。
参考图5和图9，图9所示的×16半导体存储器芯片10-1’不包括布置在图5所示的半导体存储器芯片10-1的附加焊盘区域AR中的附加数据选通信号对焊盘ADQSB和ADQS。此外，图9所示的×16半导体存储器芯片10-1’不包括用于连接附加数据选通信号对焊盘ADQSB和ADQS与高位数据选通信号对焊盘UDQSB和UDQS的信号线12-3和12-4。相应地，图9所示的×16半导体存储器芯片10-1’包括空区域SR，而不是附加数据选通信号对焊盘ADQSB和ADQS。
由于除了上述差异之外，图9所示的×16半导体存储器芯片10-1’类似于图5所示的×16半导体存储器芯片10-1，所以在此省略对图9所示的×16半导体存储器芯片10-1’的进一步描述。
根据本发明构思的示例性实施例的×16半导体存储器封装100-1的PCB20-1的线具有与图6A和图6B所示的线相同的布置。
图10是示出根据本发明构思的示例性实施例的×8半导体存储器封装100-2的PCB20-2’的线路布置的概念图。PCB 20-2’可以是例如双面板或至少两个层被堆叠的板。
图10所示的根据示例性实施例的×8半导体存储器封装100-2的PCB20-2’的线路布置类似于图7A和图7B所示的示例性实施例。因此，在此省略对先前描述的元件和配置的描述。参考图10的示例性实施例，不同于图7A和图7B的示例性实施例，未布置(例如，其上未布置)附加数据选通信号对焊盘ADQSB和ADQS。因此，×16半导体存储器芯片10-1’的高位数据选通信号对焊盘UDQSB和UDQS以及×8半导体存储器封装100-2的数据选通信号对焊球DQSB和DQS用穿过布置在PCB 20-2’的上表面中的板空区域SR’的线21-3’和21-4’连接。在示例性实施例中，PCB 20-2’的下表面的线可以具有与图7B中所示的线相同的布置。
根据本发明构思的示例性实施例，通过去除图5所示的×16半导体存储器芯片10-1的附加焊盘区域AR的附加数据选通信号对焊盘ADQSB和ADQS来获得空区域SR，并且导线21-3’和21-4’被布置为在高位数据选通信号对焊盘UDQSB和UDQS的左侧、穿过PCB 20-2’的位于与空区域SR对应的位置处的板空区域SR’。因此，可以改进PCB 20-2’中的布线的配置(例如，可以改进在制造期间配置布线的容易性)。
将通过参考图8A、图8B和图10描述根据本发明构思的示例性实施例的×4半导体存储器封装100-3的PCB的线路布置，并且在此将省略对先前描述的元件和配置的进一步描述。
如上所述，根据本发明构思的示例性实施例的×16半导体存储器芯片具有改进的焊盘布置配置，其能够确保改进的信号完整性，同时满足×16半导体存储器封装的焊球布置、×8半导体存储器封装的焊球布置和×4半导体存储器封装的焊球布置中的全部。此外，根据本发明构思的示例性实施例的半导体存储器封装导致改进配置PCB中的布线的便利性(例如，改进了在制造期间配置布线的容易性)。
在本发明构思的示例性实施例中，半导体存储器芯片10-1和10-1’具有这样的配置，其中布置在附加焊盘区域AR中的反转的终止数据选通信号焊盘TDQSB和数据屏蔽信号/终止数据选通信号焊盘DM/TDQS中的至少一个焊盘在内部连接到对应的高位数据屏蔽信号焊盘UDM和低位数据屏蔽信号焊盘LDM。
虽然这里描述的示例提及高位数据的位数和低位数据的位数相同的配置，但是本发明构思的示例性实施例不限于此。例如，在示例性实施例中，高位数据的位数和低位数据的位数可以彼此不同。
虽然这里描述的示例提及能够输入和输出16位数据的半导体存储器芯片，但是本发明构思的示例性实施例不限于此。例如，本发明构思的示例性实施例可以应用于能够输入和输出多于16位数据的半导体存储器芯片。
虽然这里描述的示例提及使用一个半导体存储器芯片来制造半导体存储器封装，但是本发明构思的示例性实施例不限于此。例如，当通过堆叠两个或更多个半导体存储器芯片来制造一个半导体存储器封装时，可以应用本发明构思的示例性实施例。此外，当通过堆叠两个或更多个半导体存储器封装来制造一个半导体存储器封装时，可以应用本发明构思的示例性实施例。
图11是示出根据本发明构思的示例性实施例的半导体存储器芯片的内部电路的配置的框图。半导体存储器芯片10-1和10-1’可以包括：存储单元阵列MCA，其包括存储体组(bank group)10-11、10-12、10-13和10-14；全局数据输入和输出门控(gate)单元10-2；路径选择单元10-3；低位和高位数据读取单元10-41和10-42；以及低位和高位数据写入单元10-51和10-52。存储体组10-11、10-12、10-13和10-14中的每一个可以包括四个存储体，但是存储体组不限于此。这里描述的所有单元可以被实现为电路。
将描述图11所示的每个部件的功能。
存储体组10-11、10-12、10-13和10-14中的每一个可以通过相应的全局数据输入和输出线GIOL0至GIOL3输入和输出数据。对于×16半导体存储器封装100-1，存储体组10-11、10-12、10-13和10-14中的两个可以同时被选择，并且输入和输出16n位(n可以是8)数据。对于×8和×4半导体存储器封装100-2和100-3，存储体组10-11、10-12、10-13和10-14中的一个可以被选择，并且输入和输出8n位和4n位(n可以是8)数据。
对于×16、×8和×4半导体存储器封装100-1、100-2和100-3，全局数据输入和输出门控单元10-2可以在全局数据输入和输出线GIOL0至GIOL3与低位和高位数据线LIOL0至LIOL7、UIOL0至UIOL7之间发送数据。在针对×16半导体存储器封装100-1的读取操作期间，全局数据输入和输出门控单元10-2可以输入通过全局数据输入和输出线GIOL0至GIOL3发送的16n位数据，将8位低位数据顺序地发送到低位数据线LIOL0至LIOL7，并且将8位高位数据顺序地发送到高位数据线UILO0至UILO3。在针对×16半导体存储器封装100-1的写入操作期间，全局数据输入和输出门控单元10-2可以顺序地输入通过低位数据线LIOL0至LIOL7发送的低位数据和通过高位数据线UIOL0至UIOL7发送的高位数据，并且将16n位数据发送到全局数据输入和输出线GIOL0至GIOL3。在针对×8或×4半导体存储器封装100-2或100-3的读取操作期间，全局数据输入和输出门控单元10-2可以输入通过全局数据输入和输出线GIOL0至GIOL3发送的8n位或4n位低位数据，并且将8n位或4n位低位数据发送到低位数据线LIOL0至LIOL7或LIOL0至LIOL3。在针对×8或×4半导体存储器封装100-2或100-3的写入操作期间，全局数据输入和输出门控单元10-2可以顺序地输入通过低位数据线LIOL0至LIOL7和LIOL0至LIOL3发送的低位数据，并且将8n位或4n位数据发送到全局数据输入和输出线GIOL0至GIOL3。
参考×16半导体存储器封装100-1，路径选择单元10-3可以在读取操作期间将低位数据发送到低位数据读取单元10-41并将高位数据发送到高位数据读取单元10-42，并且在写入操作期间将从低位数据写入单元10-51发送的数据发送到低位数据线LIOL0至LIOL7并将从高位数据写入单元10-52发送的数据发送到高位数据线UIOL0到UIOL7。参考×8和×4半导体存储器封装100-2和100-3，路径选择单元10-3可以在读取操作期间将低位数据发送到高位数据读取单元10-42，并且在写入操作期间将从高位数据写入单元10-52发送的数据发送到低位数据线LIOL0至LIOL7。施加到路径选择单元10-3的选择信号(SEL)可以在制造×8和×4半导体存储器封装100-2和100-3时使用熔丝程序(fuse program)、或使用模式寄存器设置操作被设置为针对×16半导体存储器封装100-1以及×8和×4半导体存储器封装100-2和100-3具有彼此不同的状态。
低位数据读取单元10-41可以针对×16半导体存储器封装100-1驱动从路径选择单元10-3发送的低位数据，生成数据lio0至lio7和低位数据选通信号对ldqsb和ldqs，并且将数据lio0至lio7和低位数据选通信号对ldqsb和ldqs发送到低位数据焊盘LDQ0至LDQ7和低位数据选通信号对焊盘LDQSB和LDQS。
高位数据读取单元10-42可以针对×16半导体存储器封装100-1驱动从路径选择单元10-3发送的高位数据，生成数据uio0至uio7和高位数据选通信号对udqsb和udqs，并针对×16半导体存储器封装100-1将数据uio0至uio7和高位数据选通信号对udqsb和udqs发送到高位数据焊盘UDQ0至UDQ7和高位数据选通信号对焊盘UDQSB和UDQS，并且针对×8和×4半导体存储器封装100-2和100-3驱动从路径选择单元10-3发送的低位数据，生成数据uio0至uio7或uio0至uio4和高位数据选通信号对udqsb和udqs，并将数据uio0至uio7或uio0至uio4和高位数据选通信号对udqsb和udqs发送到高位数据焊盘UDQ0至UDQ7和高位数据选通信号对焊盘UDQSB和UDQS。
参考×16半导体存储器封装100-1，低位数据写入单元10-51可以输入并驱动通过低位数据焊盘LDQ0至LDQ7和低位数据选通信号对焊盘LDQSB和LDQS输入的低位数据和低位数据选通信号对，并将低位数据和低位数据选通信号对输出到路径选择单元10-3。
参考×16半导体存储器封装100-1，高位数据写入单元10-52可以输入并驱动通过高位数据焊盘UDQ0至UDQ7和高位数据选通信号对焊盘UDQSB和UDQS输入的高位数据和高位数据选通信号对，并将高位数据和高位数据选通信号对发送到路径选择单元10-3。参考×8和×4半导体存储器封装100-2和100-3，高位数据写入单元10-52可以输入并驱动通过高位数据焊盘UDQ0至UDQ7和高位数据选通信号对焊盘UDQSB和UDQS输入的数据和数据选通信号对，并将数据和数据选通信号对发送到路径选择单元10-3。
因此，参考×16半导体存储器封装100-1，根据本发明构思的示例性实施例的半导体存储器芯片可以在读取操作期间通过路径选择单元10-3、高位数据读取单元10-42和高位数据焊盘UDQ0至UDQ7输出发送到高位数据线UIOL0至UIOL7的高位数据。参考×8和×4半导体存储器封装100-2和100-3，根据本发明构思的示例性实施例的半导体存储器芯片可以在读取操作期间通过路径选择单元10-3、高位数据读取单元10-42和高位数据焊盘UDQ0至UDQ7输出发送到低位数据线LIOL0至LIOL7的低位数据。
参考×16半导体存储器封装100-1，根据本发明构思的示例性实施例的半导体存储器芯片可以在写入操作期间通过高位数据焊盘UDQ0至UDQ7、高位数据写入单元10-52和路径选择单元10-3将从外部输入的数据发送到高位数据线UIOL0至UIOL7。参考×8或×4半导体存储器封装100-2或100-3，根据本发明构思的示例性实施例的半导体存储器芯片可以在写入操作期间通过高位数据焊盘UDQ0至UDQ7、高位数据写入单元10-52和路径选择单元10-3将从外部输入的数据发送到低位数据线LIOL0至LIOL7或LIOL0至LIOL3。
图12是示出根据本发明构思的示例性实施例的半导体存储器芯片的内部电路的配置的框图。图12所示的半导体存储器芯片的内部电路包括这样的配置，其中路径选择单元10-3’连接在下述两部分之间：低位数据读取单元10-41和高位数据读取单元10-42、低位数据写入单元10-51和高位数据写入单元10-52，与低位数据焊盘LDQ0至LDQ7和高位数据焊盘UDQ0至UDQ7、低位数据选通信号对焊盘LDQSB、LDQS和高位数据选通信号对焊盘UDQSB和UDQS，来替代图11所示的根据本发明构思的示例性实施例的半导体存储器芯片的内部电路的路径选择单元10-3。
这里省略之前参考图11描述的在图12所示的部件中具有相同附图标记的部件的进一步描述。将描述路径选择单元10-3’的功能。
参考×16半导体存储器封装100-1，在读取操作期间，路径选择单元10-3’可以将从低位数据读取单元10-41输出的数据lio0至lio7以及低位数据选通信号对ldqsb和ldqs发送至低位数据焊盘LDQ0至LDQ7和低位数据选通信号对焊盘LDQSB和LDQS，并且将从高位数据读取单元10-42输出的数据uio0至uio7和高位数据选通信号对udqsb和udqs发送至高位数据焊盘UDQ0至UDQ7和高位数据选通信号对焊盘UDQSB和UDQS。参考×16半导体存储器封装100-1，在写入操作期间，路径选择单元10-3’可以将通过低位数据焊盘LDQ0至LDQ7和低位数据选通信号对焊盘LDQSB和LDQS输入的低位数据和低位数据选通信号对发送到低位数据写入单元10-51，并将通过高位数据焊盘UDQ0至UDQ7和高位数据选通信号对焊盘UDQSB和UDQS输入的高位数据和高位数据选通信号对发送到高位数据写入单元10-52。参考×8和×4半导体存储器封装100-2和100-3，在读取操作期间，路径选择单元10-3’可以将从低位数据读取单元10-41输出的数据lio0至lio7和低位数据选通信号对ldqsb和ldqs发送到高位数据焊盘UDQ0至UDQ7和高位数据选通信号对焊盘UDQSB和UDQS。参考×8和×4半导体存储器封装100-2和100-3，在写入操作期间，路径选择单元10-3’可以将通过高位数据焊盘UDQ0至UDQ7以及高位数据选通信号对焊盘UDQSB和UDQS输入的数据和数据选通信号对发送到低位数据写入单元10-51。选择信号SEL可以通过上面参考图11描述的方法来设置。
由于图11所示的根据本发明构思的示例性实施例的半导体存储器芯片被配置为通过设计为与高位数据焊盘UDQ0至UDQ7和高位数据选通信号对焊盘UDQSB和UDQS邻近的高位数据读取单元10-42和高位数据写入单元10-52输入和输出数据，与图12所示的根据本发明构思的示例性实施例的半导体存储器芯片相比，可以进一步改进信号完整性。
图13是示出根据本发明构思的示例性实施例的存储器系统的框图。存储器系统200可以包括存储器控制器200-1和半导体存储器模块200-21和200-22。半导体存储器模块200-21可以包括×4半导体存储器封装100-3，并且半导体存储器模块200-22可以包括×8半导体存储器封装100-2。
参考图13，存储器控制器200-1可以将地址和命令信号C/A1发送到半导体存储器模块200-21，并且将地址和命令信号C/A2发送到半导体存储器模块200-22。半导体存储器模块200-21的两个×4半导体存储器封装100-3可以响应于地址和命令信号C/A1，通过这两个×4半导体存储器封装100-3中的每一个的数据焊球DQ0至DQ3以及数据选通信号对焊球DQSB和DQS来输入从存储器控制器200-1发送的数据D0至D3、D4至D7以及两个数据选通信号对(DQS1B,DQS1)、(DQS2B,DQS2)。半导体存储器模块200-22的×8半导体存储器封装100-2中的每一个可以响应于地址和命令信号C/A2，通过数据焊球DQ0至DQ7以及数据选通信号对焊球DQSB、DQS、反转的终止数据选通信号焊球TDQSB’、以及数据屏蔽(mask)信号/终止数据选通信号焊球DM’/TDQS’来输入从存储器控制器200-1发送的数据D0至D7以及两个数据选通信号对(DQS1B,DQS1)、(DQS2B,DQS2)。×8半导体存储器封装100-2可以终止通过反转的终止数据选通信号焊球TDQSB’以及数据屏蔽信号/终止数据选通信号焊球DM’/TDQS’输入的额外的数据选通信号对DQS2B、DQS2。
根据本发明构思的示例性实施例，图13所示的半导体存储器模块200-21和200-22可以包括输入和输出具有相同位数的数据的半导体存储器封装。
图14是示出根据本发明构思的示例性实施例的包括半导体存储器芯片或半导体存储器封装的电子系统的框图。
参考图14，电子系统4400包括主体4410。在这种背景下，主体4410是指例如具有PCB的系统板或母板。在主体4410中包括存储器系统4412、微处理器4414、随机存取存储器(RAM)4416、接口单元4418和总线4420。微处理器4414控制电子系统4400。RAM 4416用作微处理器4414的运行存储器。微处理器4414、RAM 4416和/或其它部件可以制造成单个封装。接口单元4418可以执行从/向电子系统4400输入和输出数据的功能。存储器系统4412可以执行存储微处理器4414的操作码、由微处理器4414处理的数据或外部输入数据的功能。存储器系统4412可以包括存储器控制器、半导体存储器封装或半导体存储器模块。存储器系统4412可以具有图13中所示的配置。
电子系统4400可以应用于例如移动设备或计算机。在本发明构思的示例性实施例中，上面参考图1至12描述的半导体存储器芯片或半导体存储器封装可以包括在存储器系统4412、微处理器4414和RAM 4416中的至少一个中。因此，可以改进电子系统4400的整体操作性能。
根据本发明构思的示例性实施例，半导体存储器芯片包括能够满足输入和输出数据的位数彼此不同的半导体存储器封装的所有焊球布置的改进的焊盘布置的配置。
因此，当将半导体存储器芯片制造成输入和输出数据的位数彼此不同的半导体存储器封装时，可以改进PCB中的线路布置的配置(例如，可以改进在制造期间配置线路布置的容易性)，并且可以改进信号完整性。
此外，可以改进使用半导体存储器芯片或半导体存储器封装的系统的操作的可靠性。
根据本发明构思的示例性实施例，当将焊盘布置在半导体存储器芯片的主体中时，可以减小相应的焊盘与焊球之间的信号线的长度，使得在满足半导体存储器封装的所有焊球布置的同时可以方便地配置PCB中的布线。
虽然已经参考本发明构思的示例性实施例具体示出并描述了本发明构思，但是本领域普通技术人员将理解，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可以对其进行各种形式和细节上的改变。

Claims (25)

1.一种半导体存储器芯片，包括：
多个高位数据焊盘，被安置在所述半导体存储器芯片的表面上的高位数据焊盘区域中；
高位数据选通信号对焊盘，被安置在所述高位数据焊盘区域中；
高位数据屏蔽信号焊盘，被安置在所述高位数据焊盘区域中；
多个低位数据焊盘，被安置在所述表面上的低位数据焊盘区域中，其中所述低位数据焊盘区域邻近所述高位数据焊盘区域并位于所述高位数据焊盘区域下方；
低位数据选通信号对焊盘，被安置在所述低位数据焊盘区域中；
低位数据屏蔽信号焊盘，被安置在所述低位数据焊盘区域中；以及
反转的终止数据选通信号焊盘，被安置在邻近所述高位数据焊盘区域并且在所述高位数据焊盘区域上方的附加焊盘区域中，
其中，所述反转的终止数据选通信号焊盘在内部连接到所述高位数据屏蔽信号焊盘，所述反转的终止数据选通信号焊盘用于将所述半导体存储器芯片连接到具有第二配置的第二半导体存储器封装中的第二印刷电路板PCB，并且所述高位数据屏蔽信号焊盘用于将所述半导体存储器芯片连接到具有与第二配置不同的第一配置的第一半导体存储器封装中的第一PCB。
2.根据权利要求1所述的半导体存储器芯片，其中，当所述半导体存储器芯片被安置在所述第一半导体存储器封装中时，所述半导体存储器芯片通过所述高位数据焊盘发送高位数据，并且当所述半导体存储器芯片被安置在所述第二半导体存储器封装或第三半导体存储器封装中时，所述半导体存储器芯片通过所述高位数据焊盘发送低位数据。
3.根据权利要求2所述的半导体存储器芯片，进一步包括：
数据屏蔽信号/终止数据选通信号焊盘，被安置在所述附加焊盘区域中，
其中，所述数据屏蔽信号/终止数据选通信号焊盘在内部连接到所述低位数据屏蔽信号焊盘，所述数据屏蔽信号/终止数据选通信号焊盘用于将所述半导体存储器芯片连接到所述第二半导体存储器封装中的所述第二PCB或所述第三半导体存储器封装中的第三PCB，并且所述低位数据屏蔽信号焊盘用于将半导体存储器芯片连接到第一半导体存储器封装中的第一PCB。
4.根据权利要求3所述的半导体存储器芯片，进一步包括：
附加数据选通信号对焊盘，被安置在所述附加焊盘区域中，
其中，所述附加数据选通信号对焊盘在内部连接到所述高位数据选通信号对焊盘，所述附加数据选通信号对焊盘用于将所述半导体存储器芯片连接到所述第二半导体存储器封装中的第二PCB或连接到所述第三半导体存储器封装中的第三PCB，并且所述高位数据选通信号对焊盘用于将所述半导体存储器芯片连接到所述第一半导体存储器封装中的第一PCB。
5.根据权利要求4所述的半导体存储器芯片，其中，所述高位数据屏蔽信号焊盘被布置在所述高位数据焊盘区域中的左下侧，所述低位数据屏蔽信号焊盘被布置在所述低位数据焊盘区域中的右上侧，所述高位数据选通信号对焊盘被布置在所述高位数据焊盘区域中的右上侧，所述反转的终止数据选通信号焊盘被布置在所述附加焊盘区域中的左上侧，所述数据屏蔽信号/终止数据选通信号焊盘被布置在所述附加焊盘区域中的右侧，并且所述附加数据选通信号对焊盘被布置在所述附加焊盘区域中的反转的终止数据选通信号焊盘下方。
6.根据权利要求3所述的半导体存储器芯片，进一步包括：
空区域，被布置在所述附加焊盘区域中的反转的终止数据选通信号焊盘下方。
7.根据权利要求6所述的半导体存储器芯片，其中，所述高位数据屏蔽信号焊盘被布置在所述高位数据焊盘区域中的左下侧，所述低位数据屏蔽信号焊盘被布置在所述低位数据焊盘区域中的右上侧，所述反转的终止数据选通信号焊盘被布置在所述附加焊盘区域中的左侧，并且所述数据屏蔽信号/终止数据选通信号焊盘被布置在所述附加焊盘区域中的右侧。
8.根据权利要求2所述的半导体存储器芯片，其中，第一半导体存储器封装、第二半导体存储器封装和第三半导体存储器封装分别是×16n、×8n和×4n半导体存储器封装，并且第一、第二和第三配置具有由电子器件工程联合委员会(JEDEC)标准化的焊球布置，其中n是等于或大于1的整数。
9.一种半导体存储器芯片，包括：
多个高位数据焊盘，被安置在所述半导体存储器芯片的表面上的高位数据焊盘区域中；
高位数据选通信号对焊盘，被安置在所述高位数据焊盘区域中；
高位数据屏蔽信号焊盘，被安置在所述高位数据焊盘区域中；
多个低位数据焊盘，被安置在所述表面上的低位数据焊盘区域中，其中所述低位数据焊盘区域邻近所述高位数据焊盘区域并位于所述高位数据焊盘区域下方；
低位数据选通信号对焊盘，被安置在所述低位数据焊盘区域中；
低位数据屏蔽信号焊盘，被安置在所述低位数据焊盘区域中；以及
数据屏蔽信号/终止数据选通信号焊盘，被安置在邻近所述高位数据焊盘区域并且在所述高位数据焊盘区域上方的附加焊盘区域中，
其中，所述数据屏蔽信号/终止数据选通信号焊盘在内部连接到所述低位数据屏蔽信号焊盘，所述数据屏蔽信号/终止数据选通信号焊盘用于将所述半导体存储器芯片连接到第二半导体存储器封装中的第二印刷电路板(PCB)或第三半导体存储器封装中的第三PCB，并且所述低位数据屏蔽信号焊盘用于将所述半导体存储器芯片连接到第一半导体存储器封装中的第一PCB，
其中，所述第一半导体存储器封装具有第一配置，所述第二半导体存储器封装具有第二配置，所述第三半导体存储器封装具有第三配置，并且所述第一配置、所述第二配置和所述第三配置彼此不同。
10.根据权利要求9所述的半导体存储器芯片，其中，当所述半导体存储器芯片被安置在所述第一半导体存储器封装中时，所述半导体存储器芯片通过所述高位数据焊盘发送高位数据，并且当所述半导体存储器芯片被安置在所述第二半导体存储器封装或第三半导体存储器封装中时，所述半导体存储器芯片通过所述高位数据焊盘发送低位数据。
11.根据权利要求10所述的半导体存储器芯片，进一步包括：
被安置在所述附加焊盘区域中的附加数据选通信号对焊盘，其中，所述附加数据选通信号对焊盘在内部连接到所述高位数据选通信号对焊盘，所述附加数据选通信号对焊盘用于将所述半导体存储器芯片连接到第二PCB或第三PCB，并且所述高位数据选通信号对焊盘用于将所述半导体存储器芯片连接到第一PCB。
12.根据权利要求11所述的半导体存储器芯片，其中，所述低位数据屏蔽信号焊盘被布置在所述低位数据焊盘区域中的右上侧，所述高位数据选通信号对焊盘被布置在所述高位数据焊盘区域中的右上侧，所述数据屏蔽信号/终止数据选通信号焊盘被布置在所述附加焊盘区域中的右侧，并且所述附加数据选通信号对焊盘被布置为邻近所述附加焊盘区域中的左侧的高位数据选通信号对焊盘。
13.一种半导体存储器封装，包括：
半导体存储器芯片，包括：多个高位数据焊盘，被安置在所述半导体存储器芯片的表面上的高位数据焊盘区域中；高位数据选通信号对焊盘，被安置在所述高位数据焊盘区域中；高位数据屏蔽信号焊盘，被安置在所述高位数据焊盘区域中；多个低位数据焊盘，被安置在所述表面上的低位数据焊盘区域中，其中所述低位数据焊盘区域邻近所述高位数据焊盘区域并位于所述高位数据焊盘区域下方；低位数据选通信号对焊盘，被安置在所述低位数据焊盘区域中；低位数据屏蔽信号焊盘，被安置在所述低位数据焊盘区域中；以及反转的终止数据选通信号焊盘，被安置在邻近所述高位数据焊盘区域并且在所述高位数据焊盘区域上方的附加焊盘区域中，其中，所述反转的终止数据选通信号焊盘在内部连接到所述高位数据屏蔽信号焊盘，并用于具有第二配置的第二半导体存储器封装，并且所述高位数据屏蔽信号焊盘用于具有与第二配置不同的第一配置的第一半导体存储器封装；以及
印刷电路板PCB，包括布置在与所述半导体存储器芯片的所述高位数据焊盘和所述反转的终止数据选通信号焊盘对应的位置上的第一板焊盘、以及布置用于连接与所述第一板焊盘对应的所述第二半导体存储器封装的第一板焊盘和第一焊球的线，
其中，所述半导体存储器封装是所述第一半导体存储器封装和所述第二半导体存储器封装中的一个。
14.根据权利要求13所述的半导体存储器封装，其中，所述半导体存储器芯片针对所述第一半导体存储器封装通过所述高位数据焊盘发送高位数据，并且针对所述第二半导体存储器封装和第三半导体存储器封装通过高位数据焊盘发送低位数据，其中所述第三半导体存储器封装具有不同于第一配置和第二配置的第三配置。
15.根据权利要求14所述的半导体存储器封装，其中，所述半导体存储器芯片进一步包括被安置在所述附加焊盘区域中的数据屏蔽信号/终止数据选通信号焊盘，
其中，所述数据屏蔽信号/终止数据选通信号焊盘在内部连接到所述低位数据屏蔽信号焊盘并用于所述第二半导体存储器封装和所述第三半导体存储器封装，并且所述低位数据屏蔽信号焊盘用于所述第一半导体存储器封装，
其中，所述PCB包括布置在与所述数据屏蔽信号/终止数据选通信号焊盘对应的位置上的第二板焊盘、以及布置用于连接所述第二板焊盘和与所述第二板焊盘对应的所述第二半导体存储器封装或所述第三半导体存储器封装的第二焊球的线。
16.根据权利要求15所述的半导体存储器封装，
其中，所述半导体存储器芯片进一步包括被安置在所述附加焊盘区域中的附加数据选通信号对焊盘，
其中，所述附加数据选通信号对焊盘在内部连接到所述高位数据选通信号对焊盘并用于所述第二半导体存储器封装和所述第三半导体存储器封装，并且所述高位数据选通信号对焊盘用于所述第一半导体存储器封装，
其中，所述PCB包括布置在与所述附加数据选通信号对焊盘对应的位置上的第三板焊盘、以及布置用于连接所述第三板焊盘和与所述第三板焊盘对应的所述第二半导体存储器封装或所述第三半导体存储器封装的第三焊球的线。
17.根据权利要求15所述的半导体存储器封装，其中，所述半导体存储器芯片包括被布置在所述附加焊盘区域中的反转的终止数据选通信号焊盘下方的空区域，
其中，所述PCB包括布置在与所述高位数据选通信号对焊盘对应的位置上的第三板焊盘、布置在与所述空区域对应的位置上的板空区域、以及布置穿过所述板空区域以用于连接所述第三板焊盘和所述第二半导体存储器封装或所述第三半导体存储器封装的第三焊球的线。
18.根据权利要求14所述的半导体存储器封装，其中，第一半导体存储器封装、第二半导体存储器封装和第三半导体存储器封装分别是×16n、×8n和×4n半导体存储器封装，并且第一、第二和第三配置具有由电子器件工程联合委员会(JEDEC)标准化的焊球布置，其中n是等于或大于1的整数。
19.一种半导体存储器封装，包括：
半导体存储器芯片，包括：
高位数据焊盘，被安置在所述半导体存储器芯片的表面上的高位数据焊盘区域中；
多个高位数据选通信号对焊盘，被安置在所述高位数据焊盘区域中；
高位数据屏蔽信号焊盘，被安置在所述高位数据焊盘区域中；
多个低位数据焊盘，被安置在所述表面上的低位数据焊盘区域中，其中所述低位数据焊盘区域邻近所述高位数据焊盘区域并位于所述高位数据焊盘区域下方；
低位数据选通信号对焊盘，被安置在所述低位数据焊盘区域中；
低位数据屏蔽信号焊盘，被安置在所述低位数据焊盘区域中；以及
数据屏蔽信号/终止数据选通信号焊盘，被安置在邻近所述高位数据焊盘区域并且在所述高位数据焊盘区域上方的附加焊盘区域中，
其中，所述数据屏蔽信号/终止数据选通信号焊盘在内部连接到所述低位数据屏蔽信号焊盘并用于具有第二配置的第二半导体存储器封装和具有第三配置的第三半导体存储器封装，并且所述低位数据屏蔽信号焊盘用于具有第一配置的第一半导体存储器封装，
其中，所述第一配置、所述第二配置和所述第三配置彼此不同；以及
印刷电路板PCB，包括布置在与所述半导体存储器芯片的所述高位数据焊盘和所述数据屏蔽信号/终止数据选通信号焊盘对应的位置上的第一板焊盘、以及布置用于连接所述第一板焊盘和与所述第一板焊盘对应的所述第二半导体存储器封装或所述第三半导体存储器封装的第一焊球的线，
其中，所述半导体存储器封装是所述第一半导体存储器封装、所述第二半导体存储器封装和所述第三半导体存储器封装中的一个。
20.根据权利要求19所述的半导体存储器封装，其中，所述半导体存储器芯片针对所述第一半导体存储器封装通过所述高位数据焊盘发送高位数据，并且针对所述第二半导体存储器封装和第三半导体存储器封装通过高位数据焊盘发送低位数据。
21.根据权利要求20所述的半导体存储器封装，其中，所述半导体存储器芯片进一步包括被安置在所述附加焊盘区域中的附加数据选通信号对焊盘，
其中，所述附加数据选通信号对焊盘在内部连接到所述高位数据选通信号对焊盘并用于所述第二半导体存储器封装和所述第三半导体存储器封装，并且所述高位数据选通信号对焊盘用于所述第一半导体存储器封装，
其中，所述PCB包括布置在与所述附加数据选通信号对焊盘对应的位置上的第二板焊盘、以及布置用于连接所述第二板焊盘和与所述第二板焊盘对应的所述第二半导体存储器封装或所述第三半导体存储器封装的第三焊球的线。
22.根据权利要求20所述的半导体存储器封装，其中，所述半导体存储器芯片进一步包括邻近所述附加焊盘区域中的高位数据选通信号对焊盘的空区域，其中所述空区域被布置在布置有所述第二半导体存储器封装和所述第三半导体存储器封装的数据选通信号对焊球的方向上，
其中，所述PCB包括布置在与所述高位数据选通信号对焊盘对应的位置上的第二板焊盘、在与所述空区域对应的位置上的板空区域、以及布置穿过所述板空区域以用于连接所述第二板焊盘和所述第二半导体存储器封装或所述第三半导体存储器封装的第三焊球的线。
23.一种电子系统，包括：
多个半导体存储器模块，包括多个半导体存储器封装；以及
包括存储器控制器的存储器系统，所述存储器控制器生成用于向所述多个半导体存储器模块输入数据以及从所述多个半导体存储器模块输出数据的地址和命令信号，
其中，所述多个半导体存储器封装中的每一个包括：
半导体存储器芯片，包括：
多个高位数据焊盘，被安置在所述半导体存储器芯片的表面上的高位数据焊盘区域中；
高位数据选通信号对焊盘，被安置在所述高位数据焊盘区域中；
高位数据屏蔽信号焊盘，被安置在所述高位数据焊盘区域中；
多个低位数据焊盘，被安置在所述表面上的低位数据焊盘区域中，其中所述低位数据焊盘区域邻近所述高位数据焊盘区域并位于所述高位数据焊盘区域下方；
低位数据选通信号对焊盘，被安置在所述低位数据焊盘区域中；
低位数据屏蔽信号焊盘，被安置在所述低位数据焊盘区域中；以及
反转的终止数据选通信号焊盘，被安置在邻近所述高位数据焊盘区域并且在所述高位数据焊盘区域上方的附加焊盘区域中，
其中，所述反转的终止数据选通信号焊盘在内部连接到所述高位数据屏蔽信号焊盘，所述反转的终止数据选通信号焊盘用于连接第二半导体存储器封装中的半导体存储器芯片，并且所述高位数据屏蔽信号焊盘用于连接第一半导体存储器封装中的半导体存储器芯片，其中，所述第一半导体存储器封装具有第一配置，并且所述第二半导体存储器封装具有不同于第一配置的第二配置；以及
印刷电路板PCB，包括布置在与所述半导体存储器芯片的所述反转的终止数据选通信号焊盘对应的位置上的第一板焊盘、以及布置用于连接与所述第一板焊盘对应的所述第二半导体存储器封装的第一板焊盘和第一焊球的线，
其中所述存储器系统被布置在系统板中。
24.根据权利要求23所述的电子系统，其中，所述半导体存储器芯片针对所述第一半导体存储器封装通过所述高位数据焊盘发送高位数据，并且针对所述第二半导体存储器封装和第三半导体存储器封装通过高位数据焊盘发送低位数据，其中所述第三半导体存储器封装具有不同于第一配置和第二配置的第三配置。
25.根据权利要求24所述的电子系统，其中，第一半导体存储器封装、第二半导体存储器封装和第三半导体存储器封装分别是×16n、×8n和×4n半导体存储器封装，并且第一、第二和第三配置具有由电子器件工程联合委员会(JEDEC)标准化的焊球布置，其中n是等于或大于1的整数。
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