CN113113386A - 包括具有中介桥的层叠的模块的半导体封装 - Google Patents

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Abstract

包括具有中介桥的层叠的模块的半导体封装。一种半导体封装包括下模块和层叠在下模块上的上模块。下模块和上模块中的每一个包括半导体芯片、中介桥、密封剂和再分布线RDL。中介桥被配置为包括第一通孔和第二通孔。上模块相对于下模块横向偏移第一通孔和第二通孔的阵列间距，使得上模块的第一通孔与下模块的第二通孔交叠并且连接。

Description

包括具有中介桥的层叠的模块的半导体封装
技术领域
本公开涉及半导体封装技术，更具体地，涉及包括具有中介桥(interposingbridge)的层叠的模块的半导体封装。
背景技术
近来，大量关注指向将多个半导体芯片集成到一个半导体封装中。即，已尝试增加封装集成密度以生产高速处理大量数据的高性能半导体封装。包括在各个半导体封装中的多个半导体芯片可垂直地层叠，从而导致半导体封装的厚度增加。为了补偿半导体封装的厚度的增加，已对半导体封装应用了扇出(fan-out)封装技术。
发明内容
根据实施方式，一种半导体封装包括下模块和层叠在下模块上的上模块。下模块包括：下半导体芯片；下中介桥，其与下半导体芯片间隔开，并且被配置为包括第一下通孔和第二下通孔；下密封剂，其包封下半导体芯片和下中介桥；以及下再分布线(RDL)，其延伸以将下半导体芯片连接到第一下通孔。上模块包括：上半导体芯片；上中介桥，其与上半导体芯片间隔开，并且被配置为包括第一上通孔和第二上通孔；上密封剂，其包封上半导体芯片和上中介桥；以及上RDL，其延伸以将上半导体芯片连接到第一上通孔。第一上通孔与第二下通孔交叠。
根据另一实施方式，一种半导体封装包括下模块和层叠在下模块上的上模块。下模块包括：下半导体芯片；以及第一下中介桥，其与下半导体芯片间隔开，并且被配置为包括第一下通孔和第二下通孔。第一下通孔设置在下半导体芯片和第二下通孔之间。下模块还包括第二下中介桥，第二下中介桥与第一下中介桥相比在下半导体芯片的相反侧与下半导体芯片间隔开，并且被配置为包括第三下通孔和第四下通孔。第四下通孔设置在下半导体芯片和第三下通孔之间。下模块还包括：下密封剂，其包封下半导体芯片以及第一下中介桥和第二下中介桥；第一下再分布线(RDL)，其延伸以将下半导体芯片连接到第一下通孔；以及第二下RDL，其延伸以将下半导体芯片连接到第三下通孔。上模块包括：上半导体芯片；以及第一上中介桥，其与上半导体芯片间隔开，并且被配置为包括第一上通孔和第二上通孔。第一上通孔设置在上半导体芯片和第二上通孔之间。上模块还包括第二上中介桥，第二上中介桥与第一上中介桥相比在上半导体芯片的相反侧与上半导体芯片间隔开，并且被配置为包括第三上通孔和第四上通孔。第四上通孔设置在上半导体芯片和第三上通孔之间。上模块还包括：上密封剂，其包封上半导体芯片以及第一上中介桥和第二上中介桥；第一上RDL，其延伸以将上半导体芯片连接到第一上通孔；以及第二上RDL，其延伸以将上半导体芯片连接到第三上通孔。第一上通孔与第二下通孔交叠。
根据另一实施方式，一种半导体封装包括下模块和层叠在下模块上的上模块。下模块和上模块中的每一个包括：半导体芯片；中介桥，其与半导体芯片间隔开，并且被配置为包括第一通孔和第二通孔；密封剂，其包封半导体芯片和中介桥；以及再分布线(RDL)，其延伸以将半导体芯片连接到第一通孔。上模块相对于下模块横向偏移第一通孔和第二通孔的阵列间距，使得上模块的第一通孔与下模块的第二通孔交叠并且连接。
附图说明
图1是示出根据实施方式的半导体封装的横截面图。
图2是示出包括在图1的半导体封装中的基础模块的平面图。
图3是示出包括在图1的半导体封装中的下模块的平面图。
图4是示出包括在图1的半导体封装中的上模块的平面图。
图5是示出图1所示的下中介桥和上中介桥的层叠部分的放大横截面图。
图6是示出图1所示的基础中介桥、下中介桥和上中介桥的层叠部分的放大横截面图。
图7是示出根据另一实施方式的半导体封装的横截面图。
图8是示出包括在图7的半导体封装中的基础模块的平面图。
图9是示出包括在图7的半导体封装中的下模块的平面图。
图10是示出包括在图7的半导体封装中的上模块的平面图。
图11是示出根据另一实施方式的半导体封装的横截面图。
图12和图13是示出图11所示的半导体封装的部分的放大横截面图。
图14是示出包括在图11的半导体封装中的基础模块的平面图。
图15是示出包括在图11的半导体封装中的下模块的平面图。
图16是示出包括在图11的半导体封装中的上模块的平面图。
图17是示出采用包括根据实施方式的半导体封装中的至少一个的存储卡的电子系统的框图。
图18是示出包括根据实施方式的半导体封装中的至少一个的另一电子系统的框图。
具体实施方式
本文所使用的术语可对应于考虑其在实施方式中的功能而选择的词语，术语的含义可根据实施方式所属领域的普通技术人员而不同地解释。如果详细定义，则可根据定义来解释术语。除非另外定义，否则本文所使用的术语(包括技术术语和科学术语)具有实施方式所属领域的普通技术人员通常理解的相同含义。
将理解，尽管本文中可使用术语“第一”、“第二”、“第三”等来描述各种元件，但是这些元件不应受这些术语限制。这些术语仅用于将一个元件与另一元件相区分，而非用于仅限定元件本身或意指特定顺序。
还将理解，当元件或层被称为在另一元件或层“上”、“上方”、“下面”、“下方”或“外侧”时，该元件或层可与该另一元件或层直接接触，或者可存在中间元件或层。用于描述元件或层之间的关系的其它词语应该以类似方式解释(例如，“在...之间”与“直接在...之间”或者“相邻”与“直接相邻”)。
诸如“在...之下”、“在...下面”、“下”、“上面”、“上”、“顶部”、“底部”等的空间相对术语可用于描述元件和/或特征与另一元件和/或特征的关系(例如，如附图所示)。将理解，除了附图中描绘的取向之外，空间相对术语旨在涵盖装置在使用和/或操作中的不同取向。例如，当附图中的装置翻转时，被描述为在其它元件或特征下面和/或之下的元件将被取向为在其它元件或特征上面。装置可按照其它方式取向(旋转90度或处于其它取向)并且相应地解释本文中所使用的空间相对描述语。
在以下实施方式中，半导体封装可包括诸如半导体芯片或半导体管芯的电子器件。半导体芯片或半导体管芯可通过使用划片工艺将诸如晶圆的半导体基板分离成多片来获得。半导体芯片可对应于存储器芯片、逻辑芯片、专用集成电路(ASIC)芯片、应用处理器(AP)、图形处理单元(GPU)、中央处理单元(CPU)或系统芯片(SoC)。存储器芯片可包括集成在半导体基板上的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、NAND型闪存电路、NOR型闪存电路、磁随机存取存储器(MRAM)电路、电阻式随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片可包括集成在半导体基板上的逻辑电路。半导体封装可用在诸如移动电话的通信系统、与生物技术或保健关联的电子系统或可穿戴电子系统中。半导体封装可适用于物联网(IoT)。
贯穿说明书，相同的标号表示相同的元件。即使标号未参照一幅图提及或描述，该标号也可参照另一幅图提及或描述。另外，即使标号未在一幅图中示出，其也可参照另一幅图提及或描述。
图1是示出根据实施方式的半导体封装10的横截面图。
参照图1，半导体封装10可被配置为包括互连层100、基础模块200、下模块300和上模块400。最上模块500可另外层叠在上模块400上。
基础模块200可设置在互连层100上。下模块300和上模块400可依次垂直层叠在基础模块200上。上模块400可层叠在下模块300上以相对于下模块300横向偏移。上模块400可相对于下模块300横向偏移，从而生成阶梯状结构。另外层叠在上模块400上的最上模块500也可在与上模块400相对于下模块300偏移的相同方向上相对于上模块400横向偏移。
半导体封装10还可包括封装密封剂190。封装密封剂190可形成在基础模块200上以覆盖和包封下模块300、上模块400和最上模块500。封装密封剂190可使用各种包封材料中的至少一种形成。可通过模制环氧模塑料(EMC)材料来形成封装密封剂190。
基础模块200、下模块300、上模块400和最上模块500可构成嵌入在半导体封装10中的一个子封装或一个封装的单元。基础模块200、下模块300、上模块400和最上模块500中的每一个可以是被模块化以嵌入半导体芯片的构件。基础模块200、下模块300、上模块400和最上模块500可被组装或层叠以生成半导体封装10。基础模块200、下模块300、上模块400和最上模块500的层叠结构可具有与堆叠式封装(PoP)的配置类似的配置。下模块300可被视为设置在上模块400下方的模块，最上模块500可被视为设置在上模块400上的模块。另一模块可另外层叠在最上模块500上。
图2是示出包括在图1的半导体封装10中的基础模块200的平面图。
参照图1和图2，基础模块200可被配置为包括基础半导体芯片210、基础中介桥230和基础密封剂290。基础模块200可包括由基础密封剂290包封的基础半导体芯片210和基础中介桥230。基础模块200可提供设置下模块300的基础结构。另外，基础模块200可提供设置在下模块300和互连层100之间的基础结构。
基础半导体芯片210可以是集成有存储器装置的电路的存储器半导体芯片。存储器装置可以是DRAM装置。基础中介桥230可与基础半导体芯片210横向间隔开。
基础中介桥230可对应于将下模块300垂直地电连接到互连层100的垂直连接构件。基础中介桥230可包括充当垂直连接器的第一至第三基础通孔231、232和233。基础通孔231、232和233可以是垂直穿透基础中介桥230的主体的导电构件。
基础通孔231、232和233可以是硅通孔(TSV)。基础通孔231、232和233可形成为包括诸如铜材料或导电材料的金属材料。由于基础通孔231、232和233可使用TSV形成，所以可增加形成在有限平面面积中的基础通孔231、232和233的数量。基础中介桥230的主体可以是硅管芯或硅芯片。
在基础模块200中，基础半导体芯片210与第一基础通孔231之间的距离可短于基础半导体芯片210与第二基础通孔232之间的距离。基础半导体芯片210与第三基础通孔233之间的距离可大于基础半导体芯片210与第二基础通孔232之间的距离。在基础中介桥230中，第一至第三基础通孔231、232和233可彼此电断开。即，第一至第三基础通孔231、232和233可彼此电隔离或物理分离。
基础密封剂290可形成为覆盖基础半导体芯片210和基础中介桥230。基础密封剂290可填充基础半导体芯片210和基础中介桥230之间的间隙，并且可将两者保持在一起。基础密封剂290可被模制为形成基础模块200的形状。基础密封剂290可使用各种包封材料中的至少一种来形成。例如，可通过模制环氧模塑料(EMC)材料来形成基础密封剂290。
参照图1，互连层100可包括导电互连图案120。互连图案120可以是设置在介电层110中的导电图案。介电层110可形成为包括各种介电材料中的至少一种。介电层110可形成为包括层叠的多个介电层。外连接器130可附接到互连层100。外连接器130可以是将半导体封装10电连接到外部装置或外部系统的连接构件。外连接器130可以是焊球。
第一至第四互连图案121、122、123和124可设置在介电层110中以构成互连图案120。第一互连图案121可以是将基础半导体芯片210的芯片焊盘211电连接到外连接器130的第一外连接器131的导电图案。第二互连图案122可以是将第一基础通孔231电连接到外连接器130的第二外连接器132的导电图案。第三互连图案123可以是将第二基础通孔232电连接到外连接器130的第三外连接器133的导电图案。第四互连图案124可以是将第三基础通孔233电连接到外连接器130的第四外连接器134的导电图案。第一互连图案121、第二互连图案122、第三互连图案123和第四互连图案124可提供彼此独立的电路径，以将基础半导体芯片210和第一至第三基础通孔231、232和233连接到外连接器130。
可通过在基础模块200上层叠介电层110和互连图案120来形成互连层100。由于通过在基础模块200上直接层叠多个层和多个图案来形成互连层100，所以可形成厚度小于正常印刷电路板(PCB)的厚度的互连层100。由于互连层100可形成为比PCB薄，所以半导体封装10可比具有PCB而非互连层100的正常半导体封装相对更薄。互连层100可形成为覆盖基础半导体芯片210的表面，并且可延伸以覆盖基础密封剂290的表面。具有互连层100的半导体封装10可被视为具有扇出封装的结构。
图3是示出包括在图1的半导体封装10中的下模块300的平面图。
参照图1和图3，下模块300可垂直层叠在基础模块200上。下模块300可被配置为包括下半导体芯片310、下中介桥330和下密封剂390。下半导体芯片310可被配置为包括存储器装置。
下中介桥330可与下半导体芯片310横向间隔开。下中介桥330可具有与基础中介桥230基本上相同的配置。下中介桥330可对应于将上模块400垂直地电连接到基础模块200的基础中介桥230的垂直连接构件。下中介桥330可包括第一至第三下通孔331、332和333。下通孔331、332和333可以是垂直穿透下中介桥330的主体的TSV。
在下模块300中，下半导体芯片310与第一下通孔331之间的距离可短于下半导体芯片310与第二下通孔332之间的距离。下半导体芯片310与第三下通孔333之间的距离可大于下半导体芯片310与第二下通孔332之间的距离。
下密封剂390可形成为覆盖下半导体芯片310和下中介桥330。下密封剂390可填充下半导体芯片310和下中介桥330之间的间隙，并且可将两者保持在一起。下密封剂390可被模制为形成下模块300的形状。
下模块300还可包括下再分布线(RDL)370。下RDL 370可以是延伸以将下半导体芯片310连接到第一下通孔331的导电图案。下RDL 370的第一端可与下半导体芯片310的芯片焊盘311交叠，下RDL 370的第二端可与第一下通孔331交叠。下RDL 370可与第二下通孔332和第三下通孔333断开。因此，第二下通孔332和第三下通孔333可与下半导体芯片310电隔离或物理分离。通孔焊盘379可分别与第二下通孔332和第三下通孔333交叠。通孔焊盘379可在形成下RDL 370时形成。介电层340可形成为覆盖下RDL 370以将下RDL 370彼此电隔离。
参照图1，下模块300可垂直层叠在基础模块200上。第一至第三下通孔331、332和333可分别与第一至第三基础通孔231、232和233交叠。第一至第三下通孔331、332和333可分别电连接到第一至第三基础通孔231、232和233。
内连接器380可设置在下模块300和基础模块200之间以将下模块300电连接到基础模块200。第一至第三下通孔331、332和333可通过内连接器380分别电连接到第一至第三基础通孔231、232和233。第一组内连接器380可设置在第一基础通孔231和下RDL 370之间以将第一基础通孔231电连接到下RDL 370。第二组和第三组内连接器380可将第二基础通孔232和第三基础通孔233电连接到通孔焊盘379中的相应一个。内连接器380可以是诸如导电凸块的连接构件。内连接器380可以是具有金属材料(例如，铜材料或焊料材料)的凸块。
支撑件360可设置在下模块300和基础模块200之间以支撑下模块300。支撑件360可与内连接器380间隔开。由于内连接器380与下模块300的下中介桥330交叠，所以在没有支撑件360的情况下下模块300可能倾斜。支撑件360可与下半导体芯片310交叠，从而支撑下模块300以使得下模块300维持其水平平衡。支撑件360可附接到下模块300的介电层340的表面。支撑件360可附接到基础模块200的基础密封剂290的表面。可使用与基础模块200和下模块300电隔离的虚设凸块来实现支撑件360。支撑件360可由金属材料形成。另选地，支撑件360可由诸如聚合物材料或树脂材料的绝缘材料形成。
图4是示出包括在图1的半导体封装20中的上模块400的平面图。
参照图1和图4，上模块400可垂直层叠在下模块300上。上模块400可被配置为包括上半导体芯片410、上中介桥430、上密封剂490和上RDL 470。上半导体芯片410可被配置为包括存储器装置。
上中介桥430可与上半导体芯片410横向间隔开。上中介桥430可以是将最上模块500垂直电连接到下模块300的下中介桥330的垂直连接构件。上中介桥430可包括第一至第三上通孔431、432和433。上通孔431、432和433可以是垂直穿透上中介桥430的主体的TSV。
在上模块400中，上半导体芯片410与第一上通孔431之间的距离可短于上半导体芯片410与第二上通孔432之间的距离。上半导体芯片410与第三上通孔433之间的距离可大于上半导体芯片410与第二上通孔432之间的距离。
上密封剂490可形成为覆盖上半导体芯片410和上中介桥430。上密封剂490可填充上半导体芯片410与上中介桥430之间的间隙，并且可将两者保持在一起。上密封剂490可被模制为形成上模块400的形状。
上RDL 470可以是延伸以将上半导体芯片410连接到第一上通孔431的导电图案。上RDL 470的第一端可与上半导体芯片410的芯片焊盘411交叠，上RDL 470的第二端可与第一上通孔431交叠。上RDL 470可与第二上通孔432和第三上通孔433断开。因此，第二上通孔432和第三上通孔433可与上半导体芯片410电隔离或物理分离。通孔焊盘479可分别与第二上通孔432和第三上通孔433交叠。介电层440可形成为覆盖上RDL 470以将上RDL 470彼此电隔离。
图5是示出图1所示的下中介桥330和上中介桥430的层叠部分的放大横截面图。
参照图1和图5，第一上通孔431可被设置为与第二下通孔332垂直交叠，并且可电连接到第二下通孔332。第二上通孔432可电连接到第三下通孔333。第一组内连接器480可与第一上通孔431交叠以将上RDL 470连接到第二下通孔332。第二组内连接器480可与第二上通孔432交叠以将一些通孔焊盘479连接到第三下通孔333。支撑件460可另外设置在上模块400和下模块300之间以支撑上模块400。
上模块400可层叠以相对于下模块300偏移，使得第一上通孔431与第二下通孔332垂直交叠。结果，上模块400可相对于下模块300横向偏移。上模块400可层叠在下模块300上以相对于下模块300横向偏移彼此相邻的第一下通孔331和第二下通孔332的阵列间距D1。上模块400与下模块300之间的偏移距离D2可等于彼此相邻的第一下通孔331和第二下通孔332的阵列间距D1。由于上模块400层叠以相对于下模块300偏移，所以当从平面图看时，上模块400的边缘部分400E可从下模块300的边缘部分300E的侧表面突出。
图6是示出图1所示的基础中介桥230、下中介桥330和上中介桥430的层叠部分的放大横截面图。
参照图1和图6，上模块400可层叠以相对于下模块300偏移以提供第一电路径P1，各条第一电路径P1包括芯片焊盘411、上RDL 470、上模块400的内连接器480、第二下通孔332、下模块300的通孔焊盘379、下模块300的内连接器380、第二基础通孔232、第三互连图案123和第三外连接器133。第一电路径P1可将上模块400电连接到第三外连接器133。第一电路径P1可与下半导体芯片310和基础半导体芯片210电断开以仅充当将上半导体芯片410电连接到第三外连接器133的路径。上RDL 470、第一上通孔431和第二下通孔332可构成与第一下通孔331和下RDL 370电断开的独立路径。
上模块400可层叠以相对于下模块300偏移以提供第二电路径P2，各条第二电路径P2包括芯片焊盘311、下RDL 370、下模块300的内连接器380、第一基础通孔231、第二互连图案122和第二外连接器132。第二电路径P2可仅是将下模块300电连接到第二外连接器132的路径。第二电路径P2可与上半导体芯片410和基础半导体芯片210电断开以仅充当将基础半导体芯片310电连接到第二外连接器132的路径。
由于第一电路径P1被配置为独立于第二电路径P2，所以可通过第一电路径P1和第二电路径P2将不同的数据信号独立地施加到上半导体芯片410和下半导体芯片310。如果第一电路径P1电连接到第二电路径P2，则可能需要操作以将上半导体芯片410和下半导体芯片310彼此区分，以将数据信号施加到上半导体芯片410和下半导体芯片310中的仅一个。即，在通过彼此电连接的第一电路径P1和第二电路径P2发送数据信号时，可能另外需要生成芯片选择信号的芯片选择逻辑电路以选择上半导体芯片410和下半导体芯片310中的一个。
根据半导体封装10，不需要芯片选择逻辑电路。由于上半导体芯片410和下半导体芯片310通过彼此独立的第一电路径P1和第二电路径P2独立地与外部系统或另一外部模块通信，所以在半导体封装操作时不需要额外操作来选择上半导体芯片410和下半导体芯片310中的一个。
再参照图1、图3和图4，上模块400可被配置为具有与下模块300基本上相同的配置。构成上模块400的上半导体芯片410、上中介桥430和上RDL 470可分别具有与构成下模块300的下半导体芯片310、下中介桥330和下RDL 370基本上相同的配置。即，上模块400和下模块300可具有基本上相同的配置。
再参照图1，最上模块500可层叠在上模块400上以相对于上模块400偏移。最上模块500也可具有与下模块300基本上相同的配置。最上模块500也可具有与上模块400基本上相同的配置。
图7是示出根据另一实施方式的半导体封装20的横截面图。
参照图7，半导体封装20可被配置为包括互连层2100、基础模块2200、下模块2300、上模块2400、最上模块2500和封装密封剂2190。上模块2400可层叠在下模块2300上以相对于下模块2300偏移。
图8是示出包括在图7的半导体封装20中的基础模块2200的平面图。
参照图7和图8，基础模块2200可被配置为包括基础半导体芯片2210、基础中介桥2230和基础密封剂2290。基础中介桥2230可包括排列在基础中介桥2230的主体中的第一至第三基础通孔2231、2232和2233。基础半导体芯片2210与第一基础通孔2231之间的距离可大于基础半导体芯片2210与第二基础通孔2232之间的距离。基础半导体芯片2210与第三基础通孔2233之间的距离可短于基础半导体芯片2210与第二基础通孔2232之间的距离。
再参照图7，互连层2100可包括介电层2110以及设置在介电层2110中的导电互连图案2120。外连接器2130可附接到互连层2100。互连图案2120的第一互连图案2121可以是将基础半导体芯片2210的芯片焊盘2211电连接到外连接器2130的第一外连接器2131的导电图案。互连图案2120的第二互连图案2122可以是将第一基础通孔2231电连接到外连接器2130的第二外连接器2132的导电图案。互连图案2120的第三互连图案2123可将第二基础通孔2232电连接到外连接器2130的第三外连接器2133。互连图案2120的第四互连图案2124可将第三基础通孔2233电连接到外连接器2130的第四外连接器2134。
图9是示出包括在图7的半导体封装20中的下模块2300的平面图。
参照图7和图8，下模块2300可被配置为包括下半导体芯片2310、下中介桥2330、下密封剂2390和下RDL 2370。下中介桥2330可包括排列在下中介桥2330的主体中的第一至第三下通孔2331、2332和2333。下半导体芯片2310与第二下通孔2332之间的距离可短于下半导体芯片2310与第一下通孔2331之间的距离。此外，下半导体芯片2310与第三下通孔2333之间的距离可短于下半导体芯片2310与第二下通孔2332之间的距离。
下RDL 2370可以是延伸以将下半导体芯片2310的芯片焊盘2311连接到第一下通孔2331的导电图案。各个下RDL 2370可以是具有与任一个第一下通孔2331交叠的交叠部分2370B以及将交叠部分2370B连接到任一个芯片焊盘2311的延伸部分2370A的导电图案。如图9所示，下RDL 2370的延伸部分2370A可延伸以绕过第二下通孔2332和第三下通孔2333。下RDL 2370可以是将第一下通孔2331电连接到下半导体芯片2310并与第二下通孔2332和第三下通孔2333电断开的导电图案。因此，第二下通孔2332和第三下通孔2333可与下半导体芯片2310电隔离或绝缘。
通孔焊盘2379可分别与第二下通孔2332和第三下通孔2333交叠。介电层2340可覆盖下RDL 2370以将下RDL 2370彼此电隔离或绝缘。
参照图7，第一至第三下通孔2331、2332和2333可分别与第一至第三基础通孔2231、2232和2233交叠。下模块2300可垂直层叠在基础模块2200上，使得第一至第三下通孔2331、2332和2333可分别电连接到第一至第三基础通孔2231、2232和2233。内连接器2380可设置在下中介桥2330和基础中介桥2230之间以将下RDL 2370电连接到第一基础通孔2231并将通孔焊盘2379电连接到第二基础通孔2232和第三基础通孔2233。第一至第三下通孔2331、2332和2333可通过内连接器2380分别电连接到第一至第三基础通孔2231、2232和2233。支撑件2360可另外设置在下模块2300和基础模块2200之间以支撑下模块2300。
图10是示出包括在图7的半导体封装20中的上模块2400的平面图。
参照图7和图10，上模块2400可层叠在下模块2300上以相对于下模块2300偏移。上模块2400可具有与下模块2300基本上相同的配置和形状。上模块2400可被配置为包括上半导体芯片2410、上中介桥2430、上密封剂2490和上RDL 2470。上中介桥2430可包括排列在上中介桥2430的主体中的第一至第三上通孔2431、2432和2433。上半导体芯片2410与第二上通孔2432之间的距离可短于上半导体芯片2410与第一上通孔2431之间的距离。此外，上半导体芯片2410与第三上通孔2433之间的距离可短于上半导体芯片2410与第二上通孔2432之间的距离。
上RDL 2470可以是延伸以将上半导体芯片2410的芯片焊盘2411连接到第一上通孔2431的导电图案。各个上RDL 2470可以是具有与任一个第一上通孔2431交叠的交叠部分2470B以及将交叠部分2470B连接到任一个芯片焊盘2411的延伸部分2470A的导电图案。如图10所示，上RDL 2470的延伸部分2470A可延伸以绕过第二上通孔2432和第三上通孔2433。上RDL 2470可以是将第一上通孔2431电连接到上半导体芯片2410并与第二上通孔2432和第三上通孔2433电断开的导电图案。因此，第二上通孔2432和第三上通孔2433可与上半导体芯片2410电隔离或绝缘。
通孔焊盘2379可分别与第二上通孔2432和第三上通孔2433交叠。介电层2440可覆盖上RDL 2470以将上RDL 2470彼此电隔离或绝缘。
参照图7，上模块2400可层叠在下模块2300上以相对于下模块2300横向偏移彼此相邻的第一下通孔2331和第二下通孔2332的阵列间距。因此，第一上通孔2431可与第二下通孔2332垂直交叠。第一上通孔2431可电连接到第二下通孔2332，并且第二上通孔2432可电连接到第三下通孔2333。第一组内连接器2480可与第一上通孔2431交叠以将上RDL 2470连接到第二下通孔2332。第二组内连接器2480可与第二上通孔2432交叠以将一些通孔焊盘2479连接到第三下通孔2333。支撑件2460可另外设置在上模块2400和下模块2300之间以支撑上模块2400。
参照图1、图9和图10，上模块2400可层叠以相对于下模块2300偏移以提供第一电路径，各条第一电路径包括芯片焊盘2411、上RDL 2470、上模块2400的内连接器2480、第二下通孔2332、下模块2300的通孔焊盘2379、下模块2300的内连接器2380、第二基础通孔2232、第三互连图案2123和第三外连接器2133。此外，上模块2400可层叠以相对于下模块2300偏移以提供第二电路径，各条第二电路径包括芯片焊盘2311、下RDL 2370、下模块2300的内连接器2380、第一基础通孔2231、第二互连图案2122和第二外连接器2132。由于第一电路径被配置为独立于第二电路径，所以可通过第一电路径和第二电路径将不同的数据信号独立地施加到上半导体芯片2410和下半导体芯片2310。
最上模块2500可层叠在上模块2400上以相对于上模块2400偏移。最上模块2500也可具有与下模块2300或上模块2400基本上相同的配置。
图11是示出根据另一实施方式的半导体封装30的横截面图。
参照图11，半导体封装30可被配置为包括互连层3100、基础模块3200、下模块3300、上模块3400、最上模块3500和封装密封剂3190。上模块3400可层叠在下模块3300上以相对于下模块3300偏移。
图12是示出图11所示的半导体封装30的左半侧的放大横截面图。图13是示出图11所示的半导体封装30的右半侧的放大横截面图。图14是示出包括在图11的半导体封装30中的基础模块3200的平面图。
参照图11、图13和图14，基础模块3200可层叠在互连层3100上，并且可被配置为包括基础半导体芯片3210、第一基础中介桥3230-1、第二基础中介桥3230-2和基础密封剂3290。
第一基础中介桥3230-1可与基础半导体芯片3210的一侧横向间隔开。第一基础中介桥3230-1可包括排列在第一基础中介桥3230的主体中的第一基础通孔3231-1、第二基础通孔3232-1和第五基础通孔3233-1。第一基础中介桥3230-1可具有与图1所示的基础中介桥230基本上相同的配置。基础半导体芯片3210与第一基础通孔3231-1之间的距离可短于基础半导体芯片3210与第二基础通孔3232-1之间的距离。此外，基础半导体芯片3210与第五基础通孔3233-1之间的距离可大于基础半导体芯片3210与第二基础通孔3232-1之间的距离。
第二基础中介桥3230-2可与基础半导体芯片3210-0的另一侧(第一基础中介桥3230-1的相反侧)横向间隔开。第二基础中介桥3230-2可包括排列在第二基础中介桥3230-2的主体中的第二基础通孔3231-2、第三基础通孔3232-2和第六基础通孔3233-2。第二基础中介桥3230-2可具有与图7所示的基础中介桥2230基本上相同的配置。基础半导体芯片3210与第三基础通孔3231-2之间的距离可大于基础半导体芯片3210与第四基础通孔3232-2之间的距离。此外，基础半导体芯片3210与第六基础通孔3233-2之间的距离可短于基础半导体芯片3210与第四基础通孔3232-2之间的距离。
再参照图11、图12和图13，互连层3100可包括介电层3110和导电互连图案3120，导电互连图案3120设置在介电层3110中。外连接器3130可附接到互连层3100。互连图案3120的第一互连图案3121-1可将基础半导体芯片3210的第一基础芯片焊盘3211-1电连接到外连接器3130的第一外连接器3131-1。互连图案3120的第五互连图案3121-2可将基础半导体芯片3210的第二基础芯片焊盘3211-2电连接到外连接器3130的第五外连接器3131-2。互连图案3120的第二互连图案3122-1可将第一基础通孔3231-1电连接到外连接器3130的第二外连接器3132-1。互连图案3120的第六互连图案3122-2可将第三基础通孔3231-2电连接到外连接器3130的第六外连接器3132-2。互连图案3120的第三互连图案3123-1可将第二基础通孔3232-1电连接到外连接器3130的第三外连接器3133-1。互连图案3120的第七互连图案3123-2可将第四基础通孔3232-2电连接到外连接器3130的第七外连接器3133-2。互连图案3120的第四互连图案3124-1可将第五基础通孔3233-1电连接到外连接器3130的第四外连接器3134-1，互连图案3120的第八互连图案3124-2可将第六基础通孔3233-2电连接到外连接器3130的第八外连接器3134-2。
图15是示出包括在图11的半导体封装30中的下模块3300的平面图。
参照图11、图13和图15，下模块3300可被配置为包括下半导体芯片3310、第一下中介桥3330-1、第二下中介桥3330-2、下密封剂3390、第一下RDL 3370-1和第二下RDL 3370-2。
第一下中介桥3330-1可与下半导体芯片3310的一侧横向间隔开。第一下中介桥3330-1可包括排列在第一下中介桥3330-1的主体中的第一下通孔3331-1、第二下通孔3332-1和第五下通孔3333-1。第一下中介桥3330-1可具有与图1所示的下中介桥330基本上相同的配置。下半导体芯片3310与第二下通孔3332-1之间的距离可大于下半导体芯片3310与第一下通孔3331-1之间的距离。此外，下半导体芯片3310与第五下通孔3333-1之间的距离可大于下半导体芯片3310与第二下通孔3332-1之间的距离。
第二下中介桥3330-2可与下半导体芯片3310的另一侧(第一下中介桥3330-1的相反侧)横向间隔开。第二下中介桥3330-2可包括排列在第二下中介桥3330-2的主体中的第三下通孔3331-2、第四下通孔3332-2和第六下通孔3333-2。第二下中介桥3330-2可具有与图7所示的下中介桥2330基本上相同的配置。下半导体芯片3310与第四下通孔3332-2之间的距离可短于下半导体芯片3310与第三下通孔3331-2之间的距离。此外，下半导体芯片3310与第六下通孔3333-2之间的距离可短于下半导体芯片3310与第四下通孔3332-2之间的距离。
第一下RDL 3370-1可以是延伸以将下半导体芯片3310的第一芯片焊盘3311-1连接到第一下通孔3331-1的导电图案。由于第二下通孔3332-1和第五下通孔3333-1与第一下RDL 3370-1断开，所以第二下通孔3332-1和第五下通孔3333-1可与下半导体芯片3310电隔离或绝缘。
第二下RDL 3370-2可以是延伸以将下半导体芯片3310的第二芯片焊盘3311-2连接到第三下通孔3331-2的导电图案。各个第二下RDL 3370-2可以是具有与任一个第三下通孔3331-2交叠的交叠部分3370B以及将交叠部分3370B连接到任一个第二芯片焊盘3311-2的延伸部分3370A的导电图案。如图15所示，第二下RDL 3370-2的延伸部分3370A可延伸以绕过第四下通孔3332-2和第六下通孔3333-2。第二下RDL3370-2可以是将第三下通孔3331-1电连接到下半导体芯片3310并与第四下通孔3332-2和第六下通孔3333-2电断开的导电图案。因此，第四下通孔3332-2和第六下通孔3333-2可与下半导体芯片3310电隔离或绝缘。
通孔焊盘3379可分别与第二下通孔3332-1、第五下通孔3333-1、第四下通孔3332-2和第六下通孔3333-2交叠。通孔焊盘3379可在形成第一下RDL 3370-1和第二下RDL 3370-2时形成。介电层3340可覆盖下RDL 3370-1和3370-2以将下RDL3370-1和3370-2彼此电隔离或绝缘。
下模块3300可垂直层叠在基础模块3200上，使得第一下通孔3331-1、第二下通孔3332-1、第五下通孔3333-1、第三下通孔3331-2、第四下通孔3332-2和第六下通孔3333-2分别与第一基础通孔3231-1、第二基础通孔3232-1、第五基础通孔3233-1、第三基础通孔3231-2、第四基础通孔3232-2和第六基础通孔3233-2交叠，并且分别电连接到第一基础通孔3231-1、第二基础通孔3232-1、第五基础通孔3233-1、第三基础通孔3231-2、第四基础通孔3232-2和第六基础通孔3233-2。一些内连接器3380可设置在下模块3300和基础模块3200之间以将第一下RDL 3370-1电连接到第一基础通孔3231-1并将一些通孔焊盘3379电连接到第二基础通孔3232-1和第五基础通孔3233-1。其余内连接器3380可设置在下模块3300和基础模块3200之间以将第二下RDL 3370-2电连接到第三基础通孔3231-2并将其它通孔焊盘3379电连接到第四基础通孔3232-2和第六基础通孔3233-2。
图16是示出包括在图11的半导体封装30中的上模块3400的平面图。
参照图11、图13和图16，上模块3400可被配置为包括上半导体芯片3410、第一上中介桥3430-1、第二上中介桥3430-2、上密封剂3490、第一上RDL 3470-1和第二上RDL 3470-2。
上模块3400可具有与下模块3300基本上相同的配置。构成上模块3400的上半导体芯片3410、第一上中介桥3430-1和第二上中介桥3430-2以及第一上RDL 3470-1和第二上RDL 3470-2可分别具有与构成下模块3300的下半导体芯片3310、第一下中介桥3330-1和第二下中介桥3330-2以及第一下RDL 3370-1和第二下RDL 3370-2基本上相同的配置。
第一上中介桥3430-1可与上半导体芯片3410的一侧横向间隔开。第一上中介桥3430-1可包括排列在第一上中介桥3430-1的主体中的第一上通孔3431-1、第二上通孔3432-1和第五上通孔3433-1。第一上中介桥3430-1可具有与图1所示的上中介桥340基本上相同的配置。上半导体芯片3410与第二上通孔3432-1之间的距离可大于上半导体芯片3410与第一上通孔3431-1之间的距离。此外，上半导体芯片3410与第五上通孔3433-1之间的距离可大于上半导体芯片3410与第二上通孔3432-1之间的距离。
第二上中介桥3430-2可与上半导体芯片3410的另一侧(第一上中介桥3430-1的相反侧)横向间隔开。第二上中介桥3430-2可包括排列在第二上中介桥3430-2的主体中的第三上通孔3431-2、第四上通孔3432-2和第六上通孔3433-2。第二上中介桥3430-2可具有与图7所示的上中介桥2430基本上相同的配置。上半导体芯片3410与第四上通孔3432-2之间的距离可短于上半导体芯片3410与第三上通孔3431-2之间的距离。此外，上半导体芯片3410与第六上通孔3433-2之间的距离可短于上半导体芯片3410与第四上通孔3432-2之间的距离。
第一上RDL 3470-1可以是延伸以将上半导体芯片3410的第一芯片焊盘3411-1连接到第一上通孔3431-1的导电图案。第二上RDL 3470-2可以是延伸以将上半导体芯片3410的第二芯片焊盘3411-2连接到第三上通孔3431-2的导电图案。各个第二上RDL 3470-2可以是具有与任一个第三上通孔3431-2交叠的交叠部分3370B以及将交叠部分3470B连接到任一个第二芯片焊盘3411-2的延伸部分3470A的导电图案。如图16所示，第二上RDL 3470-2的延伸部分3470A可延伸以绕过第四上通孔3432-2和第六上通孔3433-2。
通孔焊盘3479可分别与第二上通孔3432-1、第五上通孔3433-1、第四上通孔3432-2和第六上通孔3433-2交叠。介电层3440可覆盖上RDL 3470-1和3470-2以将上RDL 3470-1和3470-2彼此电隔离或绝缘。
参照图11和图13，上模块3400可垂直层叠在下模块3300上以相对于下模块3300偏移，使得第一上通孔3431-1分别与第二下通孔3332-1垂直交叠，以分别电连接到第二下通孔3332-1，并且第三上通孔3431-2分别与第四下通孔3332-2垂直交叠，以分别电连接到第四下通孔3332-2。上模块3400可层叠在下模块3300上以相对于下模块3300横向偏移彼此相邻的第一下通孔3331-1和第二下通孔3332-1的阵列间距。
最上模块3500可层叠在上模块3400上以相对于上模块3400偏移。最上模块3500也可具有与下模块3300或上模块3400基本上相同的配置。
上模块3400和下模块3300可通过不同的电路径独立地连接到外连接器3130。例如，如图13所示，可存在第一电路径，各条第一电路径包括上半导体芯片3410的第一芯片焊盘3411-1、第一上RDL 3470-1、上模块3400的内连接器3480、第二下通孔3332-1、下模块3300的通孔焊盘3379、下模块3300的内连接器3380、第二基础通孔3232-1、第三互连图案3123-1和第三外连接器3133-1。另外，可存在第二电路径，各条第二电路径包括下半导体芯片3310的第一芯片焊盘3311-1、第一下RDL3370-1、下模块3300的内连接器3380、第一基础通孔3231-1、第二互连图案3122-1和第二外连接器3132-1。由于第一电路径被配置为独立于第二电路径，所以可通过第一电路径和第二电路径将不同的数据信号独立地施加到上半导体芯片3410和下半导体芯片3310。
图17是示出包括采用根据实施方式的半导体封装中的至少一个的存储卡7800的电子系统的框图。存储卡7800包括诸如非易失性存储器装置的存储器7810以及存储控制器7820。存储器7810和存储控制器7820可存储数据或读出所存储的数据。存储器7810和存储控制器7820中的至少一个可包括根据实施方式的半导体封装中的至少一个。
存储器7810可包括应用了本公开的实施方式的技术的非易失性存储器装置。存储控制器7820可控制存储器7810，使得响应于来自主机7830的读/写请求而读出所存储的数据或者存储数据。
图18是示出包括根据实施方式的半导体封装中的至少一个的电子系统8710的框图。电子系统8710可包括控制器8711、输入/输出单元8712和存储器8713。控制器8711、输入/输出单元8712和存储器8713可通过提供数据移动的路径的总线8715来彼此联接。
在实施方式中，控制器8711可包括一个或更多个微处理器、数字信号处理器、微控制器和/或能够执行与这些组件基本上相同的功能的逻辑器件。控制器8711或存储器8713可包括根据本公开的实施方式的半导体封装中的至少一个。输入/输出单元8712可包括选自键区、键盘、显示装置、触摸屏等中的至少一个。存储器8713是用于存储数据的装置。存储器8713可存储要由控制器8711执行的数据和/或命令等。
存储器8713可包括诸如DRAM的易失性存储器装置和/或诸如闪存的非易失性存储器装置。例如，闪存可被安装到诸如移动终端或台式计算机的信息处理系统。闪存可构成固态盘(SSD)。在这种情况下，电子系统8710可在闪存系统中稳定地存储大量数据。
电子系统8710还可包括被配置为向通信网络发送数据以及从通信网络接收数据的接口8714。接口8714可为有线或无线型。例如，接口8714可包括天线或者有线或无线收发器。
电子系统8710可被实现为移动系统、个人计算机、工业计算机或者执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统和信息发送/接收系统中的任一个。
如果电子系统8710是能够执行无线通信的设备，则电子系统8710可用在使用CDMA(码分多址)、GSM(全球移动通信系统)、NADC(北美数字蜂窝)、E-TDMA(增强时分多址)、WCDMA(宽带码分多址)、CDMA2000、LTE(长期演进)或Wibro(无线宽带互联网)的技术的通信系统中。
如上所述结合一些实施方式公开了本发明的构思。本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可进行各种修改、添加和替换。因此，本说明书中所公开的实施方式不应从限制性角度考虑，而是应从例示性角度考虑。本发明的构思的范围不限于以上描述，而是由所附权利要求限定，等同范围内的所有独特特征应被解释为包括在本发明的构思内。
相关申请的交叉引用
本申请要求2020年1月10日提交的韩国申请No.10-2020-0003929的优先权，其整体通过引用并入本文。

Claims (20)

1.一种半导体封装，该半导体封装包括：
下模块；以及
层叠在所述下模块上的上模块，
其中，所述下模块包括：
下半导体芯片；
下中介桥，该下中介桥与所述下半导体芯片间隔开，并且被配置为包括第一下通孔和第二下通孔；
下密封剂，该下密封剂包封所述下半导体芯片和所述下中介桥；以及
下再分布线RDL，该下RDL延伸以将所述下半导体芯片连接到所述第一下通孔，
其中，所述上模块包括：
上半导体芯片；
上中介桥，该上中介桥与所述上半导体芯片间隔开，并且被配置为包括第一上通孔和第二上通孔；
上密封剂，该上密封剂包封所述上半导体芯片和所述上中介桥；以及
上RDL，该上RDL延伸以将所述上半导体芯片连接到所述第一上通孔，并且
其中，所述第一上通孔与所述第二下通孔交叠。
2.根据权利要求1所述的半导体封装，其中，所述上模块具有与所述下模块相同的配置。
3.根据权利要求2所述的半导体封装，
其中，所述上半导体芯片具有与所述下半导体芯片相同的配置；
其中，所述上中介桥具有与所述下中介桥相同的配置；并且
其中，所述上RDL具有与所述下RDL相同的形状。
4.根据权利要求3所述的半导体封装，其中，所述上模块相对于所述下模块横向偏移所述第一下通孔和所述第二下通孔的阵列间距。
5.根据权利要求1所述的半导体封装，
其中，所述第一上通孔与所述上半导体芯片之间的距离短于所述第二上通孔与所述上半导体芯片之间的距离；并且
其中，所述第一下通孔与所述下半导体芯片之间的距离短于所述第二下通孔与所述下半导体芯片之间的距离。
6.根据权利要求1所述的半导体封装，
其中，所述第二上通孔与所述上半导体芯片之间的距离短于所述第一上通孔与所述上半导体芯片之间的距离；并且
其中，所述第二下通孔与所述下半导体芯片之间的距离短于所述第一下通孔与所述下半导体芯片之间的距离。
7.根据权利要求6所述的半导体封装，
其中，所述上RDL从所述上半导体芯片延伸以绕过所述第二上通孔以到达所述第一上通孔；并且
其中，所述下RDL从所述下半导体芯片延伸以绕过所述第二下通孔以到达所述第一下通孔。
8.根据权利要求1所述的半导体封装，其中，所述上RDL和所述第二下通孔构成独立于所述下RDL的电路径。
9.根据权利要求1所述的半导体封装，该半导体封装还包括：
互连层，其中，所述下模块层叠在所述互连层上；以及
基础模块，该基础模块设置在所述互连层和所述下模块之间，
其中，所述基础模块包括：
基础半导体芯片；
基础中介桥，该基础中介桥与所述基础半导体芯片间隔开，并且被配置为包括第一基础通孔和第二基础通孔；以及
基础密封剂，该基础密封剂包封所述基础半导体芯片和所述基础中介桥。
10.根据权利要求9所述的半导体封装，其中，所述第一基础通孔和所述第二基础通孔分别与所述第一下通孔和所述第二下通孔交叠。
11.一种半导体封装，该半导体封装包括：
下模块；以及
层叠在所述下模块上的上模块，
其中，所述下模块包括：
下半导体芯片；
第一下中介桥，该第一下中介桥与所述下半导体芯片间隔开，并且被配置为包括第一下通孔和第二下通孔，其中，所述第一下通孔设置在所述下半导体芯片和所述第二下通孔之间；
第二下中介桥，该第二下中介桥与所述第一下中介桥相比在所述下半导体芯片的相反侧与所述下半导体芯片间隔开，并且被配置为包括第三下通孔和第四下通孔，其中，所述第四下通孔设置在所述下半导体芯片和所述第三下通孔之间；
下密封剂，该下密封剂包封所述下半导体芯片以及所述第一下中介桥和所述第二下中介桥；
第一下再分布线RDL，该第一下RDL延伸以将所述下半导体芯片连接到所述第一下通孔；以及
第二下RDL，该第二下RDL延伸以将所述下半导体芯片连接到所述第三下通孔，
其中，所述上模块包括：
上半导体芯片；
第一上中介桥，该第一上中介桥与所述上半导体芯片间隔开，并且被配置为包括第一上通孔和第二上通孔，其中，所述第一上通孔设置在所述上半导体芯片和所述第二上通孔之间；
第二上中介桥，该第二上中介桥与所述第一上中介桥相比在所述上半导体芯片的相反侧与所述上半导体芯片间隔开，并且被配置为包括第三上通孔和第四上通孔，其中，所述第四上通孔设置在所述上半导体芯片和所述第三上通孔之间；
上密封剂，该上密封剂包封所述上半导体芯片以及所述第一上中介桥和所述第二上中介桥；
第一上RDL，该第一上RDL延伸以将所述上半导体芯片连接到所述第一上通孔；以及
第二上RDL，该第二上RDL延伸以将所述上半导体芯片连接到所述第三上通孔，并且
其中，所述第一上通孔与所述第二下通孔交叠。
12.根据权利要求11所述的半导体封装，其中，所述上模块具有与所述下模块相同的配置。
13.根据权利要求12所述的半导体封装，
其中，所述上半导体芯片具有与所述下半导体芯片相同的配置；
其中，所述第一上中介桥具有与所述第一下中介桥相同的配置；
其中，所述第二上中介桥具有与所述第二下中介桥相同的配置；
其中，所述第一上RDL具有与所述第一下RDL相同的形状；并且
其中，所述第二上RDL具有与所述第二下RDL相同的形状。
14.根据权利要求13所述的半导体封装，其中，所述上模块相对于所述下模块横向偏移所述第一下通孔和所述第二下通孔的阵列间距。
15.根据权利要求14所述的半导体封装，
其中，所述第二上RDL从所述上半导体芯片延伸以绕过所述第四上通孔以到达所述第三上通孔；并且
其中，所述第二下RDL从所述下半导体芯片延伸以绕过所述第四下通孔以到达所述第三下通孔。
16.根据权利要求11所述的半导体封装，其中，所述第一上RDL和所述第二下通孔构成独立于所述第一下RDL的电路径。
17.根据权利要求11所述的半导体封装，该半导体封装还包括：
互连层，其中，所述下模块层叠在所述互连层上；以及
基础模块，该基础模块设置在所述互连层和所述下模块之间，
其中，所述基础模块包括：
基础半导体芯片；
第一基础中介桥，该第一基础中介桥与所述基础半导体芯片间隔开，并且被配置为包括第一基础通孔和第二基础通孔；
第二基础中介桥，该第二基础中介桥与所述基础半导体芯片的与所述第一基础中介桥相反的一侧间隔开，并且被配置为包括第三基础通孔和第四基础通孔；以及
基础密封剂，该基础密封剂包封所述基础半导体芯片以及所述第一基础中介桥和所述第二基础中介桥。
18.根据权利要求17所述的半导体封装，
其中，所述第一基础通孔和所述第二基础通孔分别与所述第一下通孔和所述第二下通孔交叠并且连接，并且所述第三基础通孔和所述第四基础通孔分别与所述第三下通孔和所述第四下通孔交叠并且连接。
19.一种半导体封装，该半导体封装包括：
下模块；以及
层叠在所述下模块上的上模块，
其中，所述下模块和所述上模块中的每一个包括：
半导体芯片；
中介桥，该中介桥与所述半导体芯片间隔开，并且被配置为包括第一通孔和第二通孔；
密封剂，该密封剂包封所述半导体芯片和所述中介桥；以及
再分布线RDL，该RDL延伸以将所述半导体芯片连接到所述第一通孔，并且
其中，所述上模块相对于所述下模块横向偏移所述第一通孔和所述第二通孔的阵列间距，使得所述上模块的所述第一通孔与所述下模块的所述第二通孔交叠并且连接。
20.根据权利要求19所述的半导体封装，该半导体封装还包括：
互连层，其中，所述下模块层叠在所述互连层上；以及
基础模块，该基础模块设置在所述互连层和所述下模块之间，
其中，所述基础模块包括：
基础半导体芯片；
基础中介桥，该基础中介桥与所述基础半导体芯片间隔开，并且被配置为包括第一基础通孔和第二基础通孔，所述第一基础通孔和所述第二基础通孔与所述下模块的所述第一通孔和所述第二通孔中的相应通孔交叠并且连接；以及
基础密封剂，该基础密封剂包封所述基础半导体芯片和所述基础中介桥。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
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KR102643424B1 (ko) * 2019-12-13 2024-03-06 삼성전자주식회사 반도체 패키지
KR20210082030A (ko) * 2019-12-24 2021-07-02 에스케이하이닉스 주식회사 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지
KR20210158257A (ko) * 2020-06-23 2021-12-30 삼성전자주식회사 패키지 신뢰성을 향상시킬 수 있는 칩 적층 반도체 패키지

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101046252B1 (ko) 2009-09-25 2011-07-04 앰코 테크놀로지 코리아 주식회사 Ｔｓｖ를 이용한 적층 칩 패키지
KR101069441B1 (ko) 2011-05-12 2011-09-30 앰코 테크놀로지 코리아 주식회사 반도체 패키지
KR102258743B1 (ko) * 2014-04-30 2021-06-02 삼성전자주식회사 반도체 패키지의 제조 방법, 이에 의해 형성된 반도체 패키지 및 이를 포함하는 반도체 장치
KR20170008588A (ko) * 2015-07-14 2017-01-24 에스케이하이닉스 주식회사 에스오씨 및 메모리칩들이 적층된 반도체 패키지
KR102509052B1 (ko) * 2018-08-31 2023-03-10 에스케이하이닉스 주식회사 브리지 다이를 포함하는 스택 패키지
US11018113B2 (en) * 2019-10-17 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Memory module, semiconductor package including the same, and manufacturing method thereof
KR20210072984A (ko) * 2019-12-10 2021-06-18 에스케이하이닉스 주식회사 인터포즈 브리지를 포함한 서브 패키지들이 수직하게 스택된 스택 패키지
KR20210082030A (ko) * 2019-12-24 2021-07-02 에스케이하이닉스 주식회사 인터포즈 브리지를 포함한 서브 패키지들이 스택된 반도체 패키지

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