JP4837586B2

JP4837586B2 - 半導体装置

Info

Publication number: JP4837586B2
Application number: JP2007019295A
Authority: JP
Inventors: 大原口; 徳哉大澤
Original assignee: Renesas Electronics Corp
Current assignee: Renesas Electronics Corp
Priority date: 2007-01-30
Filing date: 2007-01-30
Publication date: 2011-12-14
Anticipated expiration: 2027-01-30
Also published as: JP2008186517A; US20080181047A1; US7983112B2

Description

本発明は、外部メモリとの間でデータの送受信を行うインターフェース回路が正常に動作するか判別するテスト回路を内蔵した半導体装置に関し、特に高速にデータの送受信を行うため、クロック信号の立ち上がりおよび立ち下がりに同期してデータを転送するDDRif（ダブル・データ・レート・インターフェース回路）を備えた半導体装置に関するものである。

従来技術におけるDDRifは、位相シフト量を決定するDLL（ディレイ・ロックド・ループ回路）、ライト時にDQ（データ信号）を９０°シフトさせる位相シフタ、リード時にDQS（データ・ストローブ信号）を９０°シフトさせる位相シフタ、リード時のプリアンブル期間を検出する回路、リード時のデータをクロックに再同期化させるFIFOと、データの入出力およびクロック／コマンドの出力を行うことができるバッファにより構成していた（非特許文献１参照）。

上記構成のDDRifが正常に動作するかは各種ACタイミングを外部テスタを用いて判別していた。例えば、評価時に高精度なテスタを用いて特性ばらつきを判定し、出荷時のテストは代替の簡易なテスタを用いて特性評価を行っていた。

また、外部からの指示データにより入力クロックをずらして取り込み、取り込んだデータの比較結果から遅延量を測定し、入力セットアップ／ホールド時間の測定を行う回路を備えた半導体装置が下記特許文献１に示されている。

特開平１１−７２５４０号公報 ITC 2004 Digest of Technical Paper，「AC IO Loopback Design for High Speed uProcessor IO Test」，B.Provost，et al.

しかしながら、高速化されたDDR-SDRAMにおいてはより高精度な動作が要求されており、外部テスタを用いてDDR-SDRAMに対して規定される各種ACタイミングを保証するには、非常に高速動作を行える高精度なテスタが必要であり、テストコストがかかるという問題があった。また、内部の動作精度を外部テスタを用いて判定する場合、外部テスタに引き出す際の経路の影響を受けて、高精度なテストができないという問題があった。

また、特許文献１に示される構成においては、所望の位相差を生成する際に、ロックした状態のDLLコードを外部に読み出し、そこから単位ビットあたりの遅延量を外部で計算を行い、その結果をもとに所望の位相差分ずらしたコードを再度レジスタに設定する必要がある。DLLはチップ上の条件が変動しても安定したタイミングを生成する回路だが、レジスタ設定を行った場合にその値を変更することはできず、テスト中の条件変動に追随することができないため、所望のテストポイントとは離れた位相量になる可能性があるという問題があった。

そこで本発明における半導体装置はかかる問題を解決するためになされたものであり、テスト中に所望の位相に対して追随できるテスト回路を内蔵し、安価にDDRifが正常に動作するかを判定することを目的としている。

本発明の一実施形態における半導体装置は、位相シフト量を決定するDLL回路と、前記DLL回路に接続され、テストモード時にテストモード信号に基づき前記決定した位相シフト量を所定位相ずらす演算回路と、前記演算回路に接続され、前記所定位相ずれた前記位相シフト量を設定する第１〜第４のレジスタと、前記第１〜第４のレジスタおよび前記外部メモリと信号の送受信を行う第１の端子および第２の端子に接続され、前記第１〜４のレジスタに設定した前記位相シフト量に基づき位相をシフトして信号の送受信を行う伝送回路とを備え、前記伝送回路は、前記第１のレジスタに接続され、前記第１の端子に出力する第１の信号を前記第１のレジスタに設定した前記位相シフト量に基づき位相シフトする第１の位相シフタと、前記第１の位相シフタおよび前記第１の端子に接続され、前記外部メモリとの間で前記第１の信号と前記外部メモリからの第２の信号の入出力を行い、または前記テストモード時に前記第１の信号をループバックする第１の双方向バッファと、前記第１の双方向バッファに接続され、前記第１の信号または前記第２の信号を前記第２のレジスタに設定した前記位相シフト量に基づき位相シフトする第２の位相シフタと、前記第２の端子に出力する第３の信号を前記第３のレジスタに設定した前記位相シフト量に基づき位相シフトする第３の位相シフタと、前記第３の位相シフタおよび前記第２の端子に接続され、前記外部メモリとの間で前記第３の信号と前記外部メモリからの第４の信号の入出力を行い、または前記テストモード時に前記第３の信号をループバックする第２の双方向バッファと、前記第２の双方向バッファおよび第４のレジスタに接続され、前記第３の信号または前記第４の信号を前記第４のレジスタに設定した前記位相シフト量に基づき位相シフトする第４の位相シフタと、前記第２，第４の位相シフタに接続され、前記第１または第２の信号を、それぞれ前記第３または第４の信号に応じて取り出すFIFOとを備える。

本発明の一実施形態によれば、DLLの後段に演算回路を備え、位相シフト量がパス側からフェイル側へ順次変更するようにレジスタ設定をすることで、高精度で高速動作を行える外部テスタを用いずに、セットアップ／ホールド時間を測定することができる。また、テスト回路を内蔵することにより、テストコストの削減が可能である。

［実施の形態１］
図１は、図２における外部メモリ６０との間でDDR方式を用いて信号の送受信を行う本発明の半導体装置５０におけるDDRif（図２のメモリコントローラ４０に含まれる）の構成を示した図であり、３６０°の位相シフト量を決定するDLL２００（ディレイ・ロックド・ループ回路）、通常動作時は０／９０／１８０／２７０°、テストモード時にテストモード信号に基づき位相シフト量を自由に所定位相ずらす演算回路３００、所定位相ずれた位相シフト量を設定するレジスタ１１〜１６（第１〜６のレジスタ）、レジスタ１１〜１４および外部メモリ６０と信号の送受信を行う端子６１，６２（第１，２の端子）に接続され、レジスタ１１〜１４に設定した位相シフト量に基づき位相シフトして信号の送受信を行う伝送回路１０、レジスタ１５，１６に接続され、リード時のプリアンブル期間を検出するプリアンブル検出回路１００より構成される。

伝送回路１０は、端子６１に出力するMDQ（データ信号、第１の信号）をレジスタ１１に設定した位相シフト量に基づき位相シフトする位相シフタ１（第１の位相シフタ）、外部メモリ６０との間でMDQとDQ（第２の信号）の入出力を行い、テストモード時にMDQをループバックする双方向バッファ２１（第１の双方向バッファ）、MDQ，DQをレジスタ１２に設定した位相シフト量に基づき位相シフトする位相シフタ２（第２の位相シフタ）、端子６２に出力するMDQS（データ・ストローブ信号、第３の信号）をレジスタ１３に設定した位相シフト量に基づき位相シフトする位相シフタ３（第３の位相シフタ）、外部メモリ６０との間でMDQSとDQS（第４の信号）の入出力を行い、テストモード時にMDQSをループバックする双方向バッファ２２（第２の双方向バッファ）、MDQS，DQSをレジスタ１４に設定した位相シフト量に基づき位相シフトする位相シフタ４（第４の位相シフタ）、MDQ，DQをそれぞれMDQS，DQSに応じて取り出すFIFO３０より構成される。

図２はメモリコントローラ４０を備えた半導体装置５０と外部メモリ６０との間でデータの送受信を行う構成を示した図である。半導体装置５０は、メモリコントローラ４０のP端子を介して外部メモリ６０のDQS端子とMDQS、DQSの送受信を行う。同様にH端子を介して外部メモリ６０のDQ端子とMDQ、DQの送受信を行う。また、Y端子を介して外部メモリ６０のCK端子にクロックを送信する。

まず、図１，２を参照して通常動作時のデータ読み出し時（リードモード）における動作を説明する。例えばDDR-SDRAMで構成される外部メモリ６０は、メモリコントローラ４０からリードモードの指示を受けるとクロック信号に同期して読み出しデータDQをデータストローブ信号DQSとともにメモリコントローラ４０へ転送する。このDQSは読み出しデータを転送するタイミングを知らせるための双方向のストローブ信号である。DQSは３値信号であり、プリアンブル、トグル、ポストアンブルから構成される。DQSは、データ非転送時においてはハイインピーダンス状態（HiZ）に設定され、データ転送時においては、データ転送の約１クロックサイクル前にDQSがLレベルに設定される。このLレベルに設定される期間がプリアンブル期間である。プリアンブル期間に続いて、DQSが読み出しデータに同期してトグルし、最後のデータが転送されるとハイインピーダンス状態に設定される。この最後のデータが転送されるサイクルのLレベルの期間が、ポストアンブル期間である。プリアンブル検出回路１００においてプリアンブル期間が検出されるとFIFO３０のイネーブル信号（EN）をバースト長期間活性状態のHレベルに設定する。FIFO３０はクロック信号に同期して外部メモリ６０から転送されたバースト長データの取り込みを行うことができる。

このように外部メモリ６０から転送されたデータをFIFO３０で取り込むとき、与えられたDQSを読み出しデータのウィンドウの中央の位置までシフトし、DQS信号に従って読み出しデータの取り込みを行う。よって、外部メモリ６０より印加された信号のうちDQSは入力回路が活性化した双方向バッファ２２を介して位相シフタ４で９０°位相をシフトする。また、外部メモリ６０より印加された信号のうちDQは入力回路が活性化した双方向バッファ２１を介して位相シフトが０°になるように位相シフタ３で位相を変化し、FIFO３０で外部メモリ６０から転送されたデータを取り込む。ここで、位相シフタ２，４の位相シフト量はDLL２００によって決定し、決定した位相量をレジスタ１２，１４に設定されて位相シフト量が調整される。

次に、図１を参照して通常時のデータ書き込み時（ライトモード）の動作を説明する。外部メモリ６０に書き込むとき、メモリコントローラ４０はMDQSをMDQの中央に合わせて出力するために、予め９０°位相シフトしなければならない。ここで、MDQは書き込みデータであり、MDQSは書き込みデータを転送するタイミングを知らせるための双方向のストローブ信号である。印加された書き込み信号のうちMDQは位相シフタ１で９０°位相をシフトし、MDQSは位相シフトが０°になるように位相シフタ３で位相を変化してMDQSをMDQの中央に合わせる。また、MDQSは上記DQSと同様に３値信号である。位相シフトされたMDQ、MDQSそれぞれは出力回路が活性化された双方向バッファ２１，２２を介して外部メモリ６０に出力される。ここで、位相シフタ１，３の位相シフト量はDLL２００によって決定し、決定した位相量がレジスタ１１，１３に設定されて位相シフト量が調整される。

図３は本発明の実施の形態１におけるセットアップ／ホールド時間を測定するテスト回路を内蔵したDDRifを示した図であり、図４は図３のA点、B点におけるテスト信号であるMDQSとMDQの関係を示した図である。

図３，４を参照してライトモード時におけるライトパスのセットアップ／ホールド時間を測定するときの動作について説明する。ここで、セットアップ時間とは、取り込みタイミングの前に入力データが確定していなければならない時間であり、ホールド時間とは、取り込みタイミングの後にその入力データを維持していなければならない時間である。

まず、メモリコントローラ４０をライトテストモードに設定し、双方向バッファ２１，２２をループバックテストモードに設定して入出力回路を同時に活性化する。テスト入力T１より印加されたテスト用の信号のうちMDQは位相シフタ１で９０°位相シフトし、双方向バッファ２１の出力回路に送られる。同様にテスト入力T１より印加されたテスト用の信号のうちMDQSは位相シフタ３で０°位相シフトし、双方向バッファ２２の出力回路に送られる。このときのMDQとMDQSとにおける関係を示した信号波形図が図４のA点における図であり、９０°位相がずれた状態になっている。すなわちライトパスのテスト時におけるA点のMDQとMDQSとの関係は通常動作時と同じ関係になる。

次に、双方向バッファ２１の出力回路に送られたMDQは、ループバックして双方向バッファ２１の入力回路を通り、位相シフタ２で０°位相シフトしてFIFO３０に入力する。同様に双方向バッファ２２の出力回路に送られたMDQSは、ループバックして双方向バッファ２２の入力回路を通り、位相シフタ４で０°位相シフトしてFIFO３０に入力する。ここで、位相シフタ４は、通常動作時はDQSに対し９０°位相をシフトするが、ライトテストモード時は位相シフトが０°になるようにレジスタ１４で設定される。この結果、FIFO３０に入力されたMDQSとMDQは９０°の位相差を保ったまま印加される。このときのMDQとMDQSとにおける関係を示した信号波形図が図４のB点における図である。

ライトテストモードにおいて、演算回路３００は、テストモード信号に応じてDLL２００で決定した位相シフタ１の９０°位相シフト量を所定位相ずらすための設定値を順次レジスタ１１に設定する。これにより、FIFO３０に入力するMDQSとMDQは位相差が変化していくので、判定回路８０によってFIFO３０の出力を期待値と比較することによりパス／フェイル判定し、そのときのレジスタ値を読み出すことにより、ライトパスのセットアップ／ホールド時間を測定することができる。

次に、図５，６を参照してリードモード時におけるリードパスのセットアップ／ホールド時間を測定するときの動作について説明する。まず、メモリコントローラ４０をリードテストモードに設定し、双方向バッファ２１，２２をループバックテストモードに設定して入出力回路を同時に活性化する。テスト入力T１より印加されたテスト信号のうちMDQは位相シフタ１で０°位相シフトし、双方向バッファ２１の出力回路に送られる。同様にテスト入力T１より印加されたテスト用の信号のうちMDQSは位相シフタ３で０°位相シフトし、双方向バッファ２２の出力回路に送られる。このときのMDQとMDQSとの関係を示した信号波形図が図５のA点における図であり、MDQはMDQSに対し同位相になっている。ここで、位相シフタ１は、通常動作時はMDQに対し９０°位相をシフトするが、リードテストモード時は位相シフトが０°になるようにレジスタ１１に設定される。

次に、双方向バッファ２１の出力回路に送られたMDQは、ループバックして双方向バッファ２１の入力回路を通り、位相シフタ２で０°位相シフトしてFIFO３０に入力される。同様に双方向バッファ２２の出力回路に送られたMDQSは、ループバックして双方向バッファ２２の入力回路を通り、位相シフタ４で９０°位相シフトしてFIFO３０に入力する。この結果、FIFO３０に入力されたMDQSとMDQは９０°の位相がずれた状態で印加される。このときのMDQとMDQSとの関係を示した波形図が図６のB点における図である。

リードテストモードにおいて、演算回路３００は、テストモード信号に応じてDLL２００で決定した位相シフタ４の９０°位相シフト量を所定位相ずらすための設定値を順次レジスタ１４に設定する。これにより、FIFO３０に入力するMDQSとMDQは位相差が変化していくので、判定回路８０によってFIFO３０の出力を期待値と比較することによりパス／フェイル判定し、そのときのレジスタ値を読み出すことにより、リードパスのセットアップ／ホールド時間を測定することができる。

［実施の形態２］
図７は本発明の実施の形態２におけるDuty、プリアンブル期間、ポストアンブル期間を測定するテスト回路を内蔵したDDRifを示した図である。レジスタ１６に設定した位相シフト量に基づき位相シフトしたDQSと、レジスタ１５に設定した位相シフト量に基づき位相シフトしたDQSとを比較することによりDQSのプリアンブル期間を検出するプリアンブル検出回路１００、プリアンブル検出回路１００の出力を期待値と比較する比較器９０を備える。

通常動作時のプリアンブル検出回路１００によるプリアンブル期間の検出動作について説明する。プリアンブルとはDDR-SDRAMが正しいデータに同期して出力するDQSの立ち上がりエッジの１サイクル前からL出力を行う動作であり、リードモード時の規格はDQSのL期間が０．９〜１．１サイクルと定められている。なお、１．１サイクル以前の状態については特に規定はない。DLL２００はレジスタ１５の遅延コードを通常動作時の０．９tCKに設定して、プリアンブル検出回路１００によってDQSとDQSを０．９tCK遅延させた遅延DQSの比較を行うことによりプリアンブル期間の検出を行い、プリアンブル期間が規格を満たしている場合、FIFO３０がDDR-SDRAMから送られるデータ取り込みを開始する。ここで、通常動作時、演算回路３００は所定の遅延量を付加しない。

図７は上記のようにプリアンブルを検出する回路であり、レジスタ１５は位相シフタ５に０．９tCKの遅延量を付加し、外部メモリ６０から転送されたDQSを位相シフタ５で０．９tCK遅延する。位相シフタ６を通るDQSは遅延量が０であり、位相シフタ５，６から出力されるそれぞれの信号を検出器７０に入力する。図８，９はDQS，遅延DQS，プリアンブル出力との関係を示した図であり、検出器７０は、DQSと遅延DQSの比較を行うことによりプリアンブル期間の検出を行い、検出結果を示す検出信号をプリアンブル出力として出力する。

図７〜９を用いてDQSを０．９tCKの遅延量を付加した遅延DQSと比較するときの動作についてさらに詳しく説明する。図８に示すように、DQSのプリアンブル期間が規格を満たす０．９サイクル以上であれば、DQSがプリアンブル期間経過後にHレベルに立ち上がったとき、遅延DQSはLレベルであり、プリアンブル出力がHからLに変化する。これに伴いFIFO３０はリセットされる。その後DQSがHレベルに立ち上がったとき、遅延DQSはHレベルであり、プリアンブル出力がLからHに変化する。これに伴いFIFO３０はDDR-SDRAMから送られるデータ取り込みを開始する。一方、DQSに一時的にノイズがのってHになり、その後Lになった場合、FIFO３０はリセットされるが、DQSが所定時間内にHにならなければプリアンブル出力はHにならず、FIFO３０はDDR-SDRAMから送られるデータは取り込まない。また、図９に示すように、プリアンブル期間が規格値より短い場合は、DQSがHレベルに立ち上がったときに遅延DQSはLになっていないため、FIFO３０はリセットされず、FIFO３０はDDR-SDRAMから送られるデータを取り込まない。

次に、図１，７を参照してテストモード時の動作について説明する。メモリコントローラ４０をテストモードに設定し、双方向バッファ２２をループバックテストモードに設定して入出力回路を同時に活性化する。テスト入力T１より印加されたテスト用の信号は、双方向バッファ２２でループバックされプリアンブル検出回路１００に入力される。DQSのDuty測定時は、演算回路３００においてDLL２００で決定した遅延量に所定の遅延量（例えば０．４５〜０．５５tCKの遅延量）を付加しレジスタ１５に設定する。レジスタ１５は位相シフタ５に０．４５〜０．５５tCKの遅延量を転送する。テスト入力T１より印加されたテスト用信号のDQSは位相シフタ５で遅延量が付加され検出器７０に入力される。一方、テスト入力T１より印加されたテスト用信号のDQSは遅延量０の位相シフタ６を通り検出器７０に入力される。

図１０はDQS，０．５５tCK遅延DQS，０．４５tCK遅延DQSとの関係を示した図であり、DQSのDutyが４５〜５５％であればDQSがHに立ち上がったとき、０．５５tCK遅延DQSがHで、０．４５tCK遅延DQSがLとなる。DQSの遅延量を順次変更しながら検出器７０から出力される信号を比較器９０で期待値と比較することによりDQSのDutyを測定することができる。

次に、プリアンブル期間、ポストアンブル期間の測定時の動作について説明する。メモリコントローラ４０をテストモードに設定し、双方向バッファ２２をループバックテストモードに設定して入出力回路を同時に活性化する。テスト入力T１より印加されたテスト用の信号は、双方向バッファ２２でループバックされプリアンブル検出回路１００に入力される。このテストモードはライトモードであり、DQSはライトプリアンブル、トグル、ライトポストアンブルから構成され、ライトモード時のプリアンブル期間、ポストアンブル期間はそれぞれ約０．５サイクルである。

図１１は位相シフタ５の出力を示した図である。上記DQSのDutyの測定と同じ方法で、延量を順次変更しながらプリアンブル期間、ポストアンブル期間のH，L変化時期を検出することによりプリアンブル期間、ポストアンブル期間を測定することができる。

ここで、通常使用時のDQS出力は、プリアンブル期間以前、およびポストアンブル期間後、図1のOEN信号をHにすることによりHiZ（ハイインピーダンス）に設定されるが、テストモード時はこの期間もテスト入力T１からHデータを出力する。これにより、検出回路７０の判定誤動作を確実に防止することができる。

また、セレクタ４０１、４０２を切り替えることでクロックのDutyを測定したり、DQSとクロックとの位相差を同様の方法で測定することも可能である。

本発明の半導体装置を示した図である。本発明の半導体装置とメモリとの関係を示した図である。本発明の実施の形態１のライトモードにおけるテスト回路を示した図である。本発明の実施の形態１のライトモードにおけるテスト用信号の関係を示した図である。本発明の実施の形態１のリードモードにおけるテスト回路を示した図である。本発明の実施の形態１のライトモードにおけるテスト用信号の関係を示した図である。本発明の実施の形態２におけるテスト回路を示した図である。本発明の実施の形態２におけるプリアンブル出力の関係を示した図である。本発明の実施の形態２におけるプリアンブル出力の関係を示した図である。本発明の実施の形態２におけるテスト用信号の関係を示した図である。本発明の実施の形態２における位相シフタ５の出力を示した図である。

符号の説明

１〜６位相シフタ、１０伝送回路、１１〜１６レジスタ、２１，２２双方向バッファ、３０ FIFO、４０メモリコントローラ、５０半導体装置、６０外部メモリ、６１，６２端子、７０検出器、８０判定回路、９０比較器、１００プリアンブル検出回路、２００ DLL、３００演算回路、４０１，４０２セレクタ。

Claims

外部メモリとの間でDDR方式を用いて信号の送受信を行う半導体装置であって、
位相シフト量を決定するDLL回路と、
前記DLL回路に接続され、テストモード時にテストモード信号に基づき前記決定した位相シフト量を所定位相ずらす演算回路と、
前記演算回路に接続され、前記所定位相ずれた前記位相シフト量を設定する第１〜第４のレジスタと、
前記第１〜第４のレジスタおよび前記外部メモリと信号の送受信を行う第１の端子および第２の端子に接続され、前記第１〜４のレジスタに設定した前記位相シフト量に基づき位相をシフトして信号の送受信を行う伝送回路と、を備え、
前記伝送回路は、
前記第１のレジスタに接続され、前記第１の端子に出力する第１の信号を前記第１のレジスタに設定した前記位相シフト量に基づき位相シフトする第１の位相シフタと、
前記第１の位相シフタおよび前記第１の端子に接続され、前記外部メモリとの間で前記第１の信号と前記外部メモリからの第２の信号の入出力を行い、または前記テストモード時に前記第１の信号をループバックする第１の双方向バッファと、
前記第１の双方向バッファに接続され、前記第１の信号または前記第２の信号を前記第２のレジスタに設定した前記位相シフト量に基づき位相シフトする第２の位相シフタと、
前記第２の端子に出力する第３の信号を前記第３のレジスタに設定した前記位相シフト量に基づき位相シフトする第３の位相シフタと、
前記第３の位相シフタおよび前記第２の端子に接続され、前記外部メモリとの間で前記第３の信号と前記外部メモリからの第４の信号の入出力を行い、または前記テストモード時に前記第３の信号をループバックする第２の双方向バッファと、
前記第２の双方向バッファおよび第４のレジスタに接続され、前記第３の信号または前記第４の信号を前記第４のレジスタに設定した前記位相シフト量に基づき位相シフトする第４の位相シフタと、
前記第２，第４の位相シフタに接続され、前記第１または第２の信号を、それぞれ前記第３または第４の信号に応じて取り出すFIFOと、を備える半導体装置。
前記半導体装置は、さらに前記FIFOの出力と期待値とを比較する判定回路を備えることを特徴とする請求項１記載の半導体装置。
前記演算回路は、テストモード時にテストモード信号に応じて前記決定した位相シフト量を所定位相ずらす請求項２記載の半導体装置。
外部メモリとの間でDDR方式を用いて信号の送受信を行う半導体装置であって、
位相遅延量を決定するDLL回路と、
前記DLL回路に接続され、前記決定した位相シフト量を所定位相ずらす演算回路と、
前記演算回路に接続され、前記所定位相ずれた前記位相シフト量を設定する第５のレジスタと、
前記第５のレジスタに接続され、入力信号と、前記入力信号を前記第５のレジスタに設定した位相シフト量に基づき位相シフトした信号とを比較することにより前記入力信号のプリアンブル期間を検出するプリアンブル検出回路と、
前記プリアンブル検出回路の出力を期待値と比較する比較器と、を備える半導体装置。
前記演算回路と前記プリアンブル検出回路とに接続され、前記所定位相ずれた前記位相シフト量を設定する第６のレジスタをさらに備え、
前記プリアンブル検出回路は、前記第６のレジスタに設定した位相シフト量に基づき位相シフトした入力信号と、前記入力信号を前記第５のレジスタに設定した位相シフト量に基づき位相シフトした信号とを比較することにより前記入力信号のプリアンブル期間を検出することを特徴とする請求項４記載の半導体装置。
前記演算回路は、テストモード時にテストモード信号に基づき位相シフト量を所定位相ずらすことを特徴とする請求項４または請求項５記載の半導体装置。