JP4782271B2 - 半導体デバイス試験方法・半導体デバイス試験装置 - Google Patents
半導体デバイス試験方法・半導体デバイス試験装置 Download PDFInfo
- Publication number
- JP4782271B2 JP4782271B2 JP2000204757A JP2000204757A JP4782271B2 JP 4782271 B2 JP4782271 B2 JP 4782271B2 JP 2000204757 A JP2000204757 A JP 2000204757A JP 2000204757 A JP2000204757 A JP 2000204757A JP 4782271 B2 JP4782271 B2 JP 4782271B2
- Authority
- JP
- Japan
- Prior art keywords
- timing
- logical
- comparator
- strobe pulse
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/56—External testing equipment for static stores, e.g. automatic test equipment [ATE]; Interfaces therefor
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/26—Testing of individual semiconductor devices
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/319—Tester hardware, i.e. output processing circuits
- G01R31/3193—Tester hardware, i.e. output processing circuits with comparison between actual response and known fault free response
- G01R31/31937—Timing aspects, e.g. measuring propagation delay
Description
【０００１】
【発明の属する技術分野】
この発明は高速で書き込み、及び読み出しが可能な半導体デバイスを試験する場合に用いて好適な半導体デバイス試験方法及びこの試験方法を用いて動作する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
半導体で構成されるメモリの品種の中にはクロックと共にデータを入力し、クロックに同期して半導体デバイスへデータを書き込み、クロックと共にクロックに同期したデータが半導体デバイスから出力され、このクロックのタイミングを利用して他のデバイスにデータの受渡しを行うメモリが存在する。
図１３にこの種のメモリの読み出し時の様子を示す。図１４Ａに示すＤＡ、ＤＢ、ＤＣ…は半導体デバイスから出力されるデータ（ある１つのピンから出力されたデータ）を示す。ＴＤ１、ＴＤ２…は各テストサイクルを示す。図１４Ｂに示すＤＱＳはメモリから出力されるクロックを示す。データＤＡ、ＤＢ、ＤＣ…はこのクロックＤＱＳに同期して半導体デバイスから出力される。このクロックは実用されている状態では他のデバイスにデータＤＡ、ＤＢ、ＤＣ…を受け渡す際の同期信号（データストローブ）として利用される。
【０００３】
この種の半導体デバイスを試験する場合の試験項目の一つに、各クロックＤＱＳ（以下このクロックを基準クロックと称す）の前縁又は後縁のタイミングから、データの変化点までの時間差（位相差）ｄＩ１、ｄＩ２、ｄＩ３…が例えば極力短い程応答が速く優れた特性を持つデバイスとして評価される。また、基準クロックＤＱＳの前縁からデータＤＱの後縁までの時間ｄＪ１及びｄＪ２が長い程データの持続性が良いデバイスと評価される。これらの時間の長短によって被試験半導体デバイスのグレードが決定される。
【０００４】
被試験半導体デバイスから出力される基準クロックＤＱＳは実用されている状態ではクロック源で生成されたクロックが半導体デバイスに印加され、このクロックが半導体デバイスの内部の回路に配給され、このクロックに同期してデータが出力される。従って、試験装置で試験を行う場合にも試験装置側から被試験半導体デバイスにクロックを印加し、そのクロックが被試験半導体デバイスの内部を通り、データと共にデータ受渡しのための基準クロックとして出力される。従って、この基準クロックの一般的には前縁又は後縁のタイミングを測定し、この計測した前縁又は後縁のタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…又はｄＪ１、ｄＪ２…を測定することになる。
【０００５】
上述したように半導体デバイスから出力される基準クロックはその半導体デバイスの内部を通過して出力されるため、その発生タイミングはこの半導体デバイスの内部の温度等の外的環境の影響を大きく受け、図１４に示すように各半導体デバイスごとに基準クロックＤＱＳ１、ＤＱＳ２、ＤＱＳ３…の位相に差が発生する現象が見られる。さらに位相の差は各半導体デバイスの違いによるものに加えて、半導体デバイスの内部でもアクセスするメモリのアドレスの違い、時間の経過（熱的な変化）に従って変動するいわゆるジッタＪが発生する現象も見られる。
【０００６】
従って、基準クロックＤＱＳの前縁のタイミング又は後縁のタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…又はｄＪ１、ｄＪ２…を測定するためには、先ず各半導体デバイスから出力される基準クロックＤＱＳの前縁のタイミング又は後縁のタイミングが既知の値として与えられなければならない。
基準クロックＤＱＳの発生タイミングを既知の値として取得するには予め試験に使用する全ての試験パターン（全てのテストサイクル）を順次被試験デバイスに印加し、その各試験パターンの読み出し時に発生する基準クロックＤＱＳの発生タイミングを測定し、その測定値を予めメモリ等に記憶させ、全てのテストサイクルに渡って基準クロックＤＱＳの発生タイミングのデータを取得した状態で実際の試験を行う方法が考えられる。
【０００７】
実際の試験ではメモリに記憶した基準クロックＤＱＳの発生タイミングを各テストサイクル毎に読み出し、その読み出された基準クロックＤＱＳの発生タイミングから各データの前縁のタイミング又は後縁のタイミングとの位相差を測定し、データＤＱの前縁側のタイミングを試験する場合はこの位相差が所定の値を越えなければ良と判定し、位相差が所定の時間を越えた場合を不良と判定し、データＤＱの後縁側の持続時間を試験する場合はデータの後縁までの位相差が所定の時間以上継続したかを判定すればよい。
【０００８】
【発明が解決しようとする課題】
上述したように、基準クロックＤＱＳの発生タイミングを全てのテストサイクル毎に測定し、その測定値を取得した状態で実際の試験を行うとすると、実質的に試験に要する時間は通常の倍の時間を必要とし、試験に要する時間が長くなってしまう欠点がある。
また、図１４で説明したように、基準クロックＤＱＳの発生タイミングにはジッタＪを含むものとなるため、一度全てのテストサイクルに渡ってその発生タイミングを測定したとしても、その測定値の信頼性は低い。従ってその測定値を利用して行う試験の制度も信頼性が低いものとなる。
【０００９】
この発明の目的は自己が発生する基準クロックを基準に各データの位相が所定の位相差の範囲に入っているか否かを判定しなければならない半導体デバイスの試験方法において、初めからリアルタイムで試験を行うことができ、従って短時間に試験を完了することができ、然も試験結果の信頼性も高い半導体デバイス試験方法を提案しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の第１の態様においては、各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較を行い、各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較を行い、上記第１タイミング比較及び上記第２タイミング比較の結果の論理値を論理比較器でそれぞれ期待値と論理比較して、一致すれば論理判定結果を良とし、不一致であれば論理判定結果を不良とし、第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記論理判定結果が良で、かつ、当該第１ストローブパルスよりも上記第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記論理判定結果が不良であることを検出して、上記データの前縁のタイミングが上記基準クロックの前縁のタイミングより上記第２の所定時間以上遅延していると判定する半導体デバイス試験方法を提供する。
【００１１】
本発明の第２の態様においては、各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較を行い、各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較を行い、上記第１タイミング比較及び上記第２タイミング比較の結果の論理値を論理比較器でそれぞれ期待値と論理比較して、一致すれば論理判定結果を良とし、不一致であれば論理判定結果を不良とし、第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記論理判定結果が不良で、かつ、当該第１ストローブパルスよりも上記第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記論理判定結果が不良であることを検出して、上記データの後縁のタイミングが上記基準クロックの前縁のタイミングより上記第３の所定時間以上継続していないと判定する半導体デバイス試験方法を提供する。
【００１２】
本発明の第３の態様においては、各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較器と、各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較器と、上記第１タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第１論理比較器と、上記第２タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第２論理比較器と、第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記第１論理比較器の論理判定結果が良で、かつ、当該第１ストローブパルスよりも上記第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記第２論理比較器の論理判定結果が不良であることを検出して、上記データの前縁のタイミングが上記基準クロックの前縁のタイミングより上記第２の所定時間以上遅延していると判定する相対比較器と、を備える半導体デバイス試験装置を提供する。
【００１３】
本発明の第４の態様においては、各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較器と、各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較器と、上記第１タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第１論理比較器と、上記第２タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第２論理比較器と、第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記第１論理比較器の論理判定結果が不良で、かつ、当該第１ストローブパルスよりも上記第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記第２論理比較器の論理判定結果が不良であることを検出して、上記データの後縁のタイミングが上記基準クロックの前縁のタイミングより上記第３の所定時間以上継続していないと判定する相対比較器と、を備える半導体デバイス試験装置を提供する。
【００１６】
【作用】
この発明で提案した半導体デバイス試験方法及び半導体デバイス試験装置によれば、通常の半導体デバイス試験装置の論理判定結果を相対的に比較判定し、基準クロックに対する判定結果と各データに対する判定結果の条件が所定の条件を満たしたことを検出してデータの発生タイミングが基準クロックの発生タイミングより所定時間以上遅れていないと判定する試験方法及び基準クロックの基準エッジのタイミングからデータの後縁までの持続時間が所定時間以上を満たしたかを判定する試験方法を提案するものである。
【００１７】
ここで各データの発生タイミングをタイミング比較するためのストローブパルスの位相を、基準クロックの発生タイミングをタイミング比較するためのストローブパルスの位相より所定の時間遅れ位相に設定することにより、基準クロックの論理判定結果と、各データの論理判定結果との組合せが所定の条件を満たした場合は各データの発生タイミングが設定した遅延位相より遅れていないと判定することができる。またデータの持続時間が所定の時間以上継続したと判定することができる。
【００１８】
従って、この発明によれば通常の半導体デバイス試験装置の各論理比較器の後段に相対比較器を設けるだけの比較的簡単な構成で基準クロックを出力する半導体デバイスの試験を短時間に済ますことができ、また試験の信頼性も高い半導体デバイス試験方法及び半導体デバイス試験装置を提供することができる利点が得られる。
【００１９】
【発明の実施の形態】
図１にこの発明により半導体デバイス試験方法により基準クロックＤＱＳを発生する半導体デバイスを試験する半導体デバイス試験装置の一実施例を示す。
図１において、ＤＵＴは被試験半導体デバイスを示す。この被試験半導体デバイスＤＵＴはデータＤＱを出力するデータ出力端子ＴＤと、基準クロックＤＱＳを出力する出力端子ＴＱＳとを有する。図１ではデータ出力端子ＴＤを１本として示しているが、現実には１６本程度の出力端子ＴＤが存在する。クロック出力端子ＴＱＳにはレベル比較器１０Ａと、第１タイミング比較器１１Ａと、第１論理比較器１２Ａの縦続回路を接続する。
【００２０】
またデータ出力端子ＴＤにも同様にレベル比較器１０Ｂと、タイミング比較器１１Ｂと、第２論理比較器１２Ｂからなる縦続回路を接続する。これらの縦続回路は従来の半導体デバイス試験装置の構成と同じものでよい。
この発明の特徴とする構成は基準クロックＤＱＳの論理比較結果を出力する第１論理比較器１２の論理判定結果と、各データＤＱの論理比較結果を出力する第２論理比較器１２の論理判定結果を相対的に比較する相対比較器１３を設けた構成とした点である。
【００２１】
先ずレベル比較器１０Ａ、１０Ｂと第１、第２タイミング比較器１１Ａ、１１Ｂと第１、第２論理比較器１２Ａ、１２Ｂの各動作について説明する。
レベル比較器１０Ａ、１０Ｂは共に図２に示すように一対の電圧比較器ＣＰ１とＣＰ２によって構成され、これら一対の電圧比較器ＣＰ１とＣＰ２により被試験半導体デバイスＤＵＴが出力する基準クロックＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ…（図８参照）の論理値が正規の電圧条件を満たしているか否かを判定する。電圧比較器ＣＰ１は基準クロックＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ…のＨ論理の電圧値が正規の電圧値ＶＯＨ以上であるか否かを判定する。また電圧比較器ＣＰ２は基準クロックＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ…のＬ論理側の電圧値が正規の電圧ＶＯＬ以下であるか否かを判定する。
【００２２】
これらの判定結果をタイミング比較器１１Ａ、１１Ｂに入力しストローブパルスＳＴＢが印加されたタイミングで電圧比較器ＣＰ１及びＣＰ２の出力の状態を読み取る。つまり、タイミング比較器１１Ａ、１１ＢはストローブパルスＳＴＢの印加タイミング毎にそのときの入力されている基準クロックＤＱＳ及びデータＤＱの論理値を読み取る動作を実行する。
論理比較器１２Ａ、１２Ｂはタイミング比較器１１Ａ、１１ＢがストローブパルスＳＴＢのタイミングで読み取った結果と予めテストサイクル毎に定めた期待値（図２の例ではＨ論理）とを比較しテストサイクル毎にパス（良）、フェイル（不良）判定を行い結果をＰＡに出力する。
【００２３】
判定は、期待値がＨ論理のときは電圧比較器ＣＰ１からの論理値を見て電圧比較器ＣＰ１の論理値がＨ論理のときパス（良）、電圧比較器ＣＰ１の論理値がＬ論理のときフェイル（不良）と判定する。期待値がＬ論理のときは電圧比較器ＣＰ２からの論理値を見て電圧比較器ＣＰ２の論理値がＨ論理のときパス（良）、電圧比較器ＣＰ２の論理値がＬ論理のときフェイル（不良）と判定する。この時の、判定の結果をＰＡに出力する。
【００２４】
図３を用いて基準クロックＤＱＳの立上りの発生タイミングを検出する動作を説明する。基準クロックＤＱＳの立上りのタイミングを検出するテストサイクル毎に、ストローブパルスＳＴＢをτＴずつ遅延して同じテストを繰り返す（図３参照）。つまり、ストローブパルスＳＴＢをτＴずつ遅延して同じテストを繰り返すことで、テスト毎にストローブパルスＳＴＢがτＴずつ遅延されて第１タイミング比較器１１Ａに与えられ電圧比較器ＣＰ１及びＣＰ２の出力の状態を読み取る。第１論理比較器１２Ａは第１タイミング比較器１１ＡがストローブパルスＳＴＢのタイミング比較結果を出力する毎にその比較結果と期待値とを比較しパス（良）、フェイル（不良）を判定し結果をＰＡに出力する。
【００２５】
この場合、第１論理比較器１２Ａの出力がフェイル（不良）からパス（良）に変わったことにより、第１レベル比較器１０Ａの出力がＨ論理に反転したことを読み取ったストローブパルスＳＴＢｎ（図３Ｂ参照）を知り基準クロックＤＱＳの立上りのタイミングＴｎを決定する。
また、基準クロックＤＱＳの立下りのタイミング検出する場合は、期待値をＬ論理にし立上りの検出と同様に第１論理比較器１２Ａの出力がフェイル（不良）からパス（良）に変わったストローブパルスにより立下りのタイミングを決定する。
【００２６】
第２レベル比較器１０Ｂと、第２タイミング比較器１１Ｂと、第２論理比較器１２Ｂにおいても、第１レベル比較器１０Ａと、第１タイミング比較器１１Ａと、第１論理比較器１２Ａと同様の動作をし、データＤＱの立上り、立下りのタイミングも、基準クロックＤＱＳの立上り、立下りのタイミングの検出と同様にタイミングを決定する。
以上により、レベル比較器１０Ａ、１０Ｂと、タイミング比較器１１Ａ、１１Ｂと、論理比較器１２Ａ、１２Ｂの従来と同じ部分の動作が理解されよう。
【００２７】
次にこの発明に係わるタイミング比較器１１Ａ、１１Ｂの動作について説明する。基準クロックＤＱＳの発生タイミングを比較する第１タイミング比較器１１ＡにはストローブパルスＳＴＢ１を印加し、データＤＱの発生タイミングを比較する第２タイミング比較器１１ＢにはストローブパルスＳＴＢ２を印加する。これらのストローブパルスＳＴＢ１とＳＴＢ２には位相差Ｔｄｑを与える。この位相差ＴｄｑはデータＤＱが基準クロックＤＱＳのこの例では前縁のタイミングより位相差Ｔｄｑ以上遅延した場合は、そのデータ端子は不良であると判定するために付した遅延時間である。
【００２８】
これらのストローブパルスＳＴＢ１とＳＴＢ２は図１４で説明した基準クロックＤＱＳのジッタの範囲内を少しずつ位相をずらしながら基準クロックＤＱＳの例えば立ち上がりのタイミング及びデータＤＱの変化点を検出する動作を実行する。以下この動作をサーチと呼ぶことにする。
図４を用いてサーチ動作の範囲について説明する。基準クロックＤＱＳのジッタは被試験デバイスＤＵＴの動作を規定するクロックＣＬＫの前縁のタイミングを中心に発生する。良品のデバイスであればデータＤＱも基準クロックＤＱＳに発生するジッタの範囲で変化点が変動する。従って、ジッタの発生量を（図４Ｂ）とすると、ストローブパルスＳＴＢ１は−Ｔｄ〜＋Ｔｄまでの間を少しずつ（例えば図 に示したτＴ）位相をずらしながらサーチさせ、またストローブパルスＳＴＢ２は−Ｔｄ＋Ｔｄｑ〜＋Ｔｄ＋Ｔｄｑの範囲をサーチさせる。
【００２９】
このサーチ動作の間にストローブパルスＳＴＢ１は基準クロックＤＱＳの発生タイミングを検出し、ストローブパルスＳＴＢ２はデータＤＱの発生タイミングをタイミング比較することになる。
基準クロックＤＱＳとデータＤＱとの位相差ＴａとストローブパルスＳＴＢ１とストローブパルスＳＴＢ２との位相差Ｔｄｑとの大小関係で相対比較器１３は判定結果を出力する。
【００３０】
以下、基準クロックＤＱＳの立上りとデータＤＱの有効データが“Ｈ”の場合に期待値がＨ論理の時を例に説明する。
第１論理比較器１２Ａと第２論理比較器１２ＢはそれぞれストローブパルスＳＴＢ１及びＳＴＢ２がそれぞれ基準クロックＤＱＳ及びデータＤＱの１論理の区間を打ち抜いた場合に０論理（パス）を出力し、０論理の区間を打ち抜いた場合は１論理（フェイル）を出力する。
【００３１】
図５Ａは基準クロックＤＱＳとデータＤＱの変化点までの位相差ＴａとストローブパルスＳＴＢ１とＳＴＢ２の位相差Ｔｄｑの関係がＴａ＝Ｔｄｑの場合のタイミングチャートを示す。この場合にはストローブパルスＳＴＢ１とＳＴＢ２が基準クロックＤＱＳとデータＤＱの変化点（１論理に立ち上がる変化点）より前の０論理の期間を打ち抜いている状態では図５Ｂの比較タイミングＴ１とＴ２に示すように第１及び第２論理比較器１２Ａと１２Ｂは共に１論理（フェイル）を出力する。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作が進み、ストローブパルスＳＴＢ１が基準クロックＤＱＳの前縁のエッジに達すると、Ｔａ＝Ｔｄｑであるから、ストローブパルスＳＴＢ２もデータＤＱの変化点に達する。この結果、第１論理比較器１２Ａ及び第２論理比較器１２Ｂは比較タイミングＴ３、Ｔ４に示すように共に０論理（パス）を出力する。
【００３２】
次にＴａ＜Ｔｄｑの場合を検証するＴａ＜Ｔｄｑの場合はストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作により図６Ａに示すようにストローブパルスＳＴＢ２がストローブパルスＳＴＢ１より先にデータＤＱの変化点に達する。この結果、第２論理比較器１２Ｂは図６Ｂに示すように比較タイミングＴ３で速くも０論理のパスを出力するが、第１論理比較器１２Ａは未だ１論理のフェイルを出力し続ける。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作が進み、論理比較タイミングＴ５に達した時点でストローブパルスＳＴＢ１が基準クロックＤＱＳの前縁のタイミングに到達する。この結果第１論理比較器１２Ａは比較タイミングＴ５で０論理のパスを出力する。
【００３３】
一方、Ｔａ＞Ｔｄｑの場合には、ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作により図７Ａに示すようにストローブパルスＳＴＢ１がＳＴＢ２より先に基準クロックＤＱＳの前縁のタイミングに達する。この結果図７Ｂに示すように比較タイミングＴ３で第１論理比較器１２Ａは０論理のパスを出力するが、第２論理比較器１２Ｂの論理比較出力は１論理を出しつづける。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作が進み、比較タイミングＴ５に達すると、ストローブパルスＳＴＢ２がデータＤＱの変化点に到達し、その論理比較出力は図７Ｂに示すように０論理に反転する。
【００３４】
以上の組合せから解ることは図７Ｂに示した比較タイミングＴ３とＴ４の状態を検出すれば基準クロックＤＱＳとデータＤＱの位相差Ｔａが所定値Ｔｄｑを越えていることを検出することができる。従って、相対比較器１３の真理値表を図１１Ａに示すように設定すればＴａ＞Ｔｄｑの状態のとき１論理のフェイルを出力させることができる。
以上の説明はデータＤＱの前縁側のタイミングが基準クロックＤＱＳの立ち上がりのタイミングから所定の時間Ｔｄｑの範囲内に存在するか否かを判定した例を説明したが、試験を行う利用者によってはデータＤＱの後縁側のタイミングが基準クロックＤＱＳの立上りのタイミングから所定の時間以上維持されているか否かを試験したい要求もある。
【００３５】
図８乃至図１０にデータＤＱの後縁側のタイミングが基準クロックＤＱＳの前縁のタイミングから所定の時間以上維持されたか否かを試験する様子を示す。図８乃至図１０に示すＴｂは基準クロックＤＱＳの前縁のタイミングからデータＤＱの後縁のタイミングまでの時間を示す。また、ＴｄｒはストローブパルスＳＴＢ１とストローブパルスＳＴＢ２に与えた位相差を示す。この場合もストローブパルスＳＴＢ１とＳＴＢ２は基準クロックＤＱＳ及びデータＤＱに発生するジッタの範囲に相当するタイミングの範囲をサーチさせる。
【００３６】
図８はＴｂ＝Ｔｄｒの場合を示す。この場合には第２論理比較器にＢの出力は０論理のパスを出力している期間（図８Ｂに示す比較タイミングＴ１、Ｔ２では第１論理比較器１２Ａは１論理のフェイルを出力する。ストローブパルスＳＴＢ１が基準クロックＤＱＳの前縁のタイミングを検出すると、第１論理比較器１２Ａは比較タイミングＴ３に示すように０論理のパスを出力する。
サーチが進みストローブパルスＳＴＢ２がデータＤＱの後縁を検出すると第２論理比較器１２Ｂは比較タイミングＴ４に示すように１論理のフェイルを出力する。
【００３７】
図９にＴｂ＞Ｔｄｒの場合の動作を示す。この場合には図９Ｂに示す比較タイミングＴ３、Ｔ４、Ｔ５に示すようにＴｂ−Ｔｄｒの時間差に相当する時間の範囲で第１論理比較器１２Ａと第２論理比較器１２Ｂは共に０論理のパスを出力し、その後、ストローブパルスＳＴＢ２がデータＤＱの後縁を検出するから第２論理比較器１２Ｂは１論理のフェイルを出力する。
図１０にＴｂ＜Ｔｄｒの場合の動作を示す。この場合には図１０Ｂの比較タイミングＴ３、Ｔ４に示すように、第１論理比較器１２Ａと第２論理比較器１２Ｂは必ず１論理のフェイルを同時に出力する状態が発生する。
【００３８】
従って、データＤＱが基準クロックＤＱＳの前縁のタイミングから所定の時間以上継続したか否かを試験する場合には、相対比較器１３の真理値表は図１１Ｂに示すように入力の双方が共に１論理の状態で１論理のフェイルを出力するように設定すればよい。
図１２に相対比較器１３の具体的な実施例を示す。この実施例では４個のレジスタＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４と、これら４個のレジスタＲＧ１〜ＲＧ４に設定したデータを２ビットの選択信号ＦＬ１、ＦＬ２で選択して取り出すマルチプレクサＭＵＸとによって相対比較器１３を構成した場合を示す。
【００３９】
レジスタＲＧ１〜ＲＧ４には試験の内容に従って利用者が任意にパスとフェイルの論理値を設定すればよい。例えば前縁側の試験を行う場合はレジスタＲＧ１〜ＲＧ４に図１１Ａに示した真理値表の判定結果に従って０、０、１、０を設定し、選択信号ＦＬ１、ＦＬ２として第１論理比較器１２Ａの出力と、第２論理比較器１２Ｂの出力を割当てる。従って、１２Ａ、１２Ｂの出力ＦＬ１とＦＬ２が０、０であればマルチプレクサＭＵＸはレジスタＲＧ１に設定したパスを表わす０論理を選択して出力し、ＦＬ１とＦＬ２が１、０であればマルチプレクサＭＵＸはレジスタＲＧ２に設定したパスを表わす０論理を選択して出力し、ＦＬ１とＦＬ２が０、１であればマルチプレクサＭＵＸはレジスタＲＧ３に設定したフェイルを表わす１論理を選択して出力し、ＦＬ１とＦＬ２が１、１であればマルチプレクサＭＵＸはレジスタＲＧ４に設定したパスを表わす０論理を出力する。
【００４０】
一方、データＤＱの後縁側の試験を行う場合はレジスタＲＧ１〜ＲＧ４には図１１Ｂに示す真理値表の判定結果に従って０、０、０、１を設定すればよい。
このように、相対比較器１３を構成することにより利用者は希望する試験を自由に選択して行うことができる。またデータＤＱの前縁と後縁のタイミングに限らず他の試験にも利用できる利点が得られる。
尚、相対比較器１３の構成としては図１２に示した構成に限らず、例えば書き替え可能なメモリによって構成することもでき、その選択は自由である。
【００４１】
上述したように、ストローブパルスＳＴＢ１とＳＴＢ２をサーチ動作させた場合に相対比較器１３から１回でも１論理のフェイルが発生すればその出力ピンは不良と判定することができる。つまり、位相差Ｔｄｑを短く設定すればグレードの高い半導体デバイスを選別することができ、位相差Ｔｄｑを長目に設定すれば良品の判定率を高めることができる。また、位相差Ｔｄｑを長目に設定すればデータＤＱの保持率の高い半導体デバイスを選別することができる。
【００４２】
【発明の効果】
以上説明したように、この発明によれば各データの発生タイミングを測定するための位相の基準となる基準クロックＤＱＳの位相が変動しても各テストサイクル毎に、基準クロックＤＱＳの位相と、各データの位相をリアルタイムで比較し、その位相差Ｔａが設定値Ｔｄｑより長いことを検出して不良と判定する試験方法及び位相差Ｔｂが設定値Ｔｄｒより短いことを検出して不良と判定する試験方法を採るから、試験を短時間に済ませることができる。また、各テストサイクル毎に各テストサイクルの実行時点で発生している基準クロックＤＱＳの位相を実際に使用してデータＤＱの位相差を測定するから、温度変動等に伴なって発生する基準クロックＤＱＳの位相変動に対しても考慮して試験が行われ、試験結果の信頼性の向上は顕著である。
【図面の簡単な説明】
【図１】この発明による半導体デバイス試験装置の一実施例を説明するためのブロック図。
【図２】この発明で用いるタイミング比較器を説明するためのブロック図。
【図３】図２に示したタイミング比較器の動作を説明するためのタイミングチャート
【図４】この発明で試験対象としている半導体デバイスが出力する基準クロックとデータの関係を説明するためのタイミングチャート。
【図５】この発明による半導体デバイス試験方法を説明するためのＡはタイミングチャート、Ｂは論理判定結果を時系列に配列して示した図。
【図６】図５と同様の図。
【図７】図５と同様の図。
【図８】図５と同様の図。
【図９】図５と同様の図。
【図１０】図５と同様の図。
【図１１】この発明の要部となる相対比較器の動作を説明するための図。
【図１２】この発明の要部となる相対比較器の具体的な構成の一例を説明するためのブロック図。
【図１３】この発明で解決しようとする課題を説明するためのタイミングチャート。
【図１４】図９と同様の図。
【符号の説明】
ＤＵＴ 被試験半導体デバイス
ＤＱ データ
ＤＱＳ 基準クロック
ＳＴＢ１、ＳＴＢ２ ストローブパルス
１０Ａ、１０Ｂ レベル比較器
１１Ａ 第１タイミング比較器
１１Ｂ 第２タイミング比較器
１２Ａ 第１論理比較器
１２Ｂ 第２論理比較器
１３ 相対比較器
Ｔａ、Ｔｂ 基準クロックとデータの位相差
Ｔｄｑ、Ｔｄｒ ストローブパルスＳＴＢ１とＳＴＢ２に与えた位相差
【発明の属する技術分野】
この発明は高速で書き込み、及び読み出しが可能な半導体デバイスを試験する場合に用いて好適な半導体デバイス試験方法及びこの試験方法を用いて動作する半導体デバイス試験装置に関する。
【０００２】
【従来の技術】
半導体で構成されるメモリの品種の中にはクロックと共にデータを入力し、クロックに同期して半導体デバイスへデータを書き込み、クロックと共にクロックに同期したデータが半導体デバイスから出力され、このクロックのタイミングを利用して他のデバイスにデータの受渡しを行うメモリが存在する。
図１３にこの種のメモリの読み出し時の様子を示す。図１４Ａに示すＤＡ、ＤＢ、ＤＣ…は半導体デバイスから出力されるデータ（ある１つのピンから出力されたデータ）を示す。ＴＤ１、ＴＤ２…は各テストサイクルを示す。図１４Ｂに示すＤＱＳはメモリから出力されるクロックを示す。データＤＡ、ＤＢ、ＤＣ…はこのクロックＤＱＳに同期して半導体デバイスから出力される。このクロックは実用されている状態では他のデバイスにデータＤＡ、ＤＢ、ＤＣ…を受け渡す際の同期信号（データストローブ）として利用される。
【０００３】
この種の半導体デバイスを試験する場合の試験項目の一つに、各クロックＤＱＳ（以下このクロックを基準クロックと称す）の前縁又は後縁のタイミングから、データの変化点までの時間差（位相差）ｄＩ１、ｄＩ２、ｄＩ３…が例えば極力短い程応答が速く優れた特性を持つデバイスとして評価される。また、基準クロックＤＱＳの前縁からデータＤＱの後縁までの時間ｄＪ１及びｄＪ２が長い程データの持続性が良いデバイスと評価される。これらの時間の長短によって被試験半導体デバイスのグレードが決定される。
【０００４】
被試験半導体デバイスから出力される基準クロックＤＱＳは実用されている状態ではクロック源で生成されたクロックが半導体デバイスに印加され、このクロックが半導体デバイスの内部の回路に配給され、このクロックに同期してデータが出力される。従って、試験装置で試験を行う場合にも試験装置側から被試験半導体デバイスにクロックを印加し、そのクロックが被試験半導体デバイスの内部を通り、データと共にデータ受渡しのための基準クロックとして出力される。従って、この基準クロックの一般的には前縁又は後縁のタイミングを測定し、この計測した前縁又は後縁のタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…又はｄＪ１、ｄＪ２…を測定することになる。
【０００５】
上述したように半導体デバイスから出力される基準クロックはその半導体デバイスの内部を通過して出力されるため、その発生タイミングはこの半導体デバイスの内部の温度等の外的環境の影響を大きく受け、図１４に示すように各半導体デバイスごとに基準クロックＤＱＳ１、ＤＱＳ２、ＤＱＳ３…の位相に差が発生する現象が見られる。さらに位相の差は各半導体デバイスの違いによるものに加えて、半導体デバイスの内部でもアクセスするメモリのアドレスの違い、時間の経過（熱的な変化）に従って変動するいわゆるジッタＪが発生する現象も見られる。
【０００６】
従って、基準クロックＤＱＳの前縁のタイミング又は後縁のタイミングからデータＤＡ、ＤＢ、ＤＣ…の変化点までの時間ｄＩ１、ｄＩ２、ｄＩ３…又はｄＪ１、ｄＪ２…を測定するためには、先ず各半導体デバイスから出力される基準クロックＤＱＳの前縁のタイミング又は後縁のタイミングが既知の値として与えられなければならない。
基準クロックＤＱＳの発生タイミングを既知の値として取得するには予め試験に使用する全ての試験パターン（全てのテストサイクル）を順次被試験デバイスに印加し、その各試験パターンの読み出し時に発生する基準クロックＤＱＳの発生タイミングを測定し、その測定値を予めメモリ等に記憶させ、全てのテストサイクルに渡って基準クロックＤＱＳの発生タイミングのデータを取得した状態で実際の試験を行う方法が考えられる。
【０００７】
実際の試験ではメモリに記憶した基準クロックＤＱＳの発生タイミングを各テストサイクル毎に読み出し、その読み出された基準クロックＤＱＳの発生タイミングから各データの前縁のタイミング又は後縁のタイミングとの位相差を測定し、データＤＱの前縁側のタイミングを試験する場合はこの位相差が所定の値を越えなければ良と判定し、位相差が所定の時間を越えた場合を不良と判定し、データＤＱの後縁側の持続時間を試験する場合はデータの後縁までの位相差が所定の時間以上継続したかを判定すればよい。
【０００８】
【発明が解決しようとする課題】
上述したように、基準クロックＤＱＳの発生タイミングを全てのテストサイクル毎に測定し、その測定値を取得した状態で実際の試験を行うとすると、実質的に試験に要する時間は通常の倍の時間を必要とし、試験に要する時間が長くなってしまう欠点がある。
また、図１４で説明したように、基準クロックＤＱＳの発生タイミングにはジッタＪを含むものとなるため、一度全てのテストサイクルに渡ってその発生タイミングを測定したとしても、その測定値の信頼性は低い。従ってその測定値を利用して行う試験の制度も信頼性が低いものとなる。
【０００９】
この発明の目的は自己が発生する基準クロックを基準に各データの位相が所定の位相差の範囲に入っているか否かを判定しなければならない半導体デバイスの試験方法において、初めからリアルタイムで試験を行うことができ、従って短時間に試験を完了することができ、然も試験結果の信頼性も高い半導体デバイス試験方法を提案しようとするものである。
【００１０】
【課題を解決するための手段】
本発明の第１の態様においては、各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較を行い、各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較を行い、上記第１タイミング比較及び上記第２タイミング比較の結果の論理値を論理比較器でそれぞれ期待値と論理比較して、一致すれば論理判定結果を良とし、不一致であれば論理判定結果を不良とし、第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記論理判定結果が良で、かつ、当該第１ストローブパルスよりも上記第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記論理判定結果が不良であることを検出して、上記データの前縁のタイミングが上記基準クロックの前縁のタイミングより上記第２の所定時間以上遅延していると判定する半導体デバイス試験方法を提供する。
【００１１】
本発明の第２の態様においては、各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較を行い、各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較を行い、上記第１タイミング比較及び上記第２タイミング比較の結果の論理値を論理比較器でそれぞれ期待値と論理比較して、一致すれば論理判定結果を良とし、不一致であれば論理判定結果を不良とし、第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記論理判定結果が不良で、かつ、当該第１ストローブパルスよりも上記第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記論理判定結果が不良であることを検出して、上記データの後縁のタイミングが上記基準クロックの前縁のタイミングより上記第３の所定時間以上継続していないと判定する半導体デバイス試験方法を提供する。
【００１２】
本発明の第３の態様においては、各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較器と、各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較器と、上記第１タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第１論理比較器と、上記第２タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第２論理比較器と、第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記第１論理比較器の論理判定結果が良で、かつ、当該第１ストローブパルスよりも上記第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記第２論理比較器の論理判定結果が不良であることを検出して、上記データの前縁のタイミングが上記基準クロックの前縁のタイミングより上記第２の所定時間以上遅延していると判定する相対比較器と、を備える半導体デバイス試験装置を提供する。
【００１３】
本発明の第４の態様においては、各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較器と、各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較器と、上記第１タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第１論理比較器と、上記第２タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第２論理比較器と、第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記第１論理比較器の論理判定結果が不良で、かつ、当該第１ストローブパルスよりも上記第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記第２論理比較器の論理判定結果が不良であることを検出して、上記データの後縁のタイミングが上記基準クロックの前縁のタイミングより上記第３の所定時間以上継続していないと判定する相対比較器と、を備える半導体デバイス試験装置を提供する。
【００１６】
【作用】
この発明で提案した半導体デバイス試験方法及び半導体デバイス試験装置によれば、通常の半導体デバイス試験装置の論理判定結果を相対的に比較判定し、基準クロックに対する判定結果と各データに対する判定結果の条件が所定の条件を満たしたことを検出してデータの発生タイミングが基準クロックの発生タイミングより所定時間以上遅れていないと判定する試験方法及び基準クロックの基準エッジのタイミングからデータの後縁までの持続時間が所定時間以上を満たしたかを判定する試験方法を提案するものである。
【００１７】
ここで各データの発生タイミングをタイミング比較するためのストローブパルスの位相を、基準クロックの発生タイミングをタイミング比較するためのストローブパルスの位相より所定の時間遅れ位相に設定することにより、基準クロックの論理判定結果と、各データの論理判定結果との組合せが所定の条件を満たした場合は各データの発生タイミングが設定した遅延位相より遅れていないと判定することができる。またデータの持続時間が所定の時間以上継続したと判定することができる。
【００１８】
従って、この発明によれば通常の半導体デバイス試験装置の各論理比較器の後段に相対比較器を設けるだけの比較的簡単な構成で基準クロックを出力する半導体デバイスの試験を短時間に済ますことができ、また試験の信頼性も高い半導体デバイス試験方法及び半導体デバイス試験装置を提供することができる利点が得られる。
【００１９】
【発明の実施の形態】
図１にこの発明により半導体デバイス試験方法により基準クロックＤＱＳを発生する半導体デバイスを試験する半導体デバイス試験装置の一実施例を示す。
図１において、ＤＵＴは被試験半導体デバイスを示す。この被試験半導体デバイスＤＵＴはデータＤＱを出力するデータ出力端子ＴＤと、基準クロックＤＱＳを出力する出力端子ＴＱＳとを有する。図１ではデータ出力端子ＴＤを１本として示しているが、現実には１６本程度の出力端子ＴＤが存在する。クロック出力端子ＴＱＳにはレベル比較器１０Ａと、第１タイミング比較器１１Ａと、第１論理比較器１２Ａの縦続回路を接続する。
【００２０】
またデータ出力端子ＴＤにも同様にレベル比較器１０Ｂと、タイミング比較器１１Ｂと、第２論理比較器１２Ｂからなる縦続回路を接続する。これらの縦続回路は従来の半導体デバイス試験装置の構成と同じものでよい。
この発明の特徴とする構成は基準クロックＤＱＳの論理比較結果を出力する第１論理比較器１２の論理判定結果と、各データＤＱの論理比較結果を出力する第２論理比較器１２の論理判定結果を相対的に比較する相対比較器１３を設けた構成とした点である。
【００２１】
先ずレベル比較器１０Ａ、１０Ｂと第１、第２タイミング比較器１１Ａ、１１Ｂと第１、第２論理比較器１２Ａ、１２Ｂの各動作について説明する。
レベル比較器１０Ａ、１０Ｂは共に図２に示すように一対の電圧比較器ＣＰ１とＣＰ２によって構成され、これら一対の電圧比較器ＣＰ１とＣＰ２により被試験半導体デバイスＤＵＴが出力する基準クロックＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ…（図８参照）の論理値が正規の電圧条件を満たしているか否かを判定する。電圧比較器ＣＰ１は基準クロックＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ…のＨ論理の電圧値が正規の電圧値ＶＯＨ以上であるか否かを判定する。また電圧比較器ＣＰ２は基準クロックＤＱＳ又は各データＤＡ、ＤＢ、ＤＣ…のＬ論理側の電圧値が正規の電圧ＶＯＬ以下であるか否かを判定する。
【００２２】
これらの判定結果をタイミング比較器１１Ａ、１１Ｂに入力しストローブパルスＳＴＢが印加されたタイミングで電圧比較器ＣＰ１及びＣＰ２の出力の状態を読み取る。つまり、タイミング比較器１１Ａ、１１ＢはストローブパルスＳＴＢの印加タイミング毎にそのときの入力されている基準クロックＤＱＳ及びデータＤＱの論理値を読み取る動作を実行する。
論理比較器１２Ａ、１２Ｂはタイミング比較器１１Ａ、１１ＢがストローブパルスＳＴＢのタイミングで読み取った結果と予めテストサイクル毎に定めた期待値（図２の例ではＨ論理）とを比較しテストサイクル毎にパス（良）、フェイル（不良）判定を行い結果をＰＡに出力する。
【００２３】
判定は、期待値がＨ論理のときは電圧比較器ＣＰ１からの論理値を見て電圧比較器ＣＰ１の論理値がＨ論理のときパス（良）、電圧比較器ＣＰ１の論理値がＬ論理のときフェイル（不良）と判定する。期待値がＬ論理のときは電圧比較器ＣＰ２からの論理値を見て電圧比較器ＣＰ２の論理値がＨ論理のときパス（良）、電圧比較器ＣＰ２の論理値がＬ論理のときフェイル（不良）と判定する。この時の、判定の結果をＰＡに出力する。
【００２４】
図３を用いて基準クロックＤＱＳの立上りの発生タイミングを検出する動作を説明する。基準クロックＤＱＳの立上りのタイミングを検出するテストサイクル毎に、ストローブパルスＳＴＢをτＴずつ遅延して同じテストを繰り返す（図３参照）。つまり、ストローブパルスＳＴＢをτＴずつ遅延して同じテストを繰り返すことで、テスト毎にストローブパルスＳＴＢがτＴずつ遅延されて第１タイミング比較器１１Ａに与えられ電圧比較器ＣＰ１及びＣＰ２の出力の状態を読み取る。第１論理比較器１２Ａは第１タイミング比較器１１ＡがストローブパルスＳＴＢのタイミング比較結果を出力する毎にその比較結果と期待値とを比較しパス（良）、フェイル（不良）を判定し結果をＰＡに出力する。
【００２５】
この場合、第１論理比較器１２Ａの出力がフェイル（不良）からパス（良）に変わったことにより、第１レベル比較器１０Ａの出力がＨ論理に反転したことを読み取ったストローブパルスＳＴＢｎ（図３Ｂ参照）を知り基準クロックＤＱＳの立上りのタイミングＴｎを決定する。
また、基準クロックＤＱＳの立下りのタイミング検出する場合は、期待値をＬ論理にし立上りの検出と同様に第１論理比較器１２Ａの出力がフェイル（不良）からパス（良）に変わったストローブパルスにより立下りのタイミングを決定する。
【００２６】
第２レベル比較器１０Ｂと、第２タイミング比較器１１Ｂと、第２論理比較器１２Ｂにおいても、第１レベル比較器１０Ａと、第１タイミング比較器１１Ａと、第１論理比較器１２Ａと同様の動作をし、データＤＱの立上り、立下りのタイミングも、基準クロックＤＱＳの立上り、立下りのタイミングの検出と同様にタイミングを決定する。
以上により、レベル比較器１０Ａ、１０Ｂと、タイミング比較器１１Ａ、１１Ｂと、論理比較器１２Ａ、１２Ｂの従来と同じ部分の動作が理解されよう。
【００２７】
次にこの発明に係わるタイミング比較器１１Ａ、１１Ｂの動作について説明する。基準クロックＤＱＳの発生タイミングを比較する第１タイミング比較器１１ＡにはストローブパルスＳＴＢ１を印加し、データＤＱの発生タイミングを比較する第２タイミング比較器１１ＢにはストローブパルスＳＴＢ２を印加する。これらのストローブパルスＳＴＢ１とＳＴＢ２には位相差Ｔｄｑを与える。この位相差ＴｄｑはデータＤＱが基準クロックＤＱＳのこの例では前縁のタイミングより位相差Ｔｄｑ以上遅延した場合は、そのデータ端子は不良であると判定するために付した遅延時間である。
【００２８】
これらのストローブパルスＳＴＢ１とＳＴＢ２は図１４で説明した基準クロックＤＱＳのジッタの範囲内を少しずつ位相をずらしながら基準クロックＤＱＳの例えば立ち上がりのタイミング及びデータＤＱの変化点を検出する動作を実行する。以下この動作をサーチと呼ぶことにする。
図４を用いてサーチ動作の範囲について説明する。基準クロックＤＱＳのジッタは被試験デバイスＤＵＴの動作を規定するクロックＣＬＫの前縁のタイミングを中心に発生する。良品のデバイスであればデータＤＱも基準クロックＤＱＳに発生するジッタの範囲で変化点が変動する。従って、ジッタの発生量を（図４Ｂ）とすると、ストローブパルスＳＴＢ１は−Ｔｄ〜＋Ｔｄまでの間を少しずつ（例えば図 に示したτＴ）位相をずらしながらサーチさせ、またストローブパルスＳＴＢ２は−Ｔｄ＋Ｔｄｑ〜＋Ｔｄ＋Ｔｄｑの範囲をサーチさせる。
【００２９】
このサーチ動作の間にストローブパルスＳＴＢ１は基準クロックＤＱＳの発生タイミングを検出し、ストローブパルスＳＴＢ２はデータＤＱの発生タイミングをタイミング比較することになる。
基準クロックＤＱＳとデータＤＱとの位相差ＴａとストローブパルスＳＴＢ１とストローブパルスＳＴＢ２との位相差Ｔｄｑとの大小関係で相対比較器１３は判定結果を出力する。
【００３０】
以下、基準クロックＤＱＳの立上りとデータＤＱの有効データが“Ｈ”の場合に期待値がＨ論理の時を例に説明する。
第１論理比較器１２Ａと第２論理比較器１２ＢはそれぞれストローブパルスＳＴＢ１及びＳＴＢ２がそれぞれ基準クロックＤＱＳ及びデータＤＱの１論理の区間を打ち抜いた場合に０論理（パス）を出力し、０論理の区間を打ち抜いた場合は１論理（フェイル）を出力する。
【００３１】
図５Ａは基準クロックＤＱＳとデータＤＱの変化点までの位相差ＴａとストローブパルスＳＴＢ１とＳＴＢ２の位相差Ｔｄｑの関係がＴａ＝Ｔｄｑの場合のタイミングチャートを示す。この場合にはストローブパルスＳＴＢ１とＳＴＢ２が基準クロックＤＱＳとデータＤＱの変化点（１論理に立ち上がる変化点）より前の０論理の期間を打ち抜いている状態では図５Ｂの比較タイミングＴ１とＴ２に示すように第１及び第２論理比較器１２Ａと１２Ｂは共に１論理（フェイル）を出力する。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作が進み、ストローブパルスＳＴＢ１が基準クロックＤＱＳの前縁のエッジに達すると、Ｔａ＝Ｔｄｑであるから、ストローブパルスＳＴＢ２もデータＤＱの変化点に達する。この結果、第１論理比較器１２Ａ及び第２論理比較器１２Ｂは比較タイミングＴ３、Ｔ４に示すように共に０論理（パス）を出力する。
【００３２】
次にＴａ＜Ｔｄｑの場合を検証するＴａ＜Ｔｄｑの場合はストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作により図６Ａに示すようにストローブパルスＳＴＢ２がストローブパルスＳＴＢ１より先にデータＤＱの変化点に達する。この結果、第２論理比較器１２Ｂは図６Ｂに示すように比較タイミングＴ３で速くも０論理のパスを出力するが、第１論理比較器１２Ａは未だ１論理のフェイルを出力し続ける。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作が進み、論理比較タイミングＴ５に達した時点でストローブパルスＳＴＢ１が基準クロックＤＱＳの前縁のタイミングに到達する。この結果第１論理比較器１２Ａは比較タイミングＴ５で０論理のパスを出力する。
【００３３】
一方、Ｔａ＞Ｔｄｑの場合には、ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作により図７Ａに示すようにストローブパルスＳＴＢ１がＳＴＢ２より先に基準クロックＤＱＳの前縁のタイミングに達する。この結果図７Ｂに示すように比較タイミングＴ３で第１論理比較器１２Ａは０論理のパスを出力するが、第２論理比較器１２Ｂの論理比較出力は１論理を出しつづける。ストローブパルスＳＴＢ１とＳＴＢ２のサーチ動作が進み、比較タイミングＴ５に達すると、ストローブパルスＳＴＢ２がデータＤＱの変化点に到達し、その論理比較出力は図７Ｂに示すように０論理に反転する。
【００３４】
以上の組合せから解ることは図７Ｂに示した比較タイミングＴ３とＴ４の状態を検出すれば基準クロックＤＱＳとデータＤＱの位相差Ｔａが所定値Ｔｄｑを越えていることを検出することができる。従って、相対比較器１３の真理値表を図１１Ａに示すように設定すればＴａ＞Ｔｄｑの状態のとき１論理のフェイルを出力させることができる。
以上の説明はデータＤＱの前縁側のタイミングが基準クロックＤＱＳの立ち上がりのタイミングから所定の時間Ｔｄｑの範囲内に存在するか否かを判定した例を説明したが、試験を行う利用者によってはデータＤＱの後縁側のタイミングが基準クロックＤＱＳの立上りのタイミングから所定の時間以上維持されているか否かを試験したい要求もある。
【００３５】
図８乃至図１０にデータＤＱの後縁側のタイミングが基準クロックＤＱＳの前縁のタイミングから所定の時間以上維持されたか否かを試験する様子を示す。図８乃至図１０に示すＴｂは基準クロックＤＱＳの前縁のタイミングからデータＤＱの後縁のタイミングまでの時間を示す。また、ＴｄｒはストローブパルスＳＴＢ１とストローブパルスＳＴＢ２に与えた位相差を示す。この場合もストローブパルスＳＴＢ１とＳＴＢ２は基準クロックＤＱＳ及びデータＤＱに発生するジッタの範囲に相当するタイミングの範囲をサーチさせる。
【００３６】
図８はＴｂ＝Ｔｄｒの場合を示す。この場合には第２論理比較器にＢの出力は０論理のパスを出力している期間（図８Ｂに示す比較タイミングＴ１、Ｔ２では第１論理比較器１２Ａは１論理のフェイルを出力する。ストローブパルスＳＴＢ１が基準クロックＤＱＳの前縁のタイミングを検出すると、第１論理比較器１２Ａは比較タイミングＴ３に示すように０論理のパスを出力する。
サーチが進みストローブパルスＳＴＢ２がデータＤＱの後縁を検出すると第２論理比較器１２Ｂは比較タイミングＴ４に示すように１論理のフェイルを出力する。
【００３７】
図９にＴｂ＞Ｔｄｒの場合の動作を示す。この場合には図９Ｂに示す比較タイミングＴ３、Ｔ４、Ｔ５に示すようにＴｂ−Ｔｄｒの時間差に相当する時間の範囲で第１論理比較器１２Ａと第２論理比較器１２Ｂは共に０論理のパスを出力し、その後、ストローブパルスＳＴＢ２がデータＤＱの後縁を検出するから第２論理比較器１２Ｂは１論理のフェイルを出力する。
図１０にＴｂ＜Ｔｄｒの場合の動作を示す。この場合には図１０Ｂの比較タイミングＴ３、Ｔ４に示すように、第１論理比較器１２Ａと第２論理比較器１２Ｂは必ず１論理のフェイルを同時に出力する状態が発生する。
【００３８】
従って、データＤＱが基準クロックＤＱＳの前縁のタイミングから所定の時間以上継続したか否かを試験する場合には、相対比較器１３の真理値表は図１１Ｂに示すように入力の双方が共に１論理の状態で１論理のフェイルを出力するように設定すればよい。
図１２に相対比較器１３の具体的な実施例を示す。この実施例では４個のレジスタＲＧ１、ＲＧ２、ＲＧ３、ＲＧ４と、これら４個のレジスタＲＧ１〜ＲＧ４に設定したデータを２ビットの選択信号ＦＬ１、ＦＬ２で選択して取り出すマルチプレクサＭＵＸとによって相対比較器１３を構成した場合を示す。
【００３９】
レジスタＲＧ１〜ＲＧ４には試験の内容に従って利用者が任意にパスとフェイルの論理値を設定すればよい。例えば前縁側の試験を行う場合はレジスタＲＧ１〜ＲＧ４に図１１Ａに示した真理値表の判定結果に従って０、０、１、０を設定し、選択信号ＦＬ１、ＦＬ２として第１論理比較器１２Ａの出力と、第２論理比較器１２Ｂの出力を割当てる。従って、１２Ａ、１２Ｂの出力ＦＬ１とＦＬ２が０、０であればマルチプレクサＭＵＸはレジスタＲＧ１に設定したパスを表わす０論理を選択して出力し、ＦＬ１とＦＬ２が１、０であればマルチプレクサＭＵＸはレジスタＲＧ２に設定したパスを表わす０論理を選択して出力し、ＦＬ１とＦＬ２が０、１であればマルチプレクサＭＵＸはレジスタＲＧ３に設定したフェイルを表わす１論理を選択して出力し、ＦＬ１とＦＬ２が１、１であればマルチプレクサＭＵＸはレジスタＲＧ４に設定したパスを表わす０論理を出力する。
【００４０】
一方、データＤＱの後縁側の試験を行う場合はレジスタＲＧ１〜ＲＧ４には図１１Ｂに示す真理値表の判定結果に従って０、０、０、１を設定すればよい。
このように、相対比較器１３を構成することにより利用者は希望する試験を自由に選択して行うことができる。またデータＤＱの前縁と後縁のタイミングに限らず他の試験にも利用できる利点が得られる。
尚、相対比較器１３の構成としては図１２に示した構成に限らず、例えば書き替え可能なメモリによって構成することもでき、その選択は自由である。
【００４１】
上述したように、ストローブパルスＳＴＢ１とＳＴＢ２をサーチ動作させた場合に相対比較器１３から１回でも１論理のフェイルが発生すればその出力ピンは不良と判定することができる。つまり、位相差Ｔｄｑを短く設定すればグレードの高い半導体デバイスを選別することができ、位相差Ｔｄｑを長目に設定すれば良品の判定率を高めることができる。また、位相差Ｔｄｑを長目に設定すればデータＤＱの保持率の高い半導体デバイスを選別することができる。
【００４２】
【発明の効果】
以上説明したように、この発明によれば各データの発生タイミングを測定するための位相の基準となる基準クロックＤＱＳの位相が変動しても各テストサイクル毎に、基準クロックＤＱＳの位相と、各データの位相をリアルタイムで比較し、その位相差Ｔａが設定値Ｔｄｑより長いことを検出して不良と判定する試験方法及び位相差Ｔｂが設定値Ｔｄｒより短いことを検出して不良と判定する試験方法を採るから、試験を短時間に済ませることができる。また、各テストサイクル毎に各テストサイクルの実行時点で発生している基準クロックＤＱＳの位相を実際に使用してデータＤＱの位相差を測定するから、温度変動等に伴なって発生する基準クロックＤＱＳの位相変動に対しても考慮して試験が行われ、試験結果の信頼性の向上は顕著である。
【図面の簡単な説明】
【図１】この発明による半導体デバイス試験装置の一実施例を説明するためのブロック図。
【図２】この発明で用いるタイミング比較器を説明するためのブロック図。
【図３】図２に示したタイミング比較器の動作を説明するためのタイミングチャート
【図４】この発明で試験対象としている半導体デバイスが出力する基準クロックとデータの関係を説明するためのタイミングチャート。
【図５】この発明による半導体デバイス試験方法を説明するためのＡはタイミングチャート、Ｂは論理判定結果を時系列に配列して示した図。
【図６】図５と同様の図。
【図７】図５と同様の図。
【図８】図５と同様の図。
【図９】図５と同様の図。
【図１０】図５と同様の図。
【図１１】この発明の要部となる相対比較器の動作を説明するための図。
【図１２】この発明の要部となる相対比較器の具体的な構成の一例を説明するためのブロック図。
【図１３】この発明で解決しようとする課題を説明するためのタイミングチャート。
【図１４】図９と同様の図。
【符号の説明】
ＤＵＴ 被試験半導体デバイス
ＤＱ データ
ＤＱＳ 基準クロック
ＳＴＢ１、ＳＴＢ２ ストローブパルス
１０Ａ、１０Ｂ レベル比較器
１１Ａ 第１タイミング比較器
１１Ｂ 第２タイミング比較器
１２Ａ 第１論理比較器
１２Ｂ 第２論理比較器
１３ 相対比較器
Ｔａ、Ｔｂ 基準クロックとデータの位相差
Ｔｄｑ、Ｔｄｒ ストローブパルスＳＴＢ１とＳＴＢ２に与えた位相差
Claims (4)
- 各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較を行い、
各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較を行い、
上記第１タイミング比較及び上記第２タイミング比較の結果の論理値を論理比較器でそれぞれ期待値と論理比較して、一致すれば論理判定結果を良とし、不一致であれば論理判定結果を不良とし、
第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記論理判定結果が良で、かつ、当該第１ストローブパルスよりも上記第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記論理判定結果が不良であることを検出して、上記データの前縁のタイミングが上記基準クロックの前縁のタイミングより上記第２の所定時間以上遅延していると判定する
半導体デバイス試験方法。 - 各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較を行い、
各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較を行い、
上記第１タイミング比較及び上記第２タイミング比較の結果の論理値を論理比較器でそれぞれ期待値と論理比較して、一致すれば論理判定結果を良とし、不一致であれば論理判定結果を不良とし、
第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記論理判定結果が不良で、かつ、当該第１ストローブパルスよりも上記第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記論理判定結果が不良であることを検出して、上記データの後縁のタイミングが上記基準クロックの前縁のタイミングより上記第３の所定時間以上継続していないと判定する
半導体デバイス試験方法。 - 各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較器と、
各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較器と、
上記第１タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第１論理比較器と、
上記第２タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第２論理比較器と、
第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記第１論理比較器の論理判定結果が良で、かつ、当該第１ストローブパルスよりも上記第２の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記第２論理比較器の論理判定結果が不良であることを検出して、上記データの前縁のタイミングが上記基準クロックの前縁のタイミングより上記第２の所定時間以上遅延していると判定する相対比較器と、
を備える半導体デバイス試験装置。 - 各テストサイクルにおいて、被試験デバイスから出力される基準クロックの論理値を、テストサイクル毎に１つのパルスが印加されテストサイクル毎に第１の所定時間ずつ遅れる第１ストローブパルスの印加タイミングで読み取って出力する第１タイミング比較器と、
各テストサイクルにおいて、被試験デバイスから出力されるデータの論理値を、上記第１ストローブパルスよりも第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングで読み取って出力する第２タイミング比較器と、
上記第１タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第１論理比較器と、
上記第２タイミング比較器から出力される論理値を所定の期待値と比較して、一致すれば良の論理判定結果を出力し、不一致であれば不良の論理判定結果を出力する第２論理比較器と、
第１ストローブパルスの印加タイミングでの上記基準クロックの論理値に対する上記第１論理比較器の論理判定結果が不良で、かつ、当該第１ストローブパルスよりも上記第３の所定時間だけ遅れた第２ストローブパルスの印加タイミングでの上記データの論理値に対する上記第２論理比較器の論理判定結果が不良であることを検出して、上記データの後縁のタイミングが上記基準クロックの前縁のタイミングより上記第３の所定時間以上継続していないと判定する相対比較器と、
を備える半導体デバイス試験装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000204757A JP4782271B2 (ja) | 2000-07-06 | 2000-07-06 | 半導体デバイス試験方法・半導体デバイス試験装置 |
| TW090116157A TW519569B (en) | 2000-07-06 | 2001-07-02 | Test method and apparatus for semiconductor device |
| DE10132241A DE10132241B4 (de) | 2000-07-06 | 2001-07-04 | Verfahren und Vorrichtung zum Testen von Halbleiterbauelementen |
| US09/900,085 US6865698B2 (en) | 2000-07-06 | 2001-07-05 | Method and apparatus for testing semiconductor devices |
| KR10-2001-0040120A KR100413509B1 (ko) | 2000-07-06 | 2001-07-05 | 반도체 디바이스 시험방법·반도체 디바이스 시험장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000204757A JP4782271B2 (ja) | 2000-07-06 | 2000-07-06 | 半導体デバイス試験方法・半導体デバイス試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002025294A JP2002025294A (ja) | 2002-01-25 |
| JP4782271B2 true JP4782271B2 (ja) | 2011-09-28 |
Family
ID=18701967
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000204757A Expired - Fee Related JP4782271B2 (ja) | 2000-07-06 | 2000-07-06 | 半導体デバイス試験方法・半導体デバイス試験装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6865698B2 (ja) |
| JP (1) | JP4782271B2 (ja) |
| KR (1) | KR100413509B1 (ja) |
| DE (1) | DE10132241B4 (ja) |
| TW (1) | TW519569B (ja) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE10296952B4 (de) | 2001-06-13 | 2007-07-19 | Advantest Corp. | Vorrichtung und Verfahren zum Prüfen einer Halbleitervorrichtung |
| US7126366B2 (en) | 2002-06-10 | 2006-10-24 | Advantest Corp. | Semiconductor test apparatus |
| CN100424518C (zh) * | 2002-12-20 | 2008-10-08 | 株式会社爱德万测试 | 半导体试验装置 |
| JP4444570B2 (ja) * | 2003-02-04 | 2010-03-31 | 株式会社アドバンテスト | 検出装置、検出方法、及びプログラム |
| JP4355704B2 (ja) * | 2004-02-05 | 2009-11-04 | 株式会社アドバンテスト | 測定装置、測定方法、及び試験装置 |
| JP4820560B2 (ja) * | 2005-03-07 | 2011-11-24 | 株式会社アドバンテスト | 試験装置、試験方法、電子デバイスの生産方法、試験シミュレータ、及び試験シミュレーション方法 |
| EP1715355B1 (en) * | 2005-04-22 | 2007-10-17 | Agilent Technologies, Inc. | Testing a device under test by sampling its clock and data signal |
| JP4469753B2 (ja) | 2005-04-28 | 2010-05-26 | 株式会社アドバンテスト | 試験装置 |
| GB0601849D0 (en) * | 2006-01-30 | 2006-03-08 | Ttp Communications Ltd | Method of maintaining software integrity |
| JP4944771B2 (ja) * | 2006-05-01 | 2012-06-06 | 株式会社アドバンテスト | 試験装置、回路および電子デバイス |
| KR101228270B1 (ko) * | 2006-05-01 | 2013-01-30 | 주식회사 아도반테스토 | 시험 장치 및 시험 방법 |
| US7669090B2 (en) * | 2006-05-18 | 2010-02-23 | Kabushiki Kaisha Toshiba | Apparatus and method for verifying custom IC |
| JP4957092B2 (ja) * | 2006-06-26 | 2012-06-20 | 横河電機株式会社 | 半導体メモリテスタ |
| US7965093B2 (en) * | 2009-02-13 | 2011-06-21 | Advantest Corporation | Test apparatus and test method for testing a device under test using a multi-strobe |
| CN106803756B (zh) * | 2015-12-01 | 2020-06-02 | 唯捷创芯(天津)电子技术股份有限公司 | 一种实现芯片重用的可变编码方法及其通信终端 |
| CN117312066A (zh) * | 2023-12-01 | 2023-12-29 | 成都电科星拓科技有限公司 | 一种芯片共晶圆的实现方法、晶圆以及芯片 |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2842446B2 (ja) * | 1989-10-25 | 1999-01-06 | 株式会社アドバンテスト | アナログ‐ディジタル混成ｉｃ用試験装置 |
| WO1993020457A1 (en) * | 1992-03-31 | 1993-10-14 | Advantest Corporation | Ic testing device |
| JP3516727B2 (ja) | 1994-08-22 | 2004-04-05 | 株式会社アドバンテスト | 論理比較器 |
| JP3505011B2 (ja) * | 1995-06-22 | 2004-03-08 | 株式会社アドバンテスト | 高精度信号発生回路 |
| US5732047A (en) * | 1995-12-12 | 1998-03-24 | Advantest Corporation | Timing comparator circuit for use in device testing apparatus |
| US5621739A (en) * | 1996-05-07 | 1997-04-15 | Intel Corporation | Method and apparatus for buffer self-test and characterization |
| TW343282B (en) * | 1996-06-14 | 1998-10-21 | Adoban Tesuto Kk | Testing device for a semiconductor device |
| JP3608694B2 (ja) * | 1996-09-18 | 2005-01-12 | 株式会社アドバンテスト | メモリ試験装置 |
| JPH11237454A (ja) | 1998-02-20 | 1999-08-31 | Advantest Corp | 半導体試験装置 |
| JP2000021193A (ja) * | 1998-07-01 | 2000-01-21 | Fujitsu Ltd | メモリ試験方法及び装置並びに記憶媒体 |
| JP4156105B2 (ja) * | 1998-11-12 | 2008-09-24 | 株式会社アドバンテスト | Ｉｃ試験装置 |
| JP4204685B2 (ja) * | 1999-01-19 | 2009-01-07 | 株式会社ルネサステクノロジ | 同期型半導体記憶装置 |
| US6629274B1 (en) * | 1999-12-21 | 2003-09-30 | Intel Corporation | Method and apparatus to structurally detect random defects that impact AC I/O timings in an input/output buffer |
| US6693436B1 (en) * | 1999-12-23 | 2004-02-17 | Intel Corporation | Method and apparatus for testing an integrated circuit having an output-to-output relative signal |
| TWI238256B (en) * | 2000-01-18 | 2005-08-21 | Advantest Corp | Testing method for semiconductor device and its equipment |
| JP4495308B2 (ja) * | 2000-06-14 | 2010-07-07 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
| JP4394789B2 (ja) * | 2000-01-18 | 2010-01-06 | 株式会社アドバンテスト | 半導体デバイス試験方法・半導体デバイス試験装置 |
| US6486693B1 (en) * | 2000-05-19 | 2002-11-26 | Teradyne, Inc. | Method and apparatus for testing integrated circuit chips that output clocks for timing |
-
2000
- 2000-07-06 JP JP2000204757A patent/JP4782271B2/ja not_active Expired - Fee Related
-
2001
- 2001-07-02 TW TW090116157A patent/TW519569B/zh not_active IP Right Cessation
- 2001-07-04 DE DE10132241A patent/DE10132241B4/de not_active Expired - Fee Related
- 2001-07-05 US US09/900,085 patent/US6865698B2/en not_active Expired - Lifetime
- 2001-07-05 KR KR10-2001-0040120A patent/KR100413509B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020005456A (ko) | 2002-01-17 |
| DE10132241A1 (de) | 2002-04-11 |
| KR100413509B1 (ko) | 2003-12-31 |
| US20020003433A1 (en) | 2002-01-10 |
| US6865698B2 (en) | 2005-03-08 |
| JP2002025294A (ja) | 2002-01-25 |
| DE10132241B4 (de) | 2010-05-27 |
| TW519569B (en) | 2003-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4782271B2 (ja) | 半導体デバイス試験方法・半導体デバイス試験装置 | |
| US7619404B2 (en) | System and method for testing integrated circuit timing margins | |
| US5822228A (en) | Method for using built in self test to characterize input-to-output delay time of embedded cores and other integrated circuits | |
| US7983112B2 (en) | Semiconductor device which transmits or receives a signal to or from an external memory by a DDR system | |
| JP2008145361A (ja) | 半導体装置 | |
| JP4394789B2 (ja) | 半導体デバイス試験方法・半導体デバイス試験装置 | |
| JP4417955B2 (ja) | 集積回路のタイミング関連不良検証のためのイベント形式によるテスト方法 | |
| JPH027530B2 (ja) | ||
| JPWO2010092800A1 (ja) | 試験装置および試験方法 | |
| JPH10288653A (ja) | ジッタ測定方法及び半導体試験装置 | |
| JP4516755B2 (ja) | 半導体試験装置及びそのタイミング測定方法 | |
| US20080228417A1 (en) | Changing point detecting circuit, jitter measuring apparatus and test apparatus | |
| JP4162810B2 (ja) | 半導体デバイス試験装置のタイミング位相校正方法・装置 | |
| JP3934384B2 (ja) | 半導体デバイス試験装置 | |
| JP2002279797A (ja) | 半導体記憶装置 | |
| JP2000090693A (ja) | メモリ試験装置 | |
| US6327224B1 (en) | On-chip method for measuring access time and data-pin spread | |
| KR100336907B1 (ko) | 메모리 시험장치 | |
| JP3519329B2 (ja) | 半導体試験装置 | |
| KR20230047467A (ko) | 소스 동기화 디바이스 작동을 위한 장치 및 방법 | |
| JPH0519024A (ja) | 集積回路の試験方式 | |
| JPH09304482A (ja) | Ｉｃ試験装置 | |
| JPH1152015A (ja) | 高速半導体集積回路装置のテスト回路 | |
| JPH06123759A (ja) | 半導体集積回路用検査装置 | |
| JPH045584A (ja) | Ｉｃ試験装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20060316 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070215 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090813 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A132 Effective date: 20090825 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091009 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20100324 |
|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20100402 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100608 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20100714 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100907 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110628 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110707 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140715 Year of fee payment: 3 |
|
| LAPS | Cancellation because of no payment of annual fees |