CN100424518C - 半导体试验装置 - Google Patents

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Abstract

以由DUT输出的时钟的上升及下降的两种边沿定时取得DUT(被试验器件)的输出数据，同期取得DDR型器件的输出数据。具备：时钟侧时间插入器(20)，其输入由DUT1的时钟、由一定的定时间隔的多个选通脉冲取得、作为时间序列的电平数据输出；数据侧时间插入器(20)，其输入由DUT1的输出数据、由一定的定时间隔的多个选通脉冲取得、作为时间序列的电平数据输出；和边沿选择器(30)，其转换由时间插入器(20)取得的时间序列的电平数据、选择地输出表示该电平数据的上升和/或下降沿的电平数据。

Description

半导体试验装置
技术领域
本发明涉及将由被试验器件输出的输出数据与规定的期待值相比较、判定该被试验器件是否良好的半导体试验装置，特别是涉及适宜于下述那样的DDR型器件的试验的半导体试验装置，即具备以由被试验器件输出的时钟及输出数据作为时间序列的电平数据而取得、以由该被试验器件输出的时钟信号的上升沿、下降沿或者上升及下降的两种边沿的定时取得被试验器件的输出数据的源同步电路，藉此，可以以与器件的跳动同步的信号变化点取得输出数据，得到不受跳动左右的正确的试验结果，特别是作为数据速率可以以时钟的上升和下降的两种边沿进行数据输出。
背景技术
通常，进行半导体器件试验的半导体试验装置(LSI试验装置)，将规定的试验图形信号输入到成为试验对象的被试验器件(DUT：DeviceUnder Test)中，通过使由该被试验器件输出的输出数据与规定的期待值图形信号相比较，判定其一致、不一致，检测、判定该被试验器件是否良好。
参照第8图，说明这种半导体试验装置。该图是表示以往的一般的半导体试验装置(LSI试验装置)的大体构成的方框图。
如该图所示，以往的LSI试验装置110备有：电平比较器111，以将被试验器件101的输出数据与比较电压进行电平比较；图形比较器112，将被试验器件101的输出数据与规定的期待值进行比较；触发器121，用于将被试验器件101的输出数据以规定的定时输入到图形比较器112中。
在由这样构成的以往的LSI试验装置110中，由未图示的图形发生器向被试验器件101输入规定的试验图形信号，由被试验器件101的规定的信号被作为输出数据而输出。由被试验器件101输出的输出数据被输入到电平比较器111中。
输入到电平比较器111中的输出数据与比较电压进行电平比较，被输出到触发器(flip-flop)121中。
在触发器121中，由电平比较器111的信号被作为输入数据而保持，以来自未图示的定时发生器的选通脉冲作为时钟信号以规定的定时输出输出数据。
由触发器121输出的输出数据输入到图形比较器112中，与由试验装置内的图形发生器输出的规定的期待值数据相比较，输出比较结果。
而且，由该比较结果检测输出数据和期待值的一致、不一致，判定被试验器件101是否良好(Pass/Fail)。
这样，在以往的LSI试验装置中，从被试验器件输出的数据由在试验装置内部以预定的定时输出的选通脉冲的定时取得，该选通脉冲的输出定时被固定。可是，由于被试验器件的输出数据具有跳动(定时的不规则的摇摆)，所以以固定的选通脉冲的定时取得的输出数据即使是相同的数据，其值也不一定，存在不能得到正确试验结果的问题。
参照图9说明由这样的跳动造成的取得数据的变动。
如同图(a)所示，被试验器件的输出数据在某范围的宽度内具有跳动，仅该跳动宽度的部分输出数据成为变化点(上升沿或者下降沿)偏移。因此，以固定的选通脉冲取得具有这样的跳动的输出数据时，如同图(b)所示，例如，在“输出数据1”(第9图(a))的情况下取得数据成为“H”，而在“输出数据2”(第9图(b))的情况下取得数据成为“L”。
因此，在通过固定选通脉冲取得输出数据的以往的试验装置中，本来是相同的数据因跳动的影响而变动，从而发生正确的试验却判定困难的问题。
而且，这样的跳动影响在特别高速化的半导体器件、例如DDR型的半导体器件等中更显著。
DDR(Double Data Rata双倍数据速率)是以各时钟信号的上升沿和下降沿的双方的定时进行数据传送的方式，与仅以时钟的上升沿(或者下降沿)进行数据传送的SDR(Single Data Rata单数据速率)的方式相比，可以成为以2倍相同时钟周期的数据传送，但是容易受上述那样的跳动的影响而有难以正确试验的倾向。
另外，在由这样的固定选通脉冲的以往的试验装置中，还发生不能够正确进行器件本身输出时钟那样的被试验器件的试验。近年，使用作为谋求半导体器件的数据传送的更高速化的下一代输入输出接口而被注目的“RapidIO”(注册商标)和“HyperTranport”(注册商标)等，开发可以更高速处理的器件(例如IBM公司制的面向下期的“PowerPC”(注册商标)CPU等)。在这样的器件中，采用器件本身输出时钟信号的构成，由器件的输出数据还必须以由器件输出的时钟的边沿定时取得，在DDR型器件的情况下，有必要取得以由器件输出的时钟的上升及下降的双方的边沿定时的输出数据。因此，在由固定选通脉冲取得输出数据的以往的试验装置中，由于以与器件输出的时钟无关的定时取得输出数据，所以难以使这种器件正确地进行试验。
发明内容
本发明为解决这样的现有技术所具有的问题而提出，其目的在于，提供适宜于下述那样的DDR型器件的试验的半导体试验装置，该装置以由被试验器件输出的时钟及输出数据作为时间序列的电平数据而取得，具备以由该被试验器件输出的时钟信号的上升沿、下降沿或者上升及下降的两种边沿的定时取得被试验器件的输出数据的源同步电路，从而，能够以与器件的跳动同步的信号变化点取得输出数据，得到不受跳动左右的正确的试验结果，特别是作为数据速率以时钟的上升和下降的两种边沿进行数据输出。
如本发明之1所述，本发明的半导体试验装置具备：第一时间插入器，其输入由被试验器件输出的时钟，将该时钟通过具有一定定时间隔的多个选通脉冲取得，并作为时间序列的电平数据输出；第二时间插入器，其输入由被试验器件输出的输出数据，将该输出数据通过具有一定定时间隔的多个选通脉冲取得，并作为时间序列的电平数据输出；和第一选择电路，其选择通过输入由第一及第二时间插入器输出的时间序列电平数据，选择被在输入到第一时间插入器的时钟的边沿定时输入到第二时间插入器的输出数据，并作为被试验器件的被测定数据而输出；其中第一和/或第二时间插入器具备边沿选择器，其输入由多个选通脉冲取得的时间序列的电平数据、选择地输出表示该电平数据的上升沿和/或下降沿的边沿定时的电平数据。
根据由这样的构成而成的本发明的半导体试验装置，通过具备由时间插入器、选择电路和边沿选择器构成的源同步电路，可以以由被试验器件输出的时钟及输出数据作为时间序列的电平数据而取得。时间序列的电平数据表示作为被试验器件的时钟(或者输出数据)的信号变化点的边沿定时。从而，通过可以取得表示该时钟的边沿定时的电平数据，就可以将该电平数据作为取得被试验器件的输出数据的定时信号而使用。
另外，特别是在本发明中，通过具备边沿选择器，就可以将在时间插入器中由多个选通脉冲取得的时间序列的电平数据作为表示上升沿或者下降沿或者上升及下降的双方边沿的定时的电平数据而选择地输出。
藉此，即使在被试验器件的时钟及输出数据的信号变化点(上升沿或者下降沿)因跳动变动的情况下，也可以以变动的时钟的边沿定时取得输出数据。
特别是因可以以时钟的上升沿及下降沿的双方的边沿定时取得输出数据，所以不仅SDR方式而且DDR方式的器件都可以相对应。
因此，在本发明的半导体试验装置中，对于所有类型的被试验器件都可以与跳动对应以变动的定时取得输出数据，不被跳动的影响所左右，常常可以得到正确的试验结果，特别是作为高速化的DDR半导体器件的试验装置是适宜的。
另外，如本发明之2所述那样，本发明的半导体试验装置的构成为具备第二选择电路，其通过输入由第一时间插入器输出的时间序列的电平数据，选择被在输入到第一时间插入器的时钟的边沿定时、选择输入到该第一时间插入器的时钟，作为被试验器件的时钟数据而输出。
另外，如本发明之3所述，本发明的半导体试验装置的构成为具备：第一时间插入器，其输入由被试验器件输出的时钟，将该时钟通过具有一定定时间隔的多个选通脉冲取得，并作为时间序列的电平数据输出；和第二选择电路，其通过输入由第一时间插入器输出的时间序列的电平数据，选择被在输入到第一时间插入器的时钟的边沿定时输入到该第一时间插入器的时钟，并作为被试验器件的时钟数据输出；而第一时间插入器具备边沿选择器，其输入由多个选通脉冲取得的时间序列的电平数据，选择性地输出表示该电平数据的上升沿和/或下降沿的边沿定时的电平数据。
根据由这样的构成而成的本发明的半导体装置，通过表示作为该器件的时钟的信号变化点的边沿定时的电平数据可以取得在第一时间插入器中作为时间序列的电平数据而取得的被试验器件的时钟。
藉此，在该时钟的信号变化点(上升沿或下降沿)因跳动变动的情况下，以变动的时钟的边沿定时也可以取得时钟数据，例如，只要对被试验器件的时钟设定期待值，通过比较该期待值和时钟数据，就可以仅由时钟数据判定被试验器件是否良好。
通过仅由这样的时钟就可以试验被试验器件，可以谋求试验工序的简单化、迅速化，可以实现简单而且效率良好的器件试验。
另外，具体地说，如本发明之4所述那样，本发明的半导体试验装置的第一时间插入器具备：多个顺序电路，其输入由被试验器件输出的时钟；延迟电路，其将以一定的定时间隔延迟的选通脉冲顺次输入于多个顺序电路、由该顺序电路输出时间序列的电平数据；边沿选择器，其输入由多个顺序电路输出的时间序列的电平数据，并输出将被试验器件的时钟输入而取得的时间序列的电平数据的、表示上升沿的电平数据、表示下降沿的电平数据或者表示上升沿及下降沿的电平数据，和编码器，其输入由边沿选择器输出的电平数据，并符号化为表示被试验器件的时钟的边沿定时的定时数据而输出。
另外，如本发明之5所述那样，第二时间插入器具备：多个顺序电路，其输入由被试验器件输出的输出数据；和延迟电路，其将以一定的定时间隔延迟的选通脉冲顺次输入多个顺序电路，由该顺序电路输出时间序列的电平数据。
另外，如本发明之6所述那样，第二时间插入器的构成为具有：输入由多个顺序电路输出的时间序列的电平数据，并输出将被试验器件的输出数据输入而取得的时间序列的电平数据的、表示上升沿的电平数据、表示下降沿的电平数据或者表示上升沿及下降沿的电平数据的边沿选择器，和编码器，其输入由边沿选择器输出的电平数据，并符号化为表示被试验器件的输出数据的边沿定时的定时数据而输出。
另外，如本发明之7所述那样，边沿选择器由输入一个顺序电路的反向输出和下一步顺序电路的非反向输出的第一AND电路、输入一个顺序电路的非反向输出和下一步顺序电路的反向输出的第二AND电路、输入第一及第二的AND电路的输出的OR电路、和选择第一AND电路、第二AND电路及OR电路的输出的任一种的选择器构成，并且由一个或者两个或其以上的选择电路构成。
另外，如本发明之8所示，第一选择电路的构成为具备：选择器，其将在第一时间插入器中被符号化的时间序列的电平数据作为选择信号，在由第二时间插入器输入的时间序列电平数据中选择一个数据作为被试验器件的被测定数据而输出。
另外，如本发明之9所示，第二选择电路的构成为具备：选择器，其将在第一时间插入器中被符号化的时间序列的电平数据作为选择信号，在由第一时间插入器输入的时间序列电平数据中选择一个数据作为被试验器件的时钟数据而输出。
这样，在本发明的半导体试验装置中，使用顺序电路或延迟电路、编码器、选择器、AND电路、OR电路等现有的装置就可以简单地构成包括构成源同步电路的边沿选择器的第一、第二的时间插入器及第一、第二选择电路。
藉此，LSI试验装置不会复杂化、大型化、高成本化，由简单的构成就可以实现具备本发明的源同步电路的LSI试验装置。
另外，根据这样构成的源同步电路，就可以变更多个顺序电路的数量、延迟电路的延迟量、边沿选择器的数量等，可以将第一、第二时间定时器中的时间序列的电平数据的位(比特)宽度(顺序电路的数量)或分解能力(延迟电路的延迟量)设定为任意的值。
藉此，可以与数据速率和跳动宽度等相对应进行各种设定，可以实现与所有的LSI相对应的通用性和方便性高的LSI试验装置。
另外，在本发明的半导体装置中，第一、第二时间插入器具备的顺序电路可以使用触发器和锁存器等现有的电路而简单地构成。藉此，时间插入器不会复杂化、大型化、高成本化，由简单的构成就可以实现具备本发明的源同步电路的LSI试验装置。
另外，如本发明之10所述，本发明的半导体试验装置具备总线，其分别连接第一及第二时间插入器，将由该第一及第二时间插入器输出的数据分配到规定的选择电路中。
通过取这样的构成，在本发明的半导体试验装置中，由第一、第二时间插入器输出的时间序列电平数据借助于总线可以分成第一、第二选择电路进行输入，可以将所期望的时钟分配成期望的输出数据，输入选择电路中，取得被测定数据。藉此，与被试验器件相对应，即使在具备多个第一、第二时间插入器及第一、第二选择电路的情况下，也可以任意组合各时钟及输出数据，取得被测定数据，可以实现更通用性、方便性高的LSI试验装置。
另外，如本发明之6所述那样，在本发明的试验装置中，也可以在第二时间插入器侧具备边沿选择器和编码器，使第一时间插入器和第二时间插入器取为完全相同的构成。藉此，例如在LSI试验装置具备每一引线(パ一ピン)对应的多个源同步电路的情况下，所有的源同步电路可以成为同一构成，可以将被试验器件的时钟和输出数据分配到各源同步电路的任意通道中，可以容易而且有效地进行通道的分配操作。
另外，因具备由这样相同构成而构成的源同步电路，所以即使对于多个源同步电路的任一个，也可以分配被试验器件的时钟和输出数据，在由被试验器件输出多个时钟和输出数据的情况下，可以以任意的时钟的定时取得任意的输出数据，可以实现与所有的器件相对应的可通用性和方便性高的试验装置。
附图说明
图1是表示本发明的半导体试验装置的一种实施方式的构成的方框图。
图2是表示本发明的半导体试验装置的一种实施方式中的对于SDR型的被试验器件以时钟上升沿的定时取得输出数据的动作的信号图。
图3是表示本发明的半导体试验装置的一种实施方式中的被试验器件的以时钟的边沿定时取得输出数据的动作的信号图，(a)表示以上升沿的定时取得输出数据的情况，(b)表示以下降沿的定时取得输出数据的情况，(c)表示以上升及下降沿的定时取得输出数据的情况。
图4是在本发明的半导体试验装置的一种实施方式中使SDR型的被试验器件1的时钟的边沿定时以上升沿取得输出数据的情况下的信号图。
图5是在本发明的半导体试验装置的一种实施方式中使DDR型的被试验器件1的时钟的边沿定时以上升及下降的两种边沿取得输出数据的情况下的信号图，时钟表示有期待值的情况下。
图6是在本发明的半导体试验装置的一种实施方式中使DDR型的被试验器件1的时钟的边沿定时以上升及下降的两种边沿取得的输出数据的情况下的信号图，时钟表示没有期待值的情况。
图7是表示在前边沿检测和后边沿检测时进行时钟的边沿检测的情况下的不同的信号图，(a)表示前边沿检测的情况，(b)表示后边沿检测的情况。
图8是表示以往的半导体试验装置的构成的方框图。
图9是表示以往的半导体试验装置中的被试验器件的输出数据的信号图，(a)表示输出数据的跳动，(b)表示因跳动取得的数据发生错误的状态。
具体实施方式
以下参照附图说明本发明的半导体试验装置的优选的实施方式。
图1是表示本发明的半导体试验装置的一种实施方式的构成的方框图。如图所示，本实施方式的半导体试验装置具备进行被试验器件1的功能试验的LSI试验装置10，LSI试验装置10将由被试验器件1输出的输出数据作为被测定数据而取得，通过将其与规定的期待值数据比较，判定该被试验器件1是否良好。
被试验器件1通过输入由未图示的图形发生器等的信号而输出规定的输出数据，同时输出时钟信号。作为这样的由LSI自体输出时钟的，例如有使用上述的“RapidIO”(注册商标)和“HyperTranport”(注册商标)等的LSI和用于由PCI总线将总线·系统转换成“RapidIO”的桥式LSI等，在本实施方式的试验装置中，可以进行这样的器件的试验。
另外，该被试验器件1不仅可以是SDR型的器件，也可以由例如DDR-SDRAM那样的DDR型的器件构成。DDR(Double Data Rata双倍数据速率)是以各时钟信号的上升沿和下降沿的双方的定时进行数据传送的方式，与仅以时钟的上升沿(或者下降沿)进行数据传送的SDR(Single Data Rata单数据速率)的方式相比，是可以以2倍相同时钟周期的数据传送的高速器件。在本实施方式的半导体装置中，即使对于这样的DDR型器件也可以进行正确的试验。
另外，在本实施方式中，将由该被试验器件1输出的时钟输入到多个LSI试验装置10中，以被试验器件1的时钟·定时取得该被试验器件的输出数据，作为被测定数据输出。
具体地说，LSI试验装置10具备使由被试验器件1输出的时钟及输出数据分别以具有一定定时间隔的多个选通脉冲取得并作为时间序列的电平数据输出、同时使用该时间序列的电平数据、以被试验器件1的时钟的边沿定时选择、取得输出数据(或者时钟数据)的源同步电路。
源同步电路对于由被试验器件1输出的各时钟及输出数据形成每一引线对应，相同构成的电路各分配一个。
如图1所示，在本实施方式中，在被试验器件1的时钟侧具备一个源同步电路，同时在被试验器件1的输出侧具备1～n个(1～n通道)的源同步电路。
各源同步电路借助于时间插入器·总线40相互连接，如后所述那样，通过控制时间插入器·总线40，在规定的通道(源同步电路)之间进行信号的输入输出。
而且，如图1所示，各源同步电路的时钟侧、输出数据侧分别都是相同的构成，具体地说，备有电平比较器11、图形比较器12、时间插入器(time interpolater)20及选择器30。
电平比较器11输入由被试验器件1的输出信号(时钟或者输出数据)，与规定的比较电压进行电平比较，并将信号输出到时间插入器20中。
图形比较器12借助于后述的时间插入器20与规定的期待值比较由选择器30选择的被试验器件1的输出数据，输出试验结果。
时间插入器20通过具有一定定时间隔的选通脉冲取得由被试验器件1输出的时钟或输出数据。
具体地说，时间插入器20备有成为多个顺序电路的触发器21a～21n、延迟电路22、边沿选择器23及编码器28。
在本实施方式中多个触发器21a～21n由并列连接的D型触发器群构成，分别借助于电平比较器11将由被试验器件输出的输出信号(时钟或者输出数据)作为输入数据输入。而且，借助于延迟电路22将输入的选通脉冲作为时钟信号以规定的定时输出输入的数据。
另外，多个触发器21a～21n的第一个触发器21a以初期用值，将第二个以后的触发器21b～21n的输出数据输入后述选择器30中。
这里，作为具备各时间插入器20的多个顺序电路也可以由本实施方式的触发器21a～21n以外的顺序电路、例如锁存器构成。作为这样的时间插入器20的顺序电路即使具备锁存器，也能够发挥与本实施方式情况同样的效果。另外，时间插入器20所具备的顺序电路，以一定的定时间隔取得由被试验器件1的时钟及输出数据，尽可能作为时间序列的电平数据输出，除了本实施方式中所示的触发器21a～21n和锁存器以外，也可以是任一种的电路构成。
延迟电路22以一定的定时间隔将延迟的选通脉冲顺序地输入多个触发器21a～21n的时钟端子上，由该触发器21a～21n输出时间序列的电平数据。
这里，可以任意地设定、变更多个触发器21a～21n的数量及延迟电路22的延迟量，可以将由时间插入器20取得的时间序列的电平数据的位宽度(顺序电路的数量)或分解能力(延迟电路的延迟量)设定为所希望的值。藉此，可以与成为试验对象的被试验器件1的数据速率和跳动宽度等相对应将取得的时间序列的电平数据设定为各种各样，可以与所有的LSI相对应。
另外，输入到触发器21a～21n中的选通脉冲可以设定为任意的定时、频率，在时钟侧和输出数据侧输入的定时和延迟量也可以不同。在本实施方式中，通过在各源同步电路的每个通道具备不同的定时发生器，在时钟侧和输出数据侧可以分别独立地输入选通脉冲(图1所示的时钟侧的“选通脉冲1”及输出数据侧的“选通脉冲2”)。藉此，可以根据由被试验器件1输出的时钟和输出数据的相位差调节为适当的定时。
由被试验器件1输出的时钟和输出数据，其相位差未必一致，例如，建立时间既可以是负数，也可以是正数。因此，在这样的情况下，可以按照通过使选通脉冲的定时在时钟侧和输出数据侧分别不同、以适宜于相位差的某时钟和输出数据的定时输出选通脉冲那样进行调节。
边沿选择器23输入由触发器21a～21n输出的时间序列的电平数据、选择地输出该电平数据的表示上升沿的电平数据、表示下降沿的电平数据或者表示上升沿及下降沿的电平数据。
具体地说，本实施方式的边沿选择器23备有多个由2个AND电路24、25、1个OR电路26、以及1个选择器27构成的选择电路群，并且与触发器21a～21n的输出相对应。
如图1所示，第一AND电路24(24a～24n)是输入多个触发器21a～21n中的一个触发器(例如21a)的反向输出和下一级的触发器(例如21b)的非反向输出的AND电路。该第一AND电路24的输出选择作为表示时钟上升沿(Rise Edge)的SDR用的电平数据。
如图1所示，第二AND电路25(25a～25n)是输入多个触发器21a～21n中的一个触发器(例如21a)的非反向输出和下一级的触发器(例如21b)的反向输出的AND电路。该第二AND电路25的输出选择作为表示时钟的下降沿(Fall Edge)的SDR用的电平数据。
如图1所示，OR电路26(26a～26n)是输入第一及第二的AND电路24、25的输出的OR电路。该OR电路26的输出选择作为表示时钟上升沿及下降沿的双方的边沿(Both Edge)的DDR用的电平数据。
如图1所示，选择器27(27a～27n)是由输入第一AND电路24、第二AND电路25及OR电路26各自的输出、根据边沿选择信号的转换选择、输出任一种的多路调制器等构成的选择电路。
通过具备这样的边沿选择器23输入借助于触发器21a～21n由多个选通脉冲取得的时间序列的电平数据时，通过选择器27a～27n的选择而选择、输出：①第一AND电路24的输出(仅上升沿：Rise Edge)、②第二AND电路25的输出(仅下降沿：Fall Edge)、③OR电路26的输出(上升及下降双方的边沿：Both Edge)的任一种，表示被选择的电平数据的边沿定时由下一步的编码器28符号化。
另外，由于构成边沿选择器23的多个选择器电路群输入多个触发器21a～21n的输出中的一个触发器和下一级的触发器的输出，所以由选择器27a～27n选择、输出的电平数据成为比由触发器21a～21n输出的电平数据少1位部分的数据。例如，在由5个触发器21a～21e输出5位部分的电平数据的情况下，由边沿选择器23选择、输出的电平数据成为借助于4个选择器27a～27d输出的4位的数据。
因此，边沿选择器23具备的各电路、即第一AND电路24a～24n、第二AND电路25a～25n、OR电路26a～26n、选择器27a～27n的数量成为分别比触发器21a～21n少一个的数量(1～n一1个)。
编码器28输入由边沿选择器23的多个选择器27a～27n输出的时间序列的电平数据，将该电平数据符号化而输出。
具体地说，将由触发器21a～21n以一定间隔顺序输出的数据借助于边沿选择器23的各选择器27a～27n顺次地输入编码器28中，所有的数据以一致的定时进行编码，输出其结果。藉此，由触发器21a～21n输出的时间序列的电平数据经过边沿选择器23进行选择，将被选择的电平数据符号化而输出。
另外，在本实施方式中，时钟侧的源同步电路的编码器28通过输入由多个触发器21a～21n输出的时间序列电平数据，使表示被试验器件1的时钟的边沿定时的定时数据符号化而输出。
另外，在输出数据侧的源同步电路中，如后述那样，由触发器21a～21n输出的时间序列的电平数据直接输入选择器30。也就是说，在本实施方式中，在输出数据侧不使用边沿选择器23和编码器28。
因此，对于输出数据侧的时间插入器20在本实施方式中可以省略边沿选择器23和编码器28。
选择器30是通过输入由多个触发器21a～21n输出的时间序列的电平数据、以被试验器件1的时钟的边沿定时选择该被试验器件1的输出数据，作为该被试验器件1的被测定数据而输出的多路调制器等构成的选择电路。
具体地说，本实施方式的选择器30，除了多个各触发器中的初始值所用的触发器21a以外，触发器21b～21n的各输出直接与数据输入侧连接，同时时间插入器·总线40与选择信号端子连接着的。
而且，不借助于边沿选择器23及编码器28而将由输出数据侧的触发器21a～21n输出的时间序列的电平数据直接输入输入数据侧的选择器30中，同时通过时间插入器·总线40的控制、由时钟侧的编码器28符号化的时间序列的电平数据作为输出数据侧的选择器30的选择信号而输入。
藉此，首先，由于以由输出数据侧时间插入器20的触发器21a～21n输出的时间序列的电平数据作为输入数据输入到输出数据侧的选择器30中，所以可以以由时钟侧的编码器28的信号作为选择信号、选择输出数据侧的电平数据中的一个数据。
而且，将由该选择器30选择的被试验器件1的输出数据输出到图形比较器12中，在图形比较器12中与规定的期待值比较，输出试验结果。
另一方面，时钟侧的选择器30可以不借助于边沿选择器23及编码器28而将时钟侧的由触发器21a～21n输出的时间序列的电平数据照原样作为输入数据输入，同时将由时钟侧的编码器28的信号作为选择信号直接输入。
藉此，在时钟侧的选择器30中，作为数据选择、输出被试验器件1的时钟信号，通过表示作为该器件的时钟的信号变化点的边沿定时的电平数据可以取得时钟侧的时间插入器20中作为时间序列的电平数据取得的被试验器件1的时钟。
从而，对被试验器件1的时钟设定期待值的情况下，由图形比较器12可以使借助于选择器30输出的时钟数据与规定的期待值进行比较。
这里，时钟侧及输出数据侧的各选择器30通过时间插入器·总线40的控制可以转换输入的选择信号而使用所希望的选择器30。
具体地说，使用输出数据侧的选择器30，使被试验器件1的输出数据与期待值相比较的情况下，借助于时间插入器·总线40将由时钟侧的编码器28的信号作为选择信号输入到输出侧的选择器30中。该情况下，使用时钟侧的选择器30(及图形比较器12)。
另一方面，在本实施方式中，使用时钟侧的选择器30使被试验器件1的时钟与期待值进行比较的情况下，通过时间插入器·总线40的控制，不将由时钟侧的编码器28的信号输入到输出侧的选择器30中。该情况下，不使用输出数据侧的选择器30(及图形比较器12)。
这样，在本实施方式中，时钟侧及输出数据侧的各选择器30可以根据试验内容等选择地输入由时间插入器20的输出信号。其结果，只要根据试验内容在时钟侧或者输出数据侧的源同步电路的至少一方内具备选择器30就可以，也就可以省略时钟侧或者输出数据侧的任一侧的选择器30。
但是，通过使时钟侧及输出数据侧的双方具备选择器30，例如可以将时钟侧的编码器28的信号输入到时钟侧及输出数据侧的各选择器30中而使时钟和数据的双方同时试验，或者将时钟和输出数据自由地分配到时钟侧及输出数据侧的各选择器30的任意的引线(pin)上。为了能够提高作为试验装置的通用性、扩展性，本实施方式在时钟侧及输出数据侧分别具备如图1所示那样的选择器30。
时间插入器·总线40是分别连接时钟侧和输出数据侧的源同步电路的传送电路。如图1所示，本实施方式的时间插入器·总线40借助于开关连接输出数据侧的各通道(源同步电路)的选择器30的选择器端子和时钟侧的编码器28的输出端子，按照相对于输出数据侧的各通道的任一个选择器30可以以时钟侧编码器28的信号作为选择信号而输入那样进行开关控制。
另外，虽然图1省略了图示，但是使多个具备的源同步电路分开数据的时间插入器·总线40与源同步电路的各通道相对应而备有多个。
另外，以时钟侧编码器28的信号作为选择信号而输入到任一个通道的选择器30中的信息，通常是预先赋予了的。因此，根据该信息在使用试验装置前可以预先将开关设定为ON/OFF。另外，该ON/OFF的控制信息可以将信息写入未图示的控制用寄存器等中。
通过具备这样的时间插入器·总线40，可以将在时钟侧的源同步电路中取得的时间序列的电平数据作为选择信号输入到输出数据侧的希望的选择器30中。
藉此，可以将在希望的通道中取得的输出数据作为被测定数据而取得。从而，即使在与被试验器件1的构成或数据速率、跳动宽度等相对应具备多个包括选择器30的源同步电路的情况下，也可以任意组合时钟数据和输出数据而取得被测定数据。
例如，在由被试验器件1送出多个时钟及输出数据的情况下，如“时钟1和输出数据1”、“时钟2和输出数据2”那样，可以将数据分别分配到任意的源同步电路的通道上。
而且，该情况下，对于“输出数据1”以“时钟1”的定时，对于“输出数据2”以“时钟2”的定时而可以独立地取得被测定数据。
另外，由于由时钟侧编码器28直接将选择信号输入到时钟侧的选择器30中，所以可以不借助于时间插入器·总线40以“时钟1”的定时将“时钟1”的信号作为被测定数据而取得。
以下说明由以上那样构成的本实施方式的半导体试验装置的动作。
首先，由具备试验装置的未图示的图形发生器将规定的试验图形信号输入被试验器件1中时，由被试验器件1输出与图形信号相对应的规定的输出数据及时钟。
将由被试验器件1输出的时钟及输出数据分别输入源同步电路的各自的通道中。
输入到各源同步电路的时钟及输出数据分别输入到电平比较器11中，与比较电压进行电平比较后，输入各时间插入器20中。
首先，将输入各时间插入器20的信号(时钟或者输出数据)先输入到并列连接的多个触发器21a～21n中。而且，由延迟电路22以一定的定时间隔将选通脉冲输入到输入时钟和输出数据的各触发器21a～21n的时钟端子上。
藉此，以输入的时钟或者输出数据作为时间序列的电平数据由各触发器21a～21n取得、并输出。
另外，在时钟侧LSI试验装置10中，由触发器21a～21n输出的时间序列的电平数据被输入到边沿选择器23中，同时被输入到时钟侧选择器30中。
输入到边沿选择器23中的电平数据借助于第一、第二的AND电路24、25及OR电路26被输入到多个各选择器27a～27n中，通过边沿选择信号的转换选择、输出一个信号。
由该选择器27a～27n输出的电平数据作为以该电平数据表示：①仅上升沿(第一AND电路24的输出)、②仅下降沿(第二AND电路25的输出)、③上升及下降双方的沿(OR电路26的输出)的任一种定时作为电平数据被输出。
将由该边沿选择器23取得的电平数据输入到编码器28中而符号化。
由编码器28符号化的电平数据成为表示时钟的边沿定时(上升沿或下降沿或上升及下降沿双方)的定时数据。
该定时数据被输入到时间插入器·总线40中，借助于时间插入器·总线40被分配到规定的输出数据侧源同步电路中，作为选择信号被输入到相当的输出侧的选择器30中。
另外，该定时数据可以直接、即不借助于时间插入器·总线40作为选择信号输入到时钟侧的选择器30中。
另一方面，在输出数据侧的源同步电路中，由触发器21a～21n取得的时间序列的电平数据除了初始值用的触发器21a的数据以外，都原样地作为输入数据被输入到选择器30中。藉此，在输出侧的选择器30中，以由时钟侧的编码器28输入的定时数据作为选择信号，在表示输出数据的时间序列的电平数据中选择一个数据，将该数据作为被测定数据输出。
而且，由输出数据侧的选择器30输出的输出数据被输入到图形比较器12中，与由试验装置内的图形发生器输出的规定的期待值数据相比较，输出比较结果。
由该比较结果，检测输出数据和期待值一致、不一致，进行被试验器件1是否良好(Pass/Fail)的判定。
即，如果选择器30的输出和期待值一致判定为Pass，不一致的情况下给予Fail的判定。
另外，在时钟侧的源同步电路中，由触发器21a～21n取得的时钟的时间序列的电平数据除了初始值用的触发器21a的数据以外，都原样地作为输入数据被输入到时钟侧的选择器30中。
而且，在时钟侧的选择器30中，以由时钟侧的编码器28输入的定时数据作为选择信号，在表示时钟的时间序列的电平数据中选择一个数据，将该数据作为时钟的被测定数据输出。
藉此，由时钟侧的选择器30输出的输出数据被输入到图形比较器12中，可以与时钟的规定的期待值数据相比较。从而，由与期待值的比较结果，可以检测时钟数据和期待值的一致、不一致，仅由时钟信号进行被试验器件1是否良好(Pass/Fail)的判定。
以下，参照图2～图8说明具体的实施例。
【基本动作】
首先，参照图2说明在本实施方式的试验装置中以被试验器件1的时钟的上升沿的定时取得的输出数据的情况下的基本动作。图2是表示以被试验器件1的时钟的边沿定时取得输出数据的动作的信号图，是对于SDR型的器件以时钟的上升沿的定时取得输出数据的情况。
在该图所示的实施例中，构成源同步电路的各时间插入器20分别备有包括初始值用的触发器21a的5个触发器21a～21e，同时边沿选择器23具备4个选择器电路群(第一AND电路24a～24d、第二AND电路25a～25d、OR电路26a～26d、选择器27a～27d)，在这样的情况下，由被试验器件1输出的时钟及输出数据除了初始值用的触发器21a以外，由4个触发器21b～21e作为位数“4”的电平数据而取得。
而且，通过经过时钟侧的边沿选择器23的第一AND电路24a～24d和选择器27a～27d而输出的位数“4”的时钟的电平数据取得位数“4”的输出数据侧的电平数据。
首先，图2(a)所示的信号的情况下，由被试验器件1输出的时钟从“L”成为“H”的上升沿定时是位数“0～3”的“1”的位置，与此相对，输出数据从“L”成为“H”的信号变化点的定时成为位数“0”的位置(同图的粗线部分)。
该情况下，首先，对于时钟，通过时钟侧时间插入器20的除了初始值用的以外的触发器21b～21e可以取得例如“0111”(根据位数“1”的位置“H”)的电平数据，将该数据输入边沿选择器23中。
在本实施方式的边沿选择器23中，根据边沿选择信号选择上升沿定时(Rise Edge)经过第一AND电路24将电平数据输入4个选择器27a～27d中时，由选择器27a～27d输出表示“1000”(根据位数“1”的位置“H”)的电平数据。
而且，该电平数据“1000”通过编码器28被符号化为表示位数“1”的定时数据(例如“001”)。
另外，在无时钟的上升沿的情况下，例如在“由初始值High”的情况下或“由初始值至最终位Low”的情况下，边沿选择器23的输出成为“ALL0”，编码器28表示全标度(full scale溢出)，例如，以“100”作为选择器30的选择信号而输出。
以上的本实施例的时钟的上升沿的位置和表示包括初始值用的触发器21a～21d、边沿选择器23、编码器28的输出关系如表1所示。
表1
  时钟的边沿位置   FF输出(包括初始值)   边沿选择器输出   编码器输出
  “无边沿”   11111   0000   100
  “0”   01111   1000   000
  “1”   00111   0100   001
  “2”   00011   0010   010
  “3”   00001   0001   011
  “无边沿”   00000   0000   100
被试验器件1的输出数据通过输出数据侧的源同步电路的除了初始值用的以外的触发器21b～21e，可以取得例如“1111”(根据位数“0”的位置“H”)的电平数据，将该数据输入选择器30的各输入端子中。而且，在输出数据侧的选择器30中，根据由时钟侧输入的选择信号(“001”)，选择与位数“1”对应的输入端子的数据。结果，由选择器30输出的数据是“H”。
以上的输入到输出数据侧的选择器30的输入端子上的输出数据和选择信号的关系示于表2。
另一方面，图2(b)所示的信号的情况下是表示因跳动由图2(a)的信号的时钟、输出数据都偏离相同相位(2位部分)的情况下。
表2
Figure C20038010697500231
该情况下，时钟从“L”成为“H”的边沿定时是位数“3”的位置，与此相对，输出数据从“L”成为“H”的信号变化点的定时成为位数“2”的位置(同图的粗线部分)。从而，通过时钟侧的除了初始值用以外的触发器21b～21e，可以取得例如“0001”(根据位数“3”的位置“H”)的电平数据，将该数据输入边沿选择器23中。在边沿选择器23中，经过第一AND电路24将电平数据输入选择器27a～27d中，输出“0001”(根据位数“3”的位置“H”)的电平数据。
而且，该电平数据“0001”通过编码器28被符号化为表示位数“3”的定时数据(例如“011”)(参照表1)。
输出数据通过输出数据侧的时间插入器20的除了初始值用以外的触发器21b～21e，可以取得例如“0011”(根据位数“2”的位置“H”)的电平数据，将该数据输入选择器30的各输入端子中。而且在输出数据侧的选择器30中，通过由时钟侧输入的选择信号(“011”)，选择与位数“3”对应的输入端子的数据。其结果，由选择器30输出的数据成为与图2(a)的情况下相同的“H”。以上的输出数据侧的输入选择器30的输入端子中的输出数据和选择信号的关系示于表3。
表3
Figure C20038010697500232
从而，无论在图2(a)的情况下还是在图2(b)的情况下，虽然因跳动信号变化点变动，但是作为任一个被测定数据都可以取得“H”。
而在以往的固定选通脉冲的试验装置中取得该数据的情况下，在图2(a)的情况下取得“H”，在图2(b)的情况下取得“L”，被测定的数据不能一定(参照图9)。
这样，在本实施方式的试验装置中，即使在因跳动被试验器件1的时钟和输出数据的信号变化点(边沿定时)变动的情况下，在时钟和输出数据以相同相位偏移的情况下，也总可以取得相同的结果。
另外，以上的基本动作在以时钟的下降沿的定时取得输出数据的情况下也是同样的。这种情况下，除了初始值用以外的触发器21b～21e的位数“4”的输出数据侧的电平数据，将由经过时钟侧的边沿选择器23的第二AND电路25a～25d和经选择器27a～27d输出的位数“4”的时钟的电平数据而取得。
时钟的下降沿的位置和表示包括初始值用的触发器21a～21d、边沿选择器23、编码器28的输出关系如表4所示。
表4
  时钟的边沿位置   FF输出(包括初始值)   边沿选择器输出   编码器输出
  “无边沿”   00000   0000   100
  “0”   10000   1000   000
  “1”   11000   0100   001
  “2”   11100   0010   010
  “3”   11110   0001   011
  “无边沿”   11111   0000   100
这样，即使在以时钟的下降沿的定时取得输出数据的情况下，由边沿选择器23输出的电平数据与上升沿的情况下也是同样的。
而且，在以时钟的上升沿和下降沿的双方的定时取得输出数据的情况下，由于通过时钟侧的边沿选择器23的OR电路26a～26d取得第一、第二的AND电路24、25的输出，所以与上述的基本动作同样进行，以被试验器件1的时钟的上升及下降的两种定时就可以取得输出数据。
【边沿选择器的转换】
以下，参照图3同时说明边沿选择器23中的转换的实施例。图3是将被试验器件1的时钟的边沿定时转换成上升沿(同图(a))或下降沿(同图(b))或上升及下降沿(同图(c))的3种而取得输出数据的情况下的信号图。另外，在图3所示的例中，与图2所示的基本动作同样，以位数“4”的选通脉冲取得输出数据，不言而喻，选通脉冲的位数可以任意地变更。
首先，对于SDR型的器件，以时钟的上升沿的定时取得输出数据的情况下，转换边沿选择器23的选择器27a～27n的选择信号，选择第一AND电路24的输出(Edge Sel＝Rise Edge)。
藉此，被试验器件1的输出数据以被试验器件1的时钟的上升沿的定时而取得。在图3(a)所示的例中，以第一周期是位数“0～3”的“1”的位置的定时、第二周期是位数“2”的位置的定时取得输出数据，与规定的期待值比较。
然后，对于SDR型的器件，以时钟的下降沿的定时取得输出数据的情况下，转换边沿选择器23的选择器27a～27n的选择信号，选择第二AND电路25的输出(Edge Sel＝Fall Edge)。
藉此，被试验器件1的输出数据以被试验器件1的时钟的下降沿的定时而取得。在图3(b)所示的例中，以第一周期是位数“0～3”的“1”的位置的定时、第二周期是位数“2”的位置的定时取得输出数据，与规定的期待值比较。
另外，在该图3(b)所示的例中，时钟的下降沿的定时合起来，与图3(a)所示的情况下相比，使选通脉冲的输出定时慢。
另外，对于DDR型的器件，以时钟的上升及下降的双方的边沿定时取得输出数据的情况下，转换边沿选择器23的选择器27a～27n的选择信号，选择OR电路26的输出(Edge Sel＝Both Edge)。
藉此，被试验器件1的输出数据以被试验器件1的时钟的上升及下降沿的双方的定时而取得。在图3(c)所示的例中，第一周期以时钟的上升沿位数是“0～3”的“1”的位置的定时，第二周期以下降沿位数是“1”的位置的定时取得输出数据。
同样，第三周期以时钟的上升沿是位数“2”的位置的定时、第四周期以下降沿是位数“2”的位置的定时取得输出数据。藉此，可以以DDR的定时取得DDR型器件的输出数据。
另外，在图3(c)所示的例中，DDR的频率合起来，使选通脉冲的输出频率是SDR的情况下(图3(a)、(b)的情况下)的2倍。
【SDR的详细动作】
以下参照图4，同时说明取得SDR的器件的输出数据的情况下的详细动作。图4是使SDR型的被试验器件1的时钟的边沿定时以上升沿取得输出数据的情况下的信号图。另外，图4所示的例是以位数“0～7”的8位的选通脉冲取得输出数据的情况，但是，不言而喻，选通脉冲的位数可以任意地变更。
首先，如图4(a)所示，时钟进行正常动作的情况下，与上述的基本动作同样(参照图2及图3(a))，被试验器件1的输出数据以被试验器件1的时钟的上升沿的定时而取得。在图4(a)所示的例中，以第一周期以位数“0～7”的“1”的位置定时、第二周期以位数“2”的位置的定时取得输出数据，与规定的期待值比较。
其次，在因跳动时钟不能正常动作的情况下，成为如图4(b)、(c)所示那样。
首先，如图4(b)所示，时钟在半周期前偏移的情况下，由于在第二周期内不取得时钟的上升沿，所以边沿选择器23的输出成为例如表示“无边沿”的“ALL0”(参照表1)，编码器28以全标度(溢出)的信号作为选择器30的选择信号输出。
在图4(b)所示的例中，不能取得上升沿的第二周期作为全标度以最终位“7”的位置的定时取得输出数据，其结果，期待值的比较成为“否(Fail)”。
同样，时钟在半周期后偏移的情况下，如图4(c)所示，由于在第二周期不取得时钟的上升沿，所以作为全标度以最终位“7”的位置的定时取得输出数据，其结果，期待值的比较成为“否(Fail)”。
另外，在时钟内发生偏移、由编码器28输出全标度的信号的情况下，立即进行错误判定，也可以不进行以最终位位置取得的输出数据和期待值的比较，一律判定为“否(Fail)”。
以上对于SDR型器件说明了以时钟上升沿取得输出数据的情况下，即使以时钟下降沿取得输出数据的情况下，也可以通过转换边沿选择器23的边沿选择信号，与上述同样进行。
【DDR详细动作】
以下参照图5及图6，同时说明取得DDR型的器件的输出数据的情况下的详细动作。图5及图6是DDR型的被试验器件1的时钟的以上升及下降的两种边沿定时取得输出数据的情况下的信号图，图5是时钟有期待值的情况，图6是时钟无期待值的情况。
另外，这些图所示的例是以位数“0～3”的4位的选通脉冲取得输出数据的情况，但是不言而喻，选通脉冲的位数可以任意地变更。
【有时钟期待值的情况】
被试验器件1的时钟设定期待值的情况下，如图5所示，对于时钟信号作为数据输入时钟侧的选择器30中，以该时钟的上升及下降的边沿定时取得，与时钟的期待值比较。藉此，在时钟发生偏移的情况下，通过取得时钟数据与期待值比较，不参照输出数据侧，可以进行是否良好的判定。
首先，如图5(a)所示，先以该时钟的上升及下降的边沿定时取得时钟数据，时钟所用的期待值，即在各前半周期中与High的值、后半周期中与Low的值比较。时钟正常动作的情况下，由于由该时钟的期待值的判定常常是“良(Pass)”，所以可以取得输出数据。
输出数据的取得与上述的基本动作同样(参照图2及图3(a))，被试验器件1的输出数据以被试验器件1的时钟的上升沿及下降沿的双方的定时而取得。在图5(a)所示的例中，第一周期的时钟的上升沿和第二周期的下降沿都以位数是“0～3”的“1”的位置的定时取得输出数据，与规定的期待值比较。
同样，以第三周期的时钟的上升沿位数是“2”的位置的定时、和以第四周期的下降沿位数是“1”的位置的定时都可以取得输出数据，与规定的期待值比较。
其次，在因跳动而时钟不能正常动作的情况下，如图5(b)、(c)所示，时钟数据以该时钟的边沿定时取得，与时钟用的期待值比较，检测出不良。
首先，如图5(b)所示，时钟在半周期前偏移的情况下，在第三周期内取得时钟的下降沿。该情况下，以表示时钟下降位置的位数“2”的位置取得时钟的数据＝L，由于与时钟的前半周期的期待值＝H比较，所以是否良好判定的结果成为“否(Fail)”。
同样，在第四周期内取得时钟的时钟的上升沿。该情况下，以表示时钟上升位置的位数“1”的位置取得时钟的数据＝H，由于与时钟的后半周期的期待值＝L比较，所以是否良好判定的结果成为“否(Fail)”。
因此，在该情况下，不能取得输出数据，判定为“否(Fail)”。
另一方面，在时钟在半周期后偏移的情况下，如图5(c)所示，由于在第三周期不取得时钟的边沿，所以作为全标度以最终位“3”的位置取得时钟的数据＝L，由于与时钟的前半周期的期待值＝H比较，所以是否良好判定的结果成为“否(Fail)”。
在第四周期取得时钟的上升沿，该情况下，以表示时钟上升位置的位数“2”的位置取得时钟的数据＝H，由于与时钟的后半周期的期待值＝L比较，所以是否良好判定的结果成为“否(Fail)”。
因此，该情况下都没有取得输出数据，判定为“否(Fail)”。
【无时钟期待值的情况下】
在时钟无期待值的情况下，与上述基本动作(参照图2、图3(c))及SDR的详细动作(参照图4)同样进行，以时钟的上升及下降沿的定时取得的输出数据与规定的输出数据用的期待值比较，判定是否良好。
省略详细的说明，但该情况下的信号如图6所示。
图6(a)表示时钟正常动作的情况，(b)表示时钟在半周期前偏移的情况，(c)表示时钟在半周期后偏移的情况。
如以上说明那样，按照本实施方式的半导体试验装置，通过具备具有包括边沿选择器23的时间插入器20和选择电路30的源同步电路，可以以由被试验器件1输出的时钟及输出数据作为时间序列的电平数据而取得。时间序列的电平数据表示作为被试验器件1的时钟(或者输出数据)的信号变化点的边沿定时。从而，通过可以取得表示该时钟的边沿定时的电平数据，就可以将该电平数据作为取得被试验器件1的输出数据的定时信号而使用。
另外，特别是在本实施方式中，通过具备边沿选择器23，就可以在时间插入器20中将由多个选通脉冲取得的时间序列的电平数据作为表示上升沿或者下降沿或者上升及下降的双方边沿的定时的电平数据而选择地输出。
藉此，即使在被试验器件1的时钟及输出数据的信号变化点(上升沿或者下降沿)因跳动而变动的情况下，也可以以变动的时钟的边沿定时取得输出数据。
特别是因可以以时钟的上升沿及下降沿的双方的边沿定时取得输出数据，所以不仅SDR方式而且DDR方式的器件都可以相对应。
因此，在本实施方式的半导体试验装置中，对于所有类型的被试验器件都可以与跳动对应以变动的定时取得输出数据，不会被跳动的影响所左右，常常可以得到正确的试验结果，特别适宜于高速化的DDR半导体器件的试验装置。
另外，不言而喻，本发明的半导体试验装置不限于在以上的实施方式中表示的内容，在本发明的范围内可以实施各种变更。
例如，在上述实施方式中，对于时钟的边沿检测表示了前边沿检测的情况下，但是也可以取后边沿检测它的情况。
图7是表示在前边沿检测和后边沿检测时进行时钟的边沿检测的情况下的不同的信号图，(a)表示前边沿检测的情况，(b)表示后边沿检测的情况。
如同图所示，前边沿检测是将在其试验周期内检测的希望的边沿中第一次最初检测的边沿作为用于取得输出数据的时钟侧的定时数据(编码数据)的方法。
与此相反，后边沿检测是将在其试验周期内检测的希望的边沿中第一次最后检测的边沿作为用于取得输出数据的时钟侧的定时数据(编码数据)的方法。
本发明可以实现下述的本发明的优良的效果：无论是在上述实施方式中表示的前边沿检测还是图7(b)所示的后边沿检测都可以以时钟希望的边沿定时取得输出数据，可以不受跳动的影响而进行被试验器件的正确的试验。
如以上说明那样，根据本发明的半导体试验装置，可以通过具备源同步电路，以由被试验器件输出的时钟及输出数据作为时间序列的电平数据而取得，以由该被试验器件输出的时钟信号的上升沿、下降沿或者上升及下降的两边沿的定时取得被试验器件的输出数据。藉此，可以以与跳动同步的信号变化点取得输出数据，得到不受跳动左右的正确的试验结果，特别是可以实现适宜于作为数据速率以时钟的上升和下降的两边沿取得输出数据的DDR型器件的试验的半导体试验装置。

Claims (11)

1. 一种半导体试验装置，其特征在于，具备：
第一时间插入器，其输入由被试验器件输出的时钟，将该时钟通过具有一定定时间隔的多个选通脉冲取得，并作为时间序列的电平数据输出；
第二时间插入器，其输入由被试验器件输出的输出数据，将该输出数据通过具有一定定时间隔的多个选通脉冲取得，并作为时间序列的电平数据输出；和
第一选择电路，其通过输入由第一及第二时间插入器输出的时间序列的电平数据，选择被在输入到第一时间插入器的时钟的边沿定时输入到第二时间插入器的输出数据，并作为被试验器件的被测定数据而输出；其中
第一和/或第二时间插入器具备边沿选择器，该边沿选择器输入通过多个选通脉冲取得的时间序列的电平数据，选择性地输出表示该电平数据的上升沿和/或下降沿的边沿定时的电平数据。
2. 根据权利要求1所述的半导体试验装置，其特征在于，
具备第二选择电路，其通过输入由第一时间插入器输出的时间序列的电平数据，选择被在输入到第一时间插入器的时钟的边沿定时输入到该第一时间插入器的时钟，作为被试验器件的时钟数据而输出。
3. 根据权利要求1或2所述的半导体试验装置，其特征在于，第一时间插入器具备：
多个顺序电路，其输入由被试验器件输出的时钟；
延迟电路，其将以一定的定时间隔延迟的选通脉冲顺次输入多个顺序电路，并由该顺序电路输出时间序列的电平数据；
边沿选择器，其输入由多个顺序电路输出的时间序列的电平数据，并输出将被试验器件的时钟输入而取得的时间序列的电平数据的表示上升沿的电平数据、表示下降沿的电平数据或者表示上升沿及下降沿的电平数据；和
编码器，其输入由边沿选择器输出的电平数据，并符号化为表示被试验器件的时钟的边沿定时的定时数据而输出。
4. 根据权利要求1或2的任一项所述的半导体试验装置，其特征在于，第二时间插入器具备：
多个顺序电路，其输入由被试验器件输出的输出数据；和
延迟电路，其将以一定的定时间隔延迟的选通脉冲顺次输入多个顺序电路，由该顺序电路输出时间序列的电平数据。
5. 根据权利要求4所述的半导体试验装置，其特征在于，第二时间插入器具有：
边沿选择器，其输入由多个顺序电路输出的时间序列的电平数据，并输出将被试验器件的输出数据输入而取得的时间序列的电平数据的表示上升沿的电平数据、表示下降沿的电平数据，或者表示上升沿及下降沿的电平数据；和
编码器，其输入由边沿选择器输出的电平数据，并符号化为表示被试验器件的输出数据的边沿定时的定时数据而输出。
6. 根据权利要求5的任一项所述的半导体试验装置，其特征在于，
边沿选择器由输入一个顺序电路的反向输出和下一步顺序电路的非反向输出的第一AND电路、输入一个顺序电路的非反向输出和下一步顺序电路的反向输出的第二AND电路、输入第一及第二的AND电路的输出的OR电路、和选择第一AND电路、第二AND电路及OR电路的输出的任一种的选择器构成。
7. 根据权利要求1或者2所述的半导体试验装置，其特征在于，
第一选择电路具备选择器，其将在第一时间插入器中被符号化的时间序列的电平数据作为选择信号，在由第二时间插入器输入的时间序列电平数据中选择一个数据作为被试验器件的被测定数据而输出。
8. 根据权利要求2所述的半导体试验装置，其特征在于，
第二选择电路具备选择器，其将在第一时间插入器中被符号化的时间序列的电平数据作为选择信号，在由第一时间插入器输入的时间序列的电平数据中选择一个数据作为被试验器件的时钟数据而输出。
9. 根据权利要求1或者2所述的半导体试验装置，其特征在于，
具备总线，其分别连接第一及第二时间插入器，将由该第一及第二时间插入器输出的数据分配到规定的选择电路中。
10. 一种半导体试验装置，其特征在于，具备：
第一时间插入器，其输入由被试验器件输出的时钟将该时钟通过具有一定定时间隔的多个选通脉冲取得，并作为时间序列的电平数据输出；和
第二选择电路，其通过输入由第一时间插入器输出的时间序列的电平数据，选择被在输入到第一时间插入器的时钟的边沿定时输入到该第一时间插入器的时钟，作为被试验器件的时钟数据输出；其中
第一时间插入器具备边沿选择器，该边沿选择器输入由多个选通脉冲取得的时间序列的电平数据、选择地输出表示该电平数据的上升沿和/或下降沿的边沿定时的电平数据。
11. 根据权利要求10所述的半导体试验装置，其特征在于，第一时间插入器具备：
多个顺序电路，其输入由被试验器件输出的时钟；
延迟电路，其将以一定的定时间隔延迟的选通脉冲顺次输入多个顺序电路，并由该顺序电路输出时间序列的电平数据；
边沿选择器，其输入由多个顺序电路输出的时间序列的电平数据，并输出将被试验器件的时钟输入而取得的时间序列的电平数据的表示上升沿的电平数据、表示下降沿的电平数据或者表示上升沿及下降沿的电平数据；和
编码器，其输入由边沿选择器输出的电平数据，并符号化为表示被试验器件的时钟的边沿定时的定时数据而输出。
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