JP4446892B2 - 半導体試験装置 - Google Patents
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Description
本発明は、被試験デバイスから出力される出力データを所定の期待値データと比較して、当該被試験デバイスの良否を判定する半導体試験装置に関し、特に、被試験デバイスから出力されるクロック及び出力データを時系列のレベルデータとして取得して、被試験デバイスの出力データを当該被試験デバイスから出力されるクロック信号の立ち上がりエッジ，立ち下がりエッジ、又は立ち上がり及び立ち下がりの両エッジのタイミングで取り込むことができるソースシンクロナス回路を備えることにより、出力データをデバイスのジッタに同調した信号変化点で取り込むことができ、ジッタに左右されることなく正確な試験結果が得られる、特にデータレートとしてクロックの立ち上がりと立ち下がりの両エッジでデータ出力されるＤＤＲ型デバイスの試験に好適な半導体試験装置に関する。
一般に、半導体デバイスの試験を行う半導体試験装置（ＬＳＩテスタ）は、試験対象となる被試験デバイス（ＤＵＴ：Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）に所定の試験パターン信号を入力し、当該被試験デバイスから出力される出力データを所定の期待値パターン信号と比較して、その一致，不一致を判定することにより、当該被試験デバイスの良否を検出，判定するようになっている。
第８図を参照して、この種の半導体試験装置について説明する。同図は、従来の一般的な半導体試験装置（ＬＳＩテスタ）の概略構成を示すブロック図である。
同図に示すように、従来のＬＳＩテスタ１１０は、被試験デバイス１０１の出力データを比較電圧とレベル比較するレベルコンパレータ１１１と、被試験デバイス１０１の出力データを所定の期待値と比較するパターン比較器１１２，被試験デバイス１０１の出力データを所定のタイミングでパターン比較器１１２に入力するためのフリップ・フロップ１２１を備えている。
このような構成からなる従来のＬＳＩテスタ１１０では、図示しないパターン発生器から被試験デバイス１０１に所定の試験パターン信号が入力され、被試験デバイス１０１から所定の信号が出力データとして出力される。被試験デバイス１０１から出力された出力データはレベルコンパレータ１１１に入力される。
レベルコンパレータ１１１に入力された出力データは、比較電圧とレベル比較され、フリップ・フロップ１２１に出力される。
フリップ・フロップ１２１では、レベルコンパレータ１１１からの信号が入力データとして保持され、図示しないタイミング発生器からのストローブをクロック信号として、所定のタイミングで出力データが出力される。
フリップ・フロップ１２１から出力された出力データは、パターン比較器１１２に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。
そして、この比較結果により、出力データと期待値との一致，不一致が検出され、被試験デバイス１０１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われる。
このように、従来のＬＳＩテスタでは、被試験デバイスから出力される出力データは、テスタ内部で予め定められたタイミングで出力されるストローブのタイミングで取得されるようになっており、このストローブの出力タイミングは固定されていた。ところが、被試験デバイスの出力データはジッタ（タイミングの不規則な揺らぎ）を有しているので、固定されたストローブのタイミングで取得される出力データは、同一データであってもその値が一定せず、正確な試験結果が得られないという問題があった。
第９図を参照して、このようなジッタによる取得データの変動を説明する。
同図（ａ）に示すように、被試験デバイスの出力データはある範囲の幅でジッタを有しており、このジッタ幅の分だけ出力データは変化点（立上がりエッジ又は立下がりエッジ）がずれることになる。従って、このようなジッタを有する出力データを固定ストローブで取り込むと、同図（ｂ）に示すように、例えば、「出力データ１」（第９図（ａ））の場合には取得データは“Ｈ”となるが、「出力データ２」（第９図（ｂ））の場合には“Ｌ”となってしまう。
このため、固定ストローブによって出力データを取得する従来の試験装置では、本来同一であるデータがジッタの影響によって変動してしまい、正確な試験，判定が困難となるという問題が発生した。
そして、このようなジッタの影響は、特に高速化された半導体デバイス、例えば、ＤＤＲ型の半導体デバイス等でより顕著であった。
ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）は、各クロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングでデータ転送を行う方式で、クロックの立ち上がりエッジ（又は立ち下がりエッジ）のみでデータ転送を行うＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）方式と比べて、同じクロックサイクルで２倍のデータ転送が可能となるが、上述のようなジッタの影響を受け易く、正確な試験が困難となる傾向があった。
さらに、このような固定ストローブによる従来の試験装置では、デバイス自体がクロックを出力するような被試験デバイスの試験を正確に行うことができないという問題も発生した。近年、半導体デバイスのデータ転送の更なる高速化を図る次世代入出力インターフェースとして注目される「ＲａｐｉｄＩＯ」（登録商標）や「ＨｙｐｅｒＴｒａｎｐｏｒｔ」（登録商標）等を使用した、より高速処理が可能なデバイスが開発されている（例えばＩＢＭ社製の次期「ＰｏｗｅｒＰＣ」（登録商標）向けＣＰＵ等）。このようなデバイスでは、デバイス自体がクロック信号を出力する構成が採られており、デバイスからの出力データも、デバイスから出力されるクロックのエッジタイミングで取得しなければならず、ＤＤＲ型デバイスの場合には、デバイスから出力されるクロックの立ち上がり及び立ち下がりの双方のエッジタイミングで出力データを取得する必要がある。このため、固定ストローブによって出力データを取得する従来の試験装置では、デバイスが出力するクロックと無関係のタイミングで出力データが取り込まれることから、この種のデバイスを正確に試験することが困難であった。
本発明は、このような従来の技術が有する問題を解決するために提案されたもので、被試験デバイスから出力されるクロック及び出力データを時系列のレベルデータとして取得し、被試験デバイスの出力データを当該被試験デバイスから出力されるクロック信号の立ち上がりエッジ，立ち下がりエッジ、又は立ち上がり及び立ち下がりの両エッジのタイミングで取り込むことができるソースシンクロナス回路を備えることで、出力データをデバイスのジッタに同調した信号変化点で取り込むことができ、ジッタに左右されることなく正確な試験結果が得られる、特にデータレートとしてクロックの立ち上がりと立ち下がりの両エッジでデータ出力されるＤＤＲ型デバイスの試験に好適な半導体試験装置の提供を目的とする。
第８図を参照して、この種の半導体試験装置について説明する。同図は、従来の一般的な半導体試験装置（ＬＳＩテスタ）の概略構成を示すブロック図である。
同図に示すように、従来のＬＳＩテスタ１１０は、被試験デバイス１０１の出力データを比較電圧とレベル比較するレベルコンパレータ１１１と、被試験デバイス１０１の出力データを所定の期待値と比較するパターン比較器１１２，被試験デバイス１０１の出力データを所定のタイミングでパターン比較器１１２に入力するためのフリップ・フロップ１２１を備えている。
このような構成からなる従来のＬＳＩテスタ１１０では、図示しないパターン発生器から被試験デバイス１０１に所定の試験パターン信号が入力され、被試験デバイス１０１から所定の信号が出力データとして出力される。被試験デバイス１０１から出力された出力データはレベルコンパレータ１１１に入力される。
レベルコンパレータ１１１に入力された出力データは、比較電圧とレベル比較され、フリップ・フロップ１２１に出力される。
フリップ・フロップ１２１では、レベルコンパレータ１１１からの信号が入力データとして保持され、図示しないタイミング発生器からのストローブをクロック信号として、所定のタイミングで出力データが出力される。
フリップ・フロップ１２１から出力された出力データは、パターン比較器１１２に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。
そして、この比較結果により、出力データと期待値との一致，不一致が検出され、被試験デバイス１０１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われる。
このように、従来のＬＳＩテスタでは、被試験デバイスから出力される出力データは、テスタ内部で予め定められたタイミングで出力されるストローブのタイミングで取得されるようになっており、このストローブの出力タイミングは固定されていた。ところが、被試験デバイスの出力データはジッタ（タイミングの不規則な揺らぎ）を有しているので、固定されたストローブのタイミングで取得される出力データは、同一データであってもその値が一定せず、正確な試験結果が得られないという問題があった。
第９図を参照して、このようなジッタによる取得データの変動を説明する。
同図（ａ）に示すように、被試験デバイスの出力データはある範囲の幅でジッタを有しており、このジッタ幅の分だけ出力データは変化点（立上がりエッジ又は立下がりエッジ）がずれることになる。従って、このようなジッタを有する出力データを固定ストローブで取り込むと、同図（ｂ）に示すように、例えば、「出力データ１」（第９図（ａ））の場合には取得データは“Ｈ”となるが、「出力データ２」（第９図（ｂ））の場合には“Ｌ”となってしまう。
このため、固定ストローブによって出力データを取得する従来の試験装置では、本来同一であるデータがジッタの影響によって変動してしまい、正確な試験，判定が困難となるという問題が発生した。
そして、このようなジッタの影響は、特に高速化された半導体デバイス、例えば、ＤＤＲ型の半導体デバイス等でより顕著であった。
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さらに、このような固定ストローブによる従来の試験装置では、デバイス自体がクロックを出力するような被試験デバイスの試験を正確に行うことができないという問題も発生した。近年、半導体デバイスのデータ転送の更なる高速化を図る次世代入出力インターフェースとして注目される「ＲａｐｉｄＩＯ」（登録商標）や「ＨｙｐｅｒＴｒａｎｐｏｒｔ」（登録商標）等を使用した、より高速処理が可能なデバイスが開発されている（例えばＩＢＭ社製の次期「ＰｏｗｅｒＰＣ」（登録商標）向けＣＰＵ等）。このようなデバイスでは、デバイス自体がクロック信号を出力する構成が採られており、デバイスからの出力データも、デバイスから出力されるクロックのエッジタイミングで取得しなければならず、ＤＤＲ型デバイスの場合には、デバイスから出力されるクロックの立ち上がり及び立ち下がりの双方のエッジタイミングで出力データを取得する必要がある。このため、固定ストローブによって出力データを取得する従来の試験装置では、デバイスが出力するクロックと無関係のタイミングで出力データが取り込まれることから、この種のデバイスを正確に試験することが困難であった。
本発明は、このような従来の技術が有する問題を解決するために提案されたもので、被試験デバイスから出力されるクロック及び出力データを時系列のレベルデータとして取得し、被試験デバイスの出力データを当該被試験デバイスから出力されるクロック信号の立ち上がりエッジ，立ち下がりエッジ、又は立ち上がり及び立ち下がりの両エッジのタイミングで取り込むことができるソースシンクロナス回路を備えることで、出力データをデバイスのジッタに同調した信号変化点で取り込むことができ、ジッタに左右されることなく正確な試験結果が得られる、特にデータレートとしてクロックの立ち上がりと立ち下がりの両エッジでデータ出力されるＤＤＲ型デバイスの試験に好適な半導体試験装置の提供を目的とする。
本発明の半導体試験装置は、請求の範囲第１項に記載するように、被試験デバイスから出力されるクロックを入力し、このクロックを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のタイムインターポレータと、被試験デバイスから出力される出力データを入力し、この出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第二のタイムインターポレータと、第一及び第二のタイムインターポレータから出力される時系列のレベルデータを入力することにより、第一のタイムインターポレータに入力されるクロックのエッジタイミングで第二のタイムインターポレータに入力される出力データを選択して被試験デバイスの被測定データとして出力する第一の選択回路と、を備え、第一及び／又は第二のタイムインターポレータが、複数のストローブで取得される時系列のレベルデータを入力し、当該レベルデータの立ち上がりエッジ及び／又は立ち下がりエッジのエッジタイミングを示すレベルデータを選択的に出力するエッジセレクタを備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、タイムインターポレータと選択回路とエッジセレクタとからなるソースシンクロナス回路を備えることにより、被試験デバイスから出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。時系列のレベルデータは、被試験デバイスのクロック（又は出力データ）の信号変化点であるエッジタイミングを示すものである。従って、このクロックのエッジタイミングを示すレベルデータを取得できることにより、当該レベルデータを被試験デバイスの出力データを取得するタイミング信号として用いることができる。
そして、特に本発明では、エッジセレクタを備えることにより、タイムインターポレータにおいて複数のストローブで取得される時系列のレベルデータを、立ち上がりエッジ、又は立ち下がりエッジ、又は立ち上がり及び立ち下がりの双方のエッジのタイミングを示すレベルデータとして選択的に出力することができる。
これにより、被試験デバイスのクロック及び出力データの信号変化点（立上がりエッジ又は立下がりエッジ）がジッタにより変動した場合にも、変動したクロックのエッジタイミングで出力データを取り込むことが可能となる。
特に、クロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで出力データを取り込むことができることで、ＳＤＲ方式のみならずＤＤＲ方式のデバイスにも対応することができるようになる。
従って、本発明に係る半導体試験装置では、あらゆるタイプの被試験デバイスについて、出力データをジッタに応じて変動するタイミングで取得することができ、ジッタの影響に左右されることなく、常に正確な試験結果を得ることが可能となり、特に高速化されたＤＤＲ半導体デバイスの試験装置として好適である。
また、本発明の半導体試験装置は、請求の範囲第２項に記載するように、第一のタイムインターポレータから出力される時系列のレベルデータを入力することにより、第一のタイムインターポレータに入力されるクロックのエッジタイミングで当該第一のタイムインターポレータに入力されるクロックを選択して、被試験デバイスのクロックデータとして出力する第二の選択回路を備える構成としてある。
また、本発明の半導体試験装置は、請求の範囲第３項に記載するように、被試験デバイスから出力されるクロックを入力し、このクロックを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のタイムインターポレータと、第一のタイムインターポレータから出力される時系列のレベルデータを入力することにより、第一のタイムインターポレータに入力されるクロックのエッジタイミングで当該第一のタイムインターポレータに入力されるクロックを選択して被試験デバイスのクロックデータとして出力する第二の選択回路と、を備え、第一のタイムインターポレータが、複数のストローブで取得される時系列のレベルデータを入力し、当該レベルデータの立ち上がりエッジ及び／又は立ち下がりエッジのエッジタイミングを示すレベルデータを選択的に出力するエッジセレクタを備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、第一のタイムインターポレータにおいて時系列のレベルデータとして取得される被試験デバイスのクロックを、当該デバイスのクロックの信号変化点であるエッジタイミングを示すレベルデータによって取り込むことができる。
これにより、当該クロックの信号変化点（立上がりエッジ又は立下がりエッジ）がジッタにより変動した場合には、変動したクロックのエッジタイミングでクロックデータを取り込むことができ、例えば被試験デバイスのクロックについて期待値を設定されていれば、当該期待値とクロックデータとを比較することでクロックデータのみから被試験デバイスの良否判定をすることができる。
このようにクロックのみから被試験デバイスを試験できることで、試験工程の簡素化，迅速化を図ることができ、簡易かつ効率の良いデバイス試験が実現できるようになる。
そして、具体的には、本発明の半導体試験装置は、請求の範囲第４項に記載するように、第一のタイムインターポレータが、被試験デバイスから出力されるクロックを入力する複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、複数の順序回路から出力される時系列のレベルデータを入力し、被試験デバイスのクロックを入力して取得される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを出力するエッジセレクタと、エッジセレクタから出力されるレベルデータを入力し、被試験デバイスのクロックのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を備える構成としてある。
また、請求の範囲第５項に記載するように、第二のタイムインターポレータが、被試験デバイスから出力される出力データを入力する複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、を備える構成としてある。
また、第二のタイムインターポレータは、請求の範囲第６項に記載するように、複数の順序回路から出力される時系列のレベルデータを入力し、被試験デバイスの出力データを入力して取得される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを出力するエッジセレクタと、エッジセレクタから出力されるレベルデータを入力し、被試験デバイスの出力データのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有する構成としてある。
また、エッジセレクタは、請求の範囲第７項に記載するように、一の順序回路の反転出力と次段の順序回路の非反転出力を入力する第一のＡＮＤ回路と、一の順序回路の非反転出力と次段の順序回路の反転出力を入力する第二のＡＮＤ回路と、第一及び第二のＡＮＤ回路の出力を入力するＯＲ回路と、第一のＡＮＤ回路，第二のＡＮＤ回路及びＯＲ回路の出力のいずれかを選択するセレクタとからなる、一又は二以上のセレクタ回路からなる構成としてある。
また、第一の選択回路は、請求の範囲第８項に記載するように、第一のタイムインターポレータで符号化された時系列のレベルデータを選択信号として、第二のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスの被測定データとして出力するセレクタを備える構成としてある。
さらに、第二の選択回路は、請求の範囲第９項に記載するように、第一のタイムインターポレータで符号化された時系列のレベルデータを選択信号として、第一のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスのクロックデータとして出力するセレクタを備える構成としてある。
このように、本発明の半導体試験装置では、ソースシンクロナス回路を構成するエッジセレクタを含む第一，第二のタイムインターポレータ、及び第一，第二の選択回路を、順序回路や遅延回路，エンコーダ，セレクタ，ＡＮＤ回路，ＯＲ回路等、既存の手段を用いて簡単に構成することができる。
これにより、ＬＳＩテスタが複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るソースシンクロナス回路を備えるＬＳＩテスタを実現することができる。
また、このような構成のソースシンクロナス回路によれば、複数の順序回路の数、遅延回路の遅延量、エッジセレクタの数等を変更することができ、第一，第二のタイムインターポレータにおける時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を任意の値に設定することができる。
これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるＬＳＩにも対応できる汎用性，利便性の高いＬＳＩテスタを実現できる。
なお、本発明の半導体試験装置では、第一，第二のタイムインターポレータに備えられる順序回路はフリップ・フロップやラッチ等、既存の回路を用いて簡単に構成することができる。これにより、タイムインターポレータが複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るソースシンクロナス回路を備えるＬＳＩテスタを実現することができる。
また、本発明の半導体試験装置は、請求の範囲第１０項に記載するように、第一及び第二のタイムインターポレータをそれぞれ接続し、当該第一及び第二のタイムインターポレータから出力されるデータを所定の選択回路に分配するバスを備える構成としてある。
このような構成とすることにより、本発明の半導体試験装置では、第一，第二のタイムインターポレータから出力される時系列のレベルデータは、バスを介して第一，第二の選択回路に振り分けて入力することができ、所望のクロックを所望の出力データに割り当てて選択回路に入力して被測定データを取得することができる。これにより、被試験デバイスに応じて第一，第二のタイムインターポレータ及び第一，第二の選択回路が複数備えられる場合にも、各クロック及び出力データを任意に組み合わせて被測定データを取り込むことができ、より汎用性，利便性の高いＬＳＩテスタを実現することができる。
さらに、本発明の半導体試験装置では、請求の範囲第６項に記載したように、第二のタイムインターポレータ側にもエッジセレクタとエンコーダを備えることができ、第一のタイムインターポレータと第二のタイムインターポレータとを、まったく同一の構成とすることができる。これにより、例えばＬＳＩテスタにパーピン対応の複数のソースシンクロナス回路を備える場合に、すべてのソースシンクロナス回路を同一構成にすることができ、各ソースシンクロナス回路の任意のチャンネルに被試験デバイスのクロックや出力データを割り付けることが可能となり、チャンネルの割付け作業を容易かつ効率的に行うことができるようになる。
また、このように同一構成からなるソースシンクロナス回路を備えることで、複数のソースシンクロナス回路のいずれに対しても、被試験デバイスのクロックや出力データを割り付けることができ、被試験デバイスから複数のクロックや出力データが出力される場合には、任意のクロックのタイミングで任意の出力データを取得することができ、あらゆるデバイスに対応可能な汎用性，利便性の高い試験装置を実現できる。
このような構成からなる本発明の半導体試験装置によれば、タイムインターポレータと選択回路とエッジセレクタとからなるソースシンクロナス回路を備えることにより、被試験デバイスから出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。時系列のレベルデータは、被試験デバイスのクロック（又は出力データ）の信号変化点であるエッジタイミングを示すものである。従って、このクロックのエッジタイミングを示すレベルデータを取得できることにより、当該レベルデータを被試験デバイスの出力データを取得するタイミング信号として用いることができる。
そして、特に本発明では、エッジセレクタを備えることにより、タイムインターポレータにおいて複数のストローブで取得される時系列のレベルデータを、立ち上がりエッジ、又は立ち下がりエッジ、又は立ち上がり及び立ち下がりの双方のエッジのタイミングを示すレベルデータとして選択的に出力することができる。
これにより、被試験デバイスのクロック及び出力データの信号変化点（立上がりエッジ又は立下がりエッジ）がジッタにより変動した場合にも、変動したクロックのエッジタイミングで出力データを取り込むことが可能となる。
特に、クロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで出力データを取り込むことができることで、ＳＤＲ方式のみならずＤＤＲ方式のデバイスにも対応することができるようになる。
従って、本発明に係る半導体試験装置では、あらゆるタイプの被試験デバイスについて、出力データをジッタに応じて変動するタイミングで取得することができ、ジッタの影響に左右されることなく、常に正確な試験結果を得ることが可能となり、特に高速化されたＤＤＲ半導体デバイスの試験装置として好適である。
また、本発明の半導体試験装置は、請求の範囲第２項に記載するように、第一のタイムインターポレータから出力される時系列のレベルデータを入力することにより、第一のタイムインターポレータに入力されるクロックのエッジタイミングで当該第一のタイムインターポレータに入力されるクロックを選択して、被試験デバイスのクロックデータとして出力する第二の選択回路を備える構成としてある。
また、本発明の半導体試験装置は、請求の範囲第３項に記載するように、被試験デバイスから出力されるクロックを入力し、このクロックを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のタイムインターポレータと、第一のタイムインターポレータから出力される時系列のレベルデータを入力することにより、第一のタイムインターポレータに入力されるクロックのエッジタイミングで当該第一のタイムインターポレータに入力されるクロックを選択して被試験デバイスのクロックデータとして出力する第二の選択回路と、を備え、第一のタイムインターポレータが、複数のストローブで取得される時系列のレベルデータを入力し、当該レベルデータの立ち上がりエッジ及び／又は立ち下がりエッジのエッジタイミングを示すレベルデータを選択的に出力するエッジセレクタを備える構成としてある。
このような構成からなる本発明の半導体試験装置によれば、第一のタイムインターポレータにおいて時系列のレベルデータとして取得される被試験デバイスのクロックを、当該デバイスのクロックの信号変化点であるエッジタイミングを示すレベルデータによって取り込むことができる。
これにより、当該クロックの信号変化点（立上がりエッジ又は立下がりエッジ）がジッタにより変動した場合には、変動したクロックのエッジタイミングでクロックデータを取り込むことができ、例えば被試験デバイスのクロックについて期待値を設定されていれば、当該期待値とクロックデータとを比較することでクロックデータのみから被試験デバイスの良否判定をすることができる。
このようにクロックのみから被試験デバイスを試験できることで、試験工程の簡素化，迅速化を図ることができ、簡易かつ効率の良いデバイス試験が実現できるようになる。
そして、具体的には、本発明の半導体試験装置は、請求の範囲第４項に記載するように、第一のタイムインターポレータが、被試験デバイスから出力されるクロックを入力する複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、複数の順序回路から出力される時系列のレベルデータを入力し、被試験デバイスのクロックを入力して取得される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを出力するエッジセレクタと、エッジセレクタから出力されるレベルデータを入力し、被試験デバイスのクロックのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を備える構成としてある。
また、請求の範囲第５項に記載するように、第二のタイムインターポレータが、被試験デバイスから出力される出力データを入力する複数の順序回路と、一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、を備える構成としてある。
また、第二のタイムインターポレータは、請求の範囲第６項に記載するように、複数の順序回路から出力される時系列のレベルデータを入力し、被試験デバイスの出力データを入力して取得される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを出力するエッジセレクタと、エッジセレクタから出力されるレベルデータを入力し、被試験デバイスの出力データのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有する構成としてある。
また、エッジセレクタは、請求の範囲第７項に記載するように、一の順序回路の反転出力と次段の順序回路の非反転出力を入力する第一のＡＮＤ回路と、一の順序回路の非反転出力と次段の順序回路の反転出力を入力する第二のＡＮＤ回路と、第一及び第二のＡＮＤ回路の出力を入力するＯＲ回路と、第一のＡＮＤ回路，第二のＡＮＤ回路及びＯＲ回路の出力のいずれかを選択するセレクタとからなる、一又は二以上のセレクタ回路からなる構成としてある。
また、第一の選択回路は、請求の範囲第８項に記載するように、第一のタイムインターポレータで符号化された時系列のレベルデータを選択信号として、第二のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスの被測定データとして出力するセレクタを備える構成としてある。
さらに、第二の選択回路は、請求の範囲第９項に記載するように、第一のタイムインターポレータで符号化された時系列のレベルデータを選択信号として、第一のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスのクロックデータとして出力するセレクタを備える構成としてある。
このように、本発明の半導体試験装置では、ソースシンクロナス回路を構成するエッジセレクタを含む第一，第二のタイムインターポレータ、及び第一，第二の選択回路を、順序回路や遅延回路，エンコーダ，セレクタ，ＡＮＤ回路，ＯＲ回路等、既存の手段を用いて簡単に構成することができる。
これにより、ＬＳＩテスタが複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るソースシンクロナス回路を備えるＬＳＩテスタを実現することができる。
また、このような構成のソースシンクロナス回路によれば、複数の順序回路の数、遅延回路の遅延量、エッジセレクタの数等を変更することができ、第一，第二のタイムインターポレータにおける時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を任意の値に設定することができる。
これにより、データレートやジッタ幅等に応じて種々の設定が可能となり、あらゆるＬＳＩにも対応できる汎用性，利便性の高いＬＳＩテスタを実現できる。
なお、本発明の半導体試験装置では、第一，第二のタイムインターポレータに備えられる順序回路はフリップ・フロップやラッチ等、既存の回路を用いて簡単に構成することができる。これにより、タイムインターポレータが複雑化，大型化，高コスト化等することなく、簡易な構成によって、本発明に係るソースシンクロナス回路を備えるＬＳＩテスタを実現することができる。
また、本発明の半導体試験装置は、請求の範囲第１０項に記載するように、第一及び第二のタイムインターポレータをそれぞれ接続し、当該第一及び第二のタイムインターポレータから出力されるデータを所定の選択回路に分配するバスを備える構成としてある。
このような構成とすることにより、本発明の半導体試験装置では、第一，第二のタイムインターポレータから出力される時系列のレベルデータは、バスを介して第一，第二の選択回路に振り分けて入力することができ、所望のクロックを所望の出力データに割り当てて選択回路に入力して被測定データを取得することができる。これにより、被試験デバイスに応じて第一，第二のタイムインターポレータ及び第一，第二の選択回路が複数備えられる場合にも、各クロック及び出力データを任意に組み合わせて被測定データを取り込むことができ、より汎用性，利便性の高いＬＳＩテスタを実現することができる。
さらに、本発明の半導体試験装置では、請求の範囲第６項に記載したように、第二のタイムインターポレータ側にもエッジセレクタとエンコーダを備えることができ、第一のタイムインターポレータと第二のタイムインターポレータとを、まったく同一の構成とすることができる。これにより、例えばＬＳＩテスタにパーピン対応の複数のソースシンクロナス回路を備える場合に、すべてのソースシンクロナス回路を同一構成にすることができ、各ソースシンクロナス回路の任意のチャンネルに被試験デバイスのクロックや出力データを割り付けることが可能となり、チャンネルの割付け作業を容易かつ効率的に行うことができるようになる。
また、このように同一構成からなるソースシンクロナス回路を備えることで、複数のソースシンクロナス回路のいずれに対しても、被試験デバイスのクロックや出力データを割り付けることができ、被試験デバイスから複数のクロックや出力データが出力される場合には、任意のクロックのタイミングで任意の出力データを取得することができ、あらゆるデバイスに対応可能な汎用性，利便性の高い試験装置を実現できる。
第１図は、本発明に係る半導体試験装置の一実施形態の構成を示すブロック図である。
第２図は、本発明に係る半導体試験装置の一実施形態におけるＳＤＲ型の被試験デバイスについてクロックの立ち上がりエッジのタイミングで出力データを取得する動作を示す信号図である。
第３図は、本発明に係る半導体試験装置の一実施形態における被試験デバイスのクロックのエッジタイミングで出力データを取得する動作を示す信号図で、（ａ）は立ちち上がりエッジ、（ｂ）は立ち下がりエッジ、（ｃ）は立ち上がり及び立ち下がりエッジのタイミングで出力データを取得する場合を示している。
第４図は、本発明に係る半導体試験装置の一実施形態においてＳＤＲ型の被試験デバイス１のクロックのエッジタイミングを立ち上がりエッジで出力データを取得する場合の信号図である。
第５図は、本発明に係る半導体試験装置の一実施形態においてＤＤＲ型の被試験デバイス１のクロックのエッジタイミングを立ち上がり及び立ち下がりの両エッジで出力データを取得する場合の信号図で、クロックに期待値がある場合を示している。
第６図は、本発明に係る半導体試験装置の一実施形態においてＤＤＲ型の被試験デバイス１のクロックのエッジタイミングを立ち上がり及び立ち下がりの両エッジで出力データを取得する場合の信号図で、クロックに期待値がない場合を示している。
第７図は、クロックのエッジ検出を前エッジ検出と後ろエッジ検出で行う場合の違いを示す信号図で、（ａ）は前エッジ検出、（ｂ）は後ろエッジ検出の場合を示している。
第８図は、従来の半導体試験装置の構成を示すブロック図である。
第９図は、従来の半導体試験装置における被試験デバイスの出力データを示す信号図であり、（ａ）は出力データのジッタを、（ｂ）はジッタにより取得データにエラーが発生する状態を示している。
第２図は、本発明に係る半導体試験装置の一実施形態におけるＳＤＲ型の被試験デバイスについてクロックの立ち上がりエッジのタイミングで出力データを取得する動作を示す信号図である。
第３図は、本発明に係る半導体試験装置の一実施形態における被試験デバイスのクロックのエッジタイミングで出力データを取得する動作を示す信号図で、（ａ）は立ちち上がりエッジ、（ｂ）は立ち下がりエッジ、（ｃ）は立ち上がり及び立ち下がりエッジのタイミングで出力データを取得する場合を示している。
第４図は、本発明に係る半導体試験装置の一実施形態においてＳＤＲ型の被試験デバイス１のクロックのエッジタイミングを立ち上がりエッジで出力データを取得する場合の信号図である。
第５図は、本発明に係る半導体試験装置の一実施形態においてＤＤＲ型の被試験デバイス１のクロックのエッジタイミングを立ち上がり及び立ち下がりの両エッジで出力データを取得する場合の信号図で、クロックに期待値がある場合を示している。
第６図は、本発明に係る半導体試験装置の一実施形態においてＤＤＲ型の被試験デバイス１のクロックのエッジタイミングを立ち上がり及び立ち下がりの両エッジで出力データを取得する場合の信号図で、クロックに期待値がない場合を示している。
第７図は、クロックのエッジ検出を前エッジ検出と後ろエッジ検出で行う場合の違いを示す信号図で、（ａ）は前エッジ検出、（ｂ）は後ろエッジ検出の場合を示している。
第８図は、従来の半導体試験装置の構成を示すブロック図である。
第９図は、従来の半導体試験装置における被試験デバイスの出力データを示す信号図であり、（ａ）は出力データのジッタを、（ｂ）はジッタにより取得データにエラーが発生する状態を示している。
以下、本発明に係る半導体試験装置の好ましい実施形態について、図面を参照しつつ説明する。
第１図は、本発明に係る半導体試験装置の一実施形態の構成を示すブロック図である。同図に示すように、本実施形態に係る半導体試験装置は、被試験デバイス１の機能試験を行うＬＳＩテスタ１０を備えており、ＬＳＩテスタ１０が被試験デバイス１から出力される出力データを被測定データとして取得し、これを所定の期待値データと比較することにより、当該被試験デバイス１の良否を判定するようになっている。
被試験デバイス１は、図示しないパターン発生器等から信号が入力されることにより所定の出力データを出力するとともに、クロック信号を出力するようになっている。このようにＬＳＩ自体からクロックが出力されるものとして、例えば上述した「ＲａｐｉｄＩＯ」（登録商標）や「ＨｙｐｅｒＴｒａｎｐｏｒｔ」（登録商標）等を使用したＬＳＩや、バス・システムをＰＣＩバスから「ＲａｐｉｄＩＯ」に変換するためのブリッジＬＳＩ等があり、本実施形態の試験装置では、このようなデバイスの試験が行えるようになっている。
また、この被試験デバイス１は、ＳＤＲ型のデバイスのみならず、例えばＤＤＲ−ＳＤＲＡＭのような、ＤＤＲ型のデバイスで構成されることがある。ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）は、各クロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングでデータ転送を行う方式で、クロックの立ち上がりエッジ（又は立ち下がりエッジ）のみでデータ転送を行うＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）方式と比べて、同じクロックサイクルで２倍のデータ転送が可能な高速デバイスである。本実施形態の半導体試験装置では、このようなＤＤＲ型デバイスについても正確な試験が行えるようになっている。
そして、本実施形態では、この被試験デバイス１から出力されるクロックを複数のＬＳＩテスタ１０に入力することで、被試験デバイス１のクロック・タイミングで当該被試験デバイス１の出力データを取得し、被測定データとして出力するようにしたものである。
具体的には、ＬＳＩテスタ１０は、被試験デバイス１から出力されるクロック及び出力データを、それぞれ一定のタイミング間隔を有する複数のストローブで取得して、時系列のレベルデータとして出力するとともに、当該時系列のレベルデータを用いて、被試験デバイス１のクロックのエッジタイミングで出力データ（又はクロックデータ）を選択，取得するソースシンクロナス回路を備えている。
ソースシンクロナス回路は、被試験デバイス１から出力される各クロック及び出力データについてパーピン対応となっており、それぞれ同一構成の回路が一つずつ割り当てられるようになっている。
本実施形態では、第１図に示すように、被試験デバイス１のクロック側に一つのソースシンクロナス回路が備えられるとともに、被試験デバイス１の出力データ側に１〜ｎ個（１〜ｎチャンネル）のソースシンクロナス回路が備えられている。
各ソースシンクロナス回路は、タイムインターポレータ・バス４０を介して相互に接続されており、後述するように、タイムインターポレータ・バス４０の制御により、所定のチャンネル（ソースシンクロナス回路）間で信号の入出力が行われるようになっている。
そして、各ソースシンクロナス回路は、第１図に示すように、クロック側，出力データ側とも、それぞれが同一の構成となっており、具体的には、レベルコンパレータ１１と、パターン比較器１２，タイムインターポレータ２０及びセレクタ３０を備えている。
レベルコンパレータ１１は、被試験デバイス１からの出力信号（クロック又は出力データ）を入力し、所定の比較電圧とレベル比較して、タイムインターポレータ２０に信号を出力する。
パターン比較器１２は、後述するタイムインターポレータ２０を介してセレクタ３０で選択された被試験デバイス１の出力データを所定の期待値と比較し、試験結果を出力する。
タイムインターポレータ２０は、被試験デバイス１から出力されるクロック又は出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する。
具体的には、タイムインターポレータ２０は、複数の順序回路となるフリップ・フロップ２１ａ〜２１ｎと、遅延回路２２，エッジセレクタ２３及びエンコーダ２８を備えている。
複数のフリップ・フロップ２１ａ〜２１ｎは、本実施形態では並列に接続されたＤ型フリップ・フロップ群からなり、それぞれレベルコンパレータ１１を介して被試験デバイスから出力される出力信号（クロック又は出力データ）を、入力データとして入力する。そして、遅延回路２２を介して入力されるストローブをクロック信号として、所定のタイミングで入力されたデータを出力する。
なお、複数のフリップ・フロップ２１ａ〜２１ｎの一番目のフリップ・フロップ２１ａは初期値用で、後述するセレクタ３０には二番目以降のフリップ・フロップ２１ｂ〜２１ｎの出力データが入力される。
ここで、各タイムインターポレータ２０に備えられる複数の順序回路としては、本実施形態のフリップ・フロップ２１ａ〜２１ｎ以外の順序回路、例えば、ラッチによって構成することもできる。このようにタイムインターポレータ２０の順序回路としてラッチを備えるようにしても、本実施形態の場合と同様の効果を奏することができる。また、タイムインターポレータ２０に備えられる順序回路は、被試験デバイス１からのクロック及び出力データを一定のタイミング間隔で取得し、時系列のレベルデータとして出力できる限り、本実施形態で示したフリップ・フロップ２１ａ〜２１ｎやラッチの他、どのような回路構成であっても良い。
遅延回路２２は、一定のタイミング間隔で遅延させたストローブを複数のフリップ・フロップ２１ａ〜２１ｎのクロック端子に順次入力し、当該フリップ・フロップ２１ａ〜２１ｎから時系列のレベルデータを出力させる。
ここで、複数のフリップ・フロップ２１ａ〜２１ｎの数及び遅延回路２２の遅延量を任意に設定，変更することができ、タイムインターポレータ２０で取得する時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を所望の値に設定することができる。これにより、試験対象となる被試験デバイス１のデータレートやジッタ幅等に応じて、取得される時系列のレベルデータを種々に設定でき、あらゆるＬＳＩにも対応が可能となっている。
また、フリップ・フロップ２１ａ〜２１ｎに入力されるストローブは任意のタイミング，周波数に設定でき、クロック側と出力データ側とで入力のタイミングや遅延量を異ならせることもできる。本実施形態では、各ソースシンクロナス回路のチャンネルごとに異なるタイミング発生器等を備えることにより、クロック側と出力データ側とで、それぞれ独立してストローブを入力するようにしてある（第１図に示すクロック側の「ストローブ１」及び出力データ側の「ストローブ２」）。これにより、被試験デバイス１から出力されるクロックと出力データの位相差に応じて適切なタイミングに調節することができる。
被試験デバイス１から出力されるクロックと出力データは、位相が常に一致しているとは限らず、例えば、セットアップ・タイムがマイナスとなることも、プラスとなることもある。従って、そのような場合に、ストローブのタイミングをクロック側と出力データ側とでそれぞれ異ならせることにより、位相差のあるクロックと出力データに適切なタイミングでストローブが出力されるように調節することができる。
エッジセレクタ２３は、フリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力して、当該レベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを選択的に出力するようになっている。
具体的には、本実施形態のエッジセレクタ２３は、二個のＡＮＤ回路２４，２５と、一個のＯＲ回路２６、及び一個のセレクタ２７からなるセレクタ回路群が、フリップ・フロップ２１ａ〜２１ｎの出力に対応して複数備えられている。
第一のＡＮＤ回路２４（２４ａ〜２４ｎ）は、第１図に示すように、複数のフリップ・フロップ２１ａ〜２１ｎのうちの一のフリップ・フロップ（例えば２１ａ）の反転出力と次段のフリップ・フロップ（例えば２１ｂ）の非反転出力を入力するＡＮＤ回路である。この第一のＡＮＤ回路２４の出力が、クロックの立ち上がりエッジ（Ｒｉｓｅ Ｅｄｇｅ）を示すＳＤＲ用のレベルデータとして選択される。
第二のＡＮＤ回路２５（２５ａ〜２５ｎ）は、第１図に示すように、複数のフリップ・フロップ２１ａ〜２１ｎのうちの一のフリップ・フロップ（例えば２１ａ）の非反転出力と次段のフリップ・フロップ（例えば２１ｂ）の反転出力を入力するＡＮＤ回路である。この第二のＡＮＤ回路２５の出力が、クロックの立ち下がりエッジ（Ｆａｌｌ Ｅｄｇｅ）を示すＳＤＲ用のレベルデータとして選択される。
ＯＲ回路２６（２６ａ〜２６ｎ）は、第１図に示すように、第一及び第二のＡＮＤ回路２４，２５の出力を入力するＯＲ回路である。このＯＲ回路２６の出力が、クロックの立ち上がり及び立ち下がりの双方のエッジ（Ｂｏｔｈ Ｅｄｇｅ）を示すＤＤＲ用のレベルデータとして選択される。
セレクタ２７（２７ａ〜２７ｎ）は、第１図に示すように、第一のＡＮＤ回路２４，第二のＡＮＤ回路２５及びＯＲ回路２６の各出力を入力し、エッジセレクト信号の切替によりいずれかを選択，出力するマルチプレクサ等からなる選択回路である。
このようなエッジセレクタ２３を備えることにより、フリップ・フロップ２１ａ〜２１ｎを介して複数のストローブで取得される時系列のレベルデータが入力されると、セレクタ２７ａ〜２７ｎの選択により、▲１▼第一のＡＮＤ回路２４の出力（立ち上がりエッジのみ：Ｒｉｓｅ Ｅｄｇｅ）、▲２▼第二のＡＮＤ回路２５の出力（立ち下がりエッジのみ：Ｆａｌｌ Ｅｄｇｅ）、▲３▼ＯＲ回路２６の出力（立ち上がり及び立ち下がり双方のエッジ：Ｂｏｔｈ Ｅｄｇｅ）、のいずれかが選択されて出力され、選択されたレベルデータが示すエッジタイミングが次段のエンコーダ２８で符号化される。
なお、エッジセレクタ２３を構成する複数のセレクタ回路群は、複数のフリップ・フロップ２１ａ〜２１ｎの出力のうち、一のフリップ・フロップと次段のフリップ・フロップの出力を入力するようになっているので、セレクタ２７ａ〜２７ｎで選択されて出力されるレベルデータは、フリップ・フロップ２１ａ〜２１ｎから出力されるレベルデータより１ビット分少ないデータとなる。例えば、５個のフリップ・フロップ２１ａ〜２１ｅから５ビット分のレベルデータが出力される場合、エッジセレクタ２３で選択，出力されるレベルデータは４個のセレクタ２７ａ〜２７ｄを介して出力される４ビットのデータとなる。
従って、エッジセレクタ２３に備えられる各回路、すなわち、第一のＡＮＤ回路２４ａ〜２４ｎ，第二のＡＮＤ回路２５ａ〜２５ｎ，ＯＲ回路２６ａ〜２６ｎ，セレクタ２７ａ〜２７ｎの数は、それぞれ、フリップ・フロップ２１ａ〜２１ｎよりも一つ少ない数（１〜ｎ−１個）となる。
エンコーダ２８は、エッジセレクタ２３の複数のセレクタ２７ａ〜２７ｎから出力される時系列のレベルデータを入力し、当該レベルデータを符号化して出力するようになっている。
具体的には、エンコーダ２８には、フリップ・フロップ２１ａ〜２１ｎから一定間隔で順次出力されるデータが、エッジセレクタ２３の各セレクタ２７ａ〜２７ｎを介して順次入力され、すべてのデータが揃ったタイミングでエンコーディングを行い、その結果が出力される。これにより、フリップ・フロップ２１ａ〜２１ｎから出力された時系列のレベルデータが、エッジセレクタ２３を経由して選択され、選択されたレベルデータが符号化されて出力されることになる。
そして、本実施形態では、クロック側ソースシンクロナス回路のエンコーダ２８が、複数のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力することにより、被試験デバイス１のクロックのエッジタイミングを示すタイミングデータを符号化して出力するようになっている。
なお、出力データ側のソースシンクロナス回路では、後述するように、フリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが、直接セレクタ３０に入力されるようになっている。すなわち、本実施形態では、出力データ側ではエッジセレクタ２３とエンコーダ２８は使用されないことになる。
従って、出力データ側のタイムインターポレータ２０については、本実施形態ではエッジセレクタ２３及びエンコーダ２８を省略することが可能である。
セレクタ３０は、複数のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力することにより、被試験デバイス１のクロックのエッジタイミングで当該被試験デバイス１の出力データを選択し、当該被試験デバイス１の被測定データとして出力するマルチプレクサ等からなる選択回路である。
具体的には、本実施形態のセレクタ３０は、データ入力側に複数の各フリップ・フロップのうち初期値用のフリップ・フロップ２１ａを除くフリップ・フロップ２１ｂ〜２１ｎの各出力が直接接続されるとともに、セレクト信号端子にはタイムインターポレータ・バス４０が接続されている。
そして、出力データ側のセレクタ３０には、出力データ側のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが、エッジセレクタ２３及びエンコーダ２８を介さず直接入力されるとともに、タイムインターポレータ・バス４０の制御により、クロック側のエンコーダ２８で符号化された時系列のレベルデータが、出力データ側のセレクタ３０の選択信号として入力される。
これにより、まず、出力データ側のセレクタ３０には、出力データ側タイムインターポレータ２０のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが入力データとして入力されるので、クロック側のエンコーダ２８からの信号を選択信号として、出力データ側のレベルデータのうち、一のデータが選択されることになる。
そして、このセレクタ３０で選択された被試験デバイス１の出力データが、パターン比較器１２に出力され、パターン比較器１２で所定の期待値と比較され、試験結果が出力されるようになっている。
一方、クロック側のセレクタ３０には、クロック側のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが、エッジセレクタ２３及びエンコーダ２８を介さずそのまま入力データとして入力されるとともに、クロック側のエンコーダ２８からの信号が選択信号として直接入力される。
これにより、クロック側のセレクタ３０では、被試験デバイス１のクロック信号がデータとして選択，出力されることになり、クロック側のタイムインターポレータ２０において時系列のレベルデータとして取得される被試験デバイス１のクロックを、当該デバイスのクロックの信号変化点であるエッジタイミングを示すレベルデータによって取り込むことができる。
従って、被試験デバイス１のクロックについて期待値が設定されている場合、セレクタ３０を介して出力されるクロックデータを、パターン比較器１２で所定の期待値と比較することができる。
ここで、クロック側及び出力データ側の各セレクタ３０は、タイムインターポレータ・バス４０の制御により、入力される選択信号が切り換えられるようになっており、所望のセレクタ３０が使用できるようになっている。
具体的には、出力データ側のセレクタ３０を使用して、被試験デバイス１の出力データを期待値と比較する場合には、タイムインターポレータ・バス４０を介して、クロック側のエンコーダ２８からの信号が選択信号として出力側のセレクタ３０に入力される。この場合、クロック側のセレクタ３０（及びパターン比較器１２）は使用されないことになる。
一方、本実施形態では、クロック側のセレクタ３０を使用して、被試験デバイス１のクロックを期待値と比較する場合には、タイムインターポレータ・バス４０の制御により、クロック側のエンコーダ２８からの信号は出力側のセレクタ３０に入力されない。この場合には、出力データ側のセレクタ３０（及びパターン比較器１２）は使用されないことになる。
このように、本実施形態では、クロック側及び出力データ側の各セレクタ３０は、試験内容等に応じてタイムインターポレータ２０からの出力信号が選択的に入力されるようになっている。その結果、試験内容等によっては、セレクタ３０は、クロック側又は出力データ側のソースシンクロナス回路の少なくとも一方に備えられれば良く、クロック側又は出力データ側のいずれかのセレクタ３０を省略することも可能となる。
但し、クロック側及び出力データ側の双方にセレクタ３０を備えることで、例えばクロック側のエンコーダ２８の信号をクロック側及び出力データ側の各セレクタ３０に入力してクロックとデータの双方を同時に試験したり、クロック側及び出力データ側の各セレクタ３０の任意のピンにクロックや出力データを自由に割り付けることができる等、試験装置としての汎用性，拡張性を高めることができるため、本実施形態では第１図に示すようにセレクタ３０をクロック側及び出力データ側にそれぞれ備えている。
タイムインターポレータ・バス４０は、クロック側と出力データ側のソースシンクロナス回路をそれぞれ接続する伝送線路である。第１図に示すように、本実施形態のタイムインターポレータ・バス４０は、出力データ側の各チャンネル（ソースシンクロナス回路）のセレクタ３０のセレクト端子とクロック側のエンコーダ２８の出力端子をスイッチ等を介して接続しており、出力データ側の各チャンネルのいずれかのセレクタ３０に対して、クロック側エンコーダ２８の信号を選択信号として入力できるようにスイッチ制御するようになっている。
なお、第１図では図示を省略してあるが、複数備えられるソースシンクロナス回路にデータを振り分けるタイムインターポレータ・バス４０は、ソースシンクロナス回路の各チャンネルに対応して複数備えられる。
また、いずれのチャンネルのセレクタ３０にクロック側エンコーダ２８の信号が選択信号として入力されるかの情報は、通常は予め与えられている。従って、その情報に従い、試験装置を使用する前に予めスイッチをＯＮ／ＯＦＦに設定することができる。また、このＯＮ／ＯＦＦの制御情報は、図示しない制御用レジスタ等に情報を書き込んでおくことができる。
このようなタイムインターポレータ・バス４０を備えることにより、クロック側のソースシンクロナス回路で取得される時系列のレベルデータを選択信号として、出力データ側の所望のセレクタ３０に入力することができる。
これにより、所望のチャネルで取得される出力データを被測定データとして取得することができる。従って、被試験デバイス１の構成やデータレート，ジッタ幅等に応じて、セレクタ３０を含むソースシンクロナス回路が複数備えられる場合にも、クロックデータと出力データを任意に組み合わせて被測定データを取り込むことができる。
例えば、被試験デバイス１からクロック及び出力データが複数送出される場合に、「クロック１と出力データ１」、「クロック２と出力データ２」、というように、それぞれ任意のソースシンクロナス回路のチャンネルにデータを割り付けることができる。
そして、この場合、「出力データ１」については「クロック１」のタイミングで、「出力データ２」については「クロック２」のタイミングで、独立して被測定データを取得することができる。
なお、クロック側のセレクタ３０には、直接クロック側エンコーダ２８から選択信号が入力されるので、タイムインターポレータ・バス４０を介することなく、「クロック１」のタイミングで「クロック１」の信号を被測定データとして取得することができる。
次に、以上のような構成からなる本実施形態に係る半導体試験装置の動作について説明する。
まず、試験装置に備えられる図示しないパターン発生器から被試験デバイス１に所定の試験パターン信号が入力されると、被試験デバイス１からは、パターン信号に対応する所定の出力データ及びクロックが出力される。
被試験デバイス１から出力されたクロック及び出力データは、それぞれソースシンクロナス回路の別々のチャンネルに入力される。
各ソースシンクロナス回路に入力されたクロック及び出力データは、それぞれ、レベルコンパレータ１１に入力、比較電圧とレベル比較された後、各タイムインターポレータ２０に入力される。
各タイムインターポレータ２０に入力された信号（クロック又は出力データ）は、まず、並列に接続された複数のフリップ・フロップ２１ａ〜２１ｎに入力される。そして、クロック又は出力データが入力される各フリップ・フロップ２１ａ〜２１ｎのクロック端子には、遅延回路２２によって一定のタイミング間隔でストローブが入力される。
これによって、各フリップ・フロップ２１ａ〜２１ｎからは、入力されたクロック又は出力データが時系列のレベルデータとして取得，出力されることになる。
そして、クロック側ＬＳＩテスタ１０では、フリップ・フロップ２１ａ〜２１ｎから出力された時系列のレベルデータは、エッジセレクタ２３に入力されるとともに、クロック側セレクタ３０に入力される。
エッジセレクタ２３に入力されたレベルデータは、第一，第二のＡＮＤ回路２４，２５及びＯＲ回路２６を介して複数の各セレクタ２７ａ〜２７ｎに入力され、エッジセレクト信号の切替によって一の信号が選択，出力される。
このセレクタ２７ａ〜２７ｎから出力されるレベルデータは、当該レベルデータが示す▲１▼立ち上がりエッジのみ（第一のＡＮＤ回路２４の出力）、▲２▼立ち下がりエッジのみ（第二のＡＮＤ回路２５の出力）、▲３▼立ち上がり及び立ち下がりの双方のエッジ（ＯＲ回路２６の出力）、のいずれかのタイミングを示すレベルデータとして出力される。
このエッジセレクタ２３で取得されたレベルデータが、エンコーダ２８に入力されて符号化される。
エンコーダ２８で符号化されたレベルデータは、クロックのエッジタイミング（立ち上がりエッジ、又は立ち下がりエッジ、又は立ち上がり及び立ち下がりエッジの双方）を示すタイミングデータとなる。
このタイミングデータが、タイムインターポレータ・バス４０に入力され、タイムインターポレータ・バス４０を介して、所定の出力データ側ソースシンクロナス回路に分配され、該当する出力データ側のセレクタ３０に選択信号として入力される。
また、このタイミングデータは、クロック側のセレクタ３０に選択信号として直接、すなわちタイムインターポレータ・バス４０を介さず入力される。
一方、出力データ側のソースシンクロナス回路では、フリップ・フロップ２１ａ〜２１ｎで取得された時系列のレベルデータは、初期値用のフリップ・フロップ２１ａのデータを除いて、そのままセレクタ３０に入力データとして入力される。これにより、出力データ側のセレクタ３０では、クロック側のエンコーダ２８から入力されたタイミングデータを選択信号として、出力データを示す時系列のレベルデータの中から、一のデータを選択し、このデータが被測定データとして出力される。
そして、出力データ側のセレクタ３０から出力された出力データは、パターン比較器１２に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。
この比較結果により、出力データと期待値との一致，不一致が検出され、被試験デバイス１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われる。
すなわち、セレクタ３０の出力と期待値とが一致すればＰａｓｓの判定が、不一致の場合にはＦａｉｌの判定が下されることになる。
さらに、クロック側のソースシンクロナス回路では、フリップ・フロップ２１ａ〜２１ｎで取得されたクロックの時系列のレベルデータが、初期値用のフリップ・フロップ２１ａのデータを除いて、そのままクロック側のセレクタ３０に入力データとして入力される。
そして、クロック側のセレクタ３０では、クロック側のエンコーダ２８から入力されるタイミングデータを選択信号として、クロックを示す時系列のレベルデータの中から、一のデータが選択され、このデータがクロックの被測定データとして出力される。
これにより、クロック側のセレクタ３０から出力された出力データは、パターン比較器１２に入力することで、クロックの所定の期待値データと比較することができる。従って、期待値との比較結果により、クロックデータと期待値との一致，不一致を検出でき、被試験デバイス１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定をクロック信号のみで行うことができるようになる。
以下、第２図〜第８図を参照して、具体的な実施例を説明する。
［基本動作］
まず、第２図を参照して、本実施形態に係る試験装置において被試験デバイス１のクロックの立ち上がりのエッジタイミングで出力データを取得する場合の基本動作を説明する。第２図は、被試験デバイス１のクロックのエッジタイミングで出力データを取得する動作を示す信号図で、ＳＤＲ型のデバイスについてクロックの立ち上がりエッジのタイミングで出力データを取得する場合である。
同図に示す実施例では、ソースシンクロナス回路を構成する各タイムインターポレータ２０にそれぞれ初期値用のフリップ・フロップ２１ａを含む５個のフリップ・フロップ２１ａ〜２１ｅが備えられるとともに、エッジセレクタ２３に４個のセレクタ回路群（第一のＡＮＤ回路２４ａ〜２４ｄ，第二のＡＮＤ回路２５ａ〜２５ｄ，ＯＲ回路２６ａ〜２６ｄ、セレクタ２７ａ〜２７ｄ）が備えられる場合となっており、被試験デバイス１から出力されるクロック及び出力データは、初期値用のフリップ・フロップ２１ａを除く４個のフリップ・フロップ２１ｂ〜２１ｅでビット数“４”のレベルデータとして取得される。
そして、ビット数“４”の出力データ側のレベルデータが、クロック側のエッジセレクタ２３の第一のＡＮＤ回路２４ａ〜２４ｄとセレクタ２７ａ〜２７ｄを経て出力されるビット数“４”のクロックのレベルデータによって取得されるようになっている。
まず、第２図（ａ）に示す信号の場合、被試験デバイス１から出力されるクロックが“Ｌ”から“Ｈ”になる立ち上がりのエッジタイミングがビット数“０〜３”の“１”の位置であるのに対し、出力データは“Ｌ”から“Ｈ”になる信号変化点のタイミングがビット数“０”の位置となっている（同図の太線部分）。
この場合、まず、クロックについては、クロック側タイムインターポレータ２０の初期値用を除くフリップ・フロップ２１ｂ〜２１ｅにより、例えば“０１１１”（ビット数“１”の位置から“Ｈ”）のレベルデータが取得され、このデータがエッジセレクタ２３に入力される。
本実施例のエッジセレクタ２３では、エッジセレクト信号により立ち上がりエッジタイミング（Ｒｉｓｅ Ｅｄｇｅ）が選択され、第一のＡＮＤ回路２４を経て４個のセレクタ２７ａ〜２７ｄにレベルデータが入力されると、セレクタ２７ａ〜２７ｄからは“１０００”（ビット数“１”の位置から“Ｈ”）を示すレベルデータが出力される。
そして、このレベルデータ“１０００”がエンコーダ２８によりビット数“１”を示すタイミングデータ（例えば“００１”）に符号化される。
なお、クロックの立ち上がりエッジがない場合、例えば“初期値からＨｉｇｈ”の場合や“初期値から最終ビットまでＬｏｗ”の場合には、エッジセレクタ２３の出力は“ＡＬＬ０”となり、エンコーダ２８はフルスケール（オーバーフロー）を示す、例えば“１００”をセレクタ３０の選択信号として出力する。
以上のような本実施例のクロックの立ち上がりエッジの位置と、初期値用を含むフリップ・フロップ２１ａ〜２１ｄ，エッジセレクタ２３，エンコーダ２８の出力の関係を示すと表１のようになる。
被試験デバイス１の出力データは、出力データ側のソースシンクロナス回路の初期値用を除くフリップ・フロップ２１ｂ〜２１ｅにより、例えば“１１１１”（ビット数“０”の位置から“Ｈ”）のレベルデータとして取得され、このデータが、セレクタ３０の各入力端子に入力される。そして、出力データ側のセレクタ３０では、クロック側から入力される選択信号（“００１”）により、ビット数“１”に対応する入力端子のデータが選択される。この結果、セレクタ３０から出力されるデータは“Ｈ”となる。
以上の出力データ側のセレクタ３０の入力端子に入力される出力データと選択信号の関係を表２に示す。
一方、第２図（ｂ）に示す信号の場合は、第２図（ａ）の信号からクロック，出力データともにジッタにより同位相（２ビット分）ずれた場合を示している。
この場合、クロックが“Ｌ”から“Ｈ”になるエッジタイミングはビット数“３”の位置であるのに対して、出力データが“Ｌ”から“Ｈ”になる信号変化点のタイミングがビット数“２”の位置となる（同図の太線部分）。従って、クロック側の初期値用を除くフリップ・フロップ２１ｂ〜２１ｅにより、例えば“０００１”（ビット数“３”の位置から“Ｈ”）のレベルデータが取得され、このデータがエッジセレクタ２３に入力される。エッジセレクタ２３では、第一のＡＮＤ回路２４を経てセレクタ２７ａ〜２７ｄにレベルデータが入力され、“０００１”（ビット数“３”の位置から“Ｈ”）のレベルデータが出力される。
そして、このレベルデータ“０００１”がエンコーダ２８によりビット数“３”を示すタイミングデータ（例えば“０１１”）に符号化される（表１参照）。
出力データは、出力データ側タイムインターポレータ２０の初期値用を除くフリップ・フロップ２１ｂ〜２１ｅにより、例えば“００１１”（ビット数“２”の位置から“Ｈ”）のレベルデータが取得され、このデータが、セレクタ３０の各入力端子に入力される。そして、出力データ側のセレクタ３０では、クロック側から入力される選択信号（“０１１”）により、ビット数“３”に対応する入力端子のデータが選択される。この結果、セレクタ３０から出力されるデータは、第２図（ａ）の場合と同様“Ｈ”となる。以上の出力データ側のセレクタ３０の入力端子に入力される出力データと選択信号の関係を表３に示す。
従って、第２図（ａ）の場合も、第２図（ｂ）の場合も、ジッタにより信号変化点が変動しているが、いずれも被測定データとして“Ｈ”が取得されることになる。
これを従来の固定ストローブの試験装置で取得した場合、第２図（ａ）の場合には“Ｈ”が取得され、第２図（ｂ）の場合には“Ｌ”が取得され、被測定データが一定とならない（第９図参照）。
このように、本実施形態の試験装置では、被試験デバイス１のクロックと出力データの信号変化点（エッジタイミング）がジッタにより変動した場合でも、クロックと出力データが同位相でずれる場合には、常に同じ結果を取得することができる。
なお、以上の基本動作は、クロックの立ち下がりエッジのタイミングで出力データを取得する場合も同様である。その場合には、初期値用を除くフリップ・フロップ２１ｂ〜２１ｅのビット数“４”の出力データ側のレベルデータが、クロック側のエッジセレクタ２３の第二のＡＮＤ回路２５ａ〜２５ｄとセレクタ２７ａ〜２７ｄを経て出力されるビット数“４”のクロックのレベルデータによって取得されることになる。
クロックの立ち下がりエッジの位置と、初期値用を含むフリップ・フロップ２１ａ〜２１ｄ，エッジセレクタ２３，エンコーダ２８の出力の関係を示すと表４のようになる。
このように、クロックの立ち下がりエッジのタイミングで出力データを取得する場合にも、エッジセレクタ２３から出力されるレベルデータは立ち上がりエッジの場合と同様になる。
そして、クロックの立ち上がりエッジと立ち下がりエッジの双方のタイミングで出力データを取得する場合には、クロック側のエッジセレクタ２３のＯＲ回路２６ａ〜２６ｄによって、第一，第二のＡＮＤ回路２４，２５の出力が取られるので、上述した基本動作と同様にして、被試験デバイス１のクロックの立ち上がり及び立ち下がりの両タイミングで出力データを取得できるようになる。
［エッジセレクタの切替］
次に、エッジセレクタ２３における切替の実施例を、第３図を参照しつつ説明する。第３図は、被試験デバイス１のクロックのエッジタイミングを立ち上がりエッジ（同図（ａ））、又は立ち下がりエッジ（同図（ｂ））、又は立ち上がり及び立ち下がりエッジ（同図（ｃ））の３通りに切り換えて出力データを取得する場合の信号図である。なお、第３図に示す例では、第２図で示した基本動作と同様、ビット数“４”のストローブで出力データを取得するようになっているが、ストローブのビット数は任意に変更できることは言うまでもない。
まず、ＳＤＲ型のデバイスに対して、クロックの立ち上がりエッジのタイミングで出力データを取得する場合には、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、第一のＡＮＤ回路２４の出力を選択する（Ｅｄｇｅ Ｓｅｌ＝Ｒｉｓｅ Ｅｄｇｅ）。
これにより、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がりエッジのタイミングで取得されることになる。第３図（ａ）に示す例では、１サイクル目はビット数“０〜３”の“１”の位置のタイミングで、２サイクル目はビット数“２”の位置のタイミングで出力データが取得され、所定の期待値と比較される。
次に、ＳＤＲ型のデバイスに対して、クロックの立ち下がりエッジのタイミングで出力データを取得する場合には、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、第二のＡＮＤ回路２５の出力を選択する（Ｅｄｇｅ Ｓｅｌ＝Ｆａｌｌ Ｅｄｇｅ）。
これにより、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち下がりエッジのタイミングで取得されることになる。第３図（ｂ）に示す例では、１サイクル目はビット数“０〜３”の“１”の位置のタイミングで、２サイクル目はビット数“２”の位置のタイミングで出力データが取得され、所定の期待値と比較される。
なお、この第３図（ｂ）に示す例では、クロックの立ち下がりエッジのタイミングに合わせて、第３図（ａ）に示す場合よりもストローブの出力タイミングを遅らせている。
さらに、ＤＤＲ型のデバイスに対して、クロックの立ち上がり及び立ち下がりの双方のエッジタイミングで出力データを取得する場合には、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、ＯＲ回路２６の出力を選択する（Ｅｄｇｅ Ｓｅｌ＝Ｂｏｔｈ Ｅｄｇｅ）。
これにより、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がり及び立ち下がりエッジの双方のタイミングで取得されることになる。第３図（ｃ）に示す例では、１サイクル目はクロックの立ち上がりエッジでビット数“０〜３”の“１”のタイミングで、２サイクル目は立ち下がりエッジでビット数“１”の位置のタイミングで出力データが取得される。
同様に、３サイクル目はクロックの立ち上がりエッジでビット数“２”のタイミングで、４サイクル目は立ち下がりエッジでビット数“２”の位置のタイミングで出力データが取得される。これにより、ＤＤＲ型デバイスの出力データをＤＤＲのタイミングで取得することができる。
なお、第３図（ｃ）に示す例では、ＤＤＲの周波数に合わせて、ストローブの出力周波数をＳＤＲの場合（第３図（ａ），（ｂ）の場合）の２倍にしてある。
［ＳＤＲ詳細動作］
次に、ＳＤＲ型のデバイスの出力データを取得する場合の詳細動作を、第４図を参照しつつ説明する。第４図は、ＳＤＲ型の被試験デバイス１のクロックのエッジタイミングを立ち上がりエッジで出力データを取得する場合の信号図である。なお、第４図に示す例では、ビット数“０〜７”の８ビットのストローブで出力データが取得される場合となっているが、ストローブのビット数は任意に変更できることは言うまでもない。
まず、第４図（ａ）に示すように、クロックが正常に動作している場合、上述した基本動作と同様に（第２図及び第３図（ａ）参照）、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がりエッジのタイミングで取得されることになる。第４図（ａ）に示す例では、１サイクル目はビット数“０〜７”の“１”の位置のタイミングで、２サイクル目はビット数“２”の位置のタイミングで出力データが取得され、所定の期待値と比較される。
次に、ジッタによりクロックが正常に動作しなくなった場合には、第４図（ｂ），（ｃ）に示すようになる。
まず、第４図（ｂ）に示すように、クロックが半サイクル前にずれてしまった場合には、２サイクル目ではクロックの立ち上がりエッジが取れないので、エッジセレクタ２３の出力は、例えば、“エッジなし”を示す“ＡＬＬ０”となり（表１参照）、エンコーダ２８はフルスケール（オーバーフロー）の信号をセレクタ３０の選択信号として出力する。
第４図（ｂ）に示す例では、立ち上がりエッジが取得できない２サイクル目は、フルスケールとして最終ビット“７”の位置のタイミングで出力データが取得され、その結果、期待値の比較は“否（Ｆａｉｌ）”となる。
同様に、クロックが半サイクル後ろにずれてしまった場合には、第４図（ｃ）に示すように、２サイクル目ではクロックの立ち上がりエッジが取得されないので、フルスケールとして最終ビット“７”の位置のタイミングで出力データが取得され、その結果、期待値の比較は“否（Ｆａｉｌ）”となる。
なお、クロックにずれが生じてエンコーダ２８でフルスケールの信号が出力される場合に、直ちにエラー判定とし、最終ビット位置で取得される出力データと期待値との比較を行うことなく一律に“否（Ｆａｉｌ）”と判定することもできる。
以上、ＳＤＲ型デバイスについてクロックの立ち上がりエッジで出力データを取得する場合を説明した、クロックの立ち下がりエッジで出力データを取得する場合も、エッジセレクタ２３のエッジセレクト信号を切り換えることにより、上記と同様に行われる。
［ＤＤＲ詳細動作］
次に、ＤＤＲ型のデバイスの出力データを取得する場合の詳細動作を、第５図及び第６図を参照しつつ説明する。第５図及び第６図は、ＤＤＲ型の被試験デバイス１のクロックの立ち上がり及び立ち下がりの両エッジタイミングで出力データを取得する場合の信号図で、第５図はクロックに期待値がある場合、第６図はクロックに期待値がない場合となっている。
なお、これらの図に示す例では、ビット数“０〜３”の４ビットのストローブで出力データが取得される場合となっているが、ストローブのビット数は任意に変更できることは言うまでもない。
［クロック期待値がある場合］
被試験デバイス１のクロックに期待値が設定されている場合には、第５図に示すように、クロック信号についてもクロック側のセレクタ３０にデータとして入力され、当該クロックの立ち上がり及び立ち下がりのエッジタイミングで取得されて、クロックの期待値と比較される。これによって、クロックにずれが発生した場合には、クロックデータを取得して期待値と比較することにより、出力データ側を参照することなく、良否の判定をすることができる。
まず、第５図（ａ）に示すように、まず、クロックデータが当該クロックの立ち上がり及び立ち下がりのエッジタイミングで取得され、クロック用の期待値、すなわち、各サイクルの前半でＨｉｇｈ、後半でＬｏｗの値と比較される。クロックが正常に動作している場合、このクロックの期待値による判定は常に“良（Ｐａｓｓ）”となるので、出力データの取得が行われる。
出力データの取得は、上述した基本動作と同様に（第２図及び第３図（ｃ）参照）、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで取得されることになる。第５図（ａ）に示す例では、１サイクル目のクロックの立ち上がりエッジ、２サイクル目の立ち下がりエッジとも、ビット数“０〜３”の“１”の位置のタイミングで出力データが取得され、所定の期待値と比較される。
同様に、３サイクル目のクロックの立ち上がりエッジではビット数“２”の位置のタイミングで、また、４サイクル目の立ち下がりエッジではビット数“１”の位置のタイミングで出力データが取得され、期待値と比較される。
次に、ジッタによりクロックが正常に動作しなくなった場合には、第５図（ｂ），（ｃ）に示すように、クロックデータが当該クロックのエッジタイミングで取得され、クロック用の期待値と比較され、不良が検出されることになる。
まず、第５図（ｂ）に示すように、クロックが半サイクル前にずれてしまった場合には、３サイクル目ではクロックの立ち下がりエッジが取得される。この場合、クロックの立ち下がり位置を示すビット数“２”の位置でクロックのデータ＝Ｌが取得され、クロックのサイクル前半の期待値＝Ｈと比較されるので、良否判定の結果は“否（Ｆａｉｌ）”となる。
同様に、４サイクル目ではクロックのクロックの立ち上がりエッジが取得される。この場合、クロックの立ち上がり位置を示すビット数“１”の位置でクロックのデータ＝Ｈが取得され、クロックのサイクル後半の期待値＝Ｌと比較されるので、良否判定の結果は“否（Ｆａｉｌ）”となる。
従って、この場合には、出力データが取得されることなく“否（Ｆａｉｌ）”と判定されることになる。
一方、クロックが半サイクル後ろにずれてしまった場合には、第５図（ｃ）に示すように、３サイクル目にクロックのエッジが取得されないので、フルスケールとして最終ビット“３”の位置でクロックのデータ＝Ｌが取得され、クロックのサイクル前半の期待値＝Ｈと比較されるので、良否判定の結果は“否（Ｆａｉｌ）”となる。
４サイクル目ではクロックのクロックの立ち上がりエッジが取得され、この場合、クロックの立ち上がり位置を示すビット数“２”の位置でクロックのデータ＝Ｈが取得され、クロックのサイクル後半の期待値＝Ｌと比較されるので、良否判定の結果は“否（Ｆａｉｌ）”となる。
従って、この場合も、出力データが取得されることなく“否（Ｆａｉｌ）”と判定されることになる。
［クロック期待値がない場合］
クロックに期待値がない場合には、上述した基本動作（第２図，第３図（ｃ）参照）及びＳＤＲの詳細動作（第４図参照）と同様にして、クロックの立ち上がり及び立ち下がりエッジのタイミングで取得された出力データが所定の出力データ用の期待値と比較されて良否の判定が行われる。
詳細な説明は省略するが、この場合の信号は第６図に示すようになる。
第６図（ａ）はクロックが正常に動作している場合、（ｂ）はクロックが半サイクル前にずれてしまった場合、（ｃ）はクロックが半サイクル後ろにずれてしまった場合を示している。
以上説明したように、本実施形態に係る半導体試験装置によれば、エッジセレクタ２３を含むタイムインターポレータ２０と選択回路３０を有するソースシンクロナス回路を備えることにより、被試験デバイス１から出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。時系列のレベルデータは、被試験デバイス１のクロック（又は出力データ）の信号変化点であるエッジタイミングを示すものである。従って、このクロックのエッジタイミングを示すレベルデータを取得できることにより、当該レベルデータを被試験デバイス１の出力データを取得するタイミング信号として用いることができる。
そして、特に本実施形態では、エッジセレクタ２３を備えることにより、タイムインターポレータ２０において複数のストローブで取得される時系列のレベルデータを、立ち上がりエッジ、又は立ち下がりエッジ、又は立ち上がり及び立ち下がりの両エッジのタイミングを示すレベルデータとして選択的に出力できる。
これにより、被試験デバイス１のクロック及び出力データの信号変化点（立上がりエッジ又は立下がりエッジ）がジッタにより変動した場合にも、変動したクロックのエッジタイミングで出力データを取り込むことが可能となる。
特に、クロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで出力データを取り込むことができることで、ＳＤＲ方式のみならずＤＤＲ方式のデバイスにも対応することができるようになる。
従って、本実施形態に係る半導体試験装置では、あらゆるタイプの被試験デバイスについて、出力データをジッタに応じて変動するタイミングで取得することができ、ジッタの影響に左右されることなく、常に正確な試験結果を得ることが可能となり、特に高速化されたＤＤＲ半導体デバイスの試験装置に好適となる。
なお、本発明の半導体試験装置は、以上の実施形態で示したもののみに限定されるものではなく、本発明の範囲で種々の変更実施ができることは勿論である。
例えば、上述の実施形態では、クロックのエッジ検出について、前エッジ検出の場合を示したが、これを後ろエッジ検出の場合とすることもできる。
第７図はクロックのエッジ検出を前エッジ検出と後ろエッジ検出で行う場合の違いを示す信号図であり、（ａ）は前エッジ検出、（ｂ）は後ろエッジ検出の場合を示している。
同図に示すように、前エッジ検出とは、そのテストサイクルで検出された所望のエッジの中で一番最初に検出されたエッジを、出力データを取得するためのクロック側のタイミングデータ（エンコードデータ）とする方法である。
これに対して、後ろエッジ検出とは、そのテストサイクルで検出された所望のエッジの中で一番最後に検出されたエッジを、出力データを取得するためのクロック側のタイミングデータ（エンコードデータ）とする方法である。
本発明は、上述した実施形態で示した前エッジ検出であっても、第７図（ｂ）に示すような後ろエッジ検出であっても、クロックの所望のエッジタイミングで出力データを取得でき、ジッタの影響に左右されることなく、被試験デバイスの正確な試験を行えるという本発明の優れた効果を実現することができる。
第１図は、本発明に係る半導体試験装置の一実施形態の構成を示すブロック図である。同図に示すように、本実施形態に係る半導体試験装置は、被試験デバイス１の機能試験を行うＬＳＩテスタ１０を備えており、ＬＳＩテスタ１０が被試験デバイス１から出力される出力データを被測定データとして取得し、これを所定の期待値データと比較することにより、当該被試験デバイス１の良否を判定するようになっている。
被試験デバイス１は、図示しないパターン発生器等から信号が入力されることにより所定の出力データを出力するとともに、クロック信号を出力するようになっている。このようにＬＳＩ自体からクロックが出力されるものとして、例えば上述した「ＲａｐｉｄＩＯ」（登録商標）や「ＨｙｐｅｒＴｒａｎｐｏｒｔ」（登録商標）等を使用したＬＳＩや、バス・システムをＰＣＩバスから「ＲａｐｉｄＩＯ」に変換するためのブリッジＬＳＩ等があり、本実施形態の試験装置では、このようなデバイスの試験が行えるようになっている。
また、この被試験デバイス１は、ＳＤＲ型のデバイスのみならず、例えばＤＤＲ−ＳＤＲＡＭのような、ＤＤＲ型のデバイスで構成されることがある。ＤＤＲ（Ｄｏｕｂｌｅ Ｄａｔａ Ｒａｔｅ）は、各クロック信号の立ち上がりエッジと立ち下がりエッジの双方のタイミングでデータ転送を行う方式で、クロックの立ち上がりエッジ（又は立ち下がりエッジ）のみでデータ転送を行うＳＤＲ（Ｓｉｎｇｌｅ Ｄａｔａ Ｒａｔｅ）方式と比べて、同じクロックサイクルで２倍のデータ転送が可能な高速デバイスである。本実施形態の半導体試験装置では、このようなＤＤＲ型デバイスについても正確な試験が行えるようになっている。
そして、本実施形態では、この被試験デバイス１から出力されるクロックを複数のＬＳＩテスタ１０に入力することで、被試験デバイス１のクロック・タイミングで当該被試験デバイス１の出力データを取得し、被測定データとして出力するようにしたものである。
具体的には、ＬＳＩテスタ１０は、被試験デバイス１から出力されるクロック及び出力データを、それぞれ一定のタイミング間隔を有する複数のストローブで取得して、時系列のレベルデータとして出力するとともに、当該時系列のレベルデータを用いて、被試験デバイス１のクロックのエッジタイミングで出力データ（又はクロックデータ）を選択，取得するソースシンクロナス回路を備えている。
ソースシンクロナス回路は、被試験デバイス１から出力される各クロック及び出力データについてパーピン対応となっており、それぞれ同一構成の回路が一つずつ割り当てられるようになっている。
本実施形態では、第１図に示すように、被試験デバイス１のクロック側に一つのソースシンクロナス回路が備えられるとともに、被試験デバイス１の出力データ側に１〜ｎ個（１〜ｎチャンネル）のソースシンクロナス回路が備えられている。
各ソースシンクロナス回路は、タイムインターポレータ・バス４０を介して相互に接続されており、後述するように、タイムインターポレータ・バス４０の制御により、所定のチャンネル（ソースシンクロナス回路）間で信号の入出力が行われるようになっている。
そして、各ソースシンクロナス回路は、第１図に示すように、クロック側，出力データ側とも、それぞれが同一の構成となっており、具体的には、レベルコンパレータ１１と、パターン比較器１２，タイムインターポレータ２０及びセレクタ３０を備えている。
レベルコンパレータ１１は、被試験デバイス１からの出力信号（クロック又は出力データ）を入力し、所定の比較電圧とレベル比較して、タイムインターポレータ２０に信号を出力する。
パターン比較器１２は、後述するタイムインターポレータ２０を介してセレクタ３０で選択された被試験デバイス１の出力データを所定の期待値と比較し、試験結果を出力する。
タイムインターポレータ２０は、被試験デバイス１から出力されるクロック又は出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する。
具体的には、タイムインターポレータ２０は、複数の順序回路となるフリップ・フロップ２１ａ〜２１ｎと、遅延回路２２，エッジセレクタ２３及びエンコーダ２８を備えている。
複数のフリップ・フロップ２１ａ〜２１ｎは、本実施形態では並列に接続されたＤ型フリップ・フロップ群からなり、それぞれレベルコンパレータ１１を介して被試験デバイスから出力される出力信号（クロック又は出力データ）を、入力データとして入力する。そして、遅延回路２２を介して入力されるストローブをクロック信号として、所定のタイミングで入力されたデータを出力する。
なお、複数のフリップ・フロップ２１ａ〜２１ｎの一番目のフリップ・フロップ２１ａは初期値用で、後述するセレクタ３０には二番目以降のフリップ・フロップ２１ｂ〜２１ｎの出力データが入力される。
ここで、各タイムインターポレータ２０に備えられる複数の順序回路としては、本実施形態のフリップ・フロップ２１ａ〜２１ｎ以外の順序回路、例えば、ラッチによって構成することもできる。このようにタイムインターポレータ２０の順序回路としてラッチを備えるようにしても、本実施形態の場合と同様の効果を奏することができる。また、タイムインターポレータ２０に備えられる順序回路は、被試験デバイス１からのクロック及び出力データを一定のタイミング間隔で取得し、時系列のレベルデータとして出力できる限り、本実施形態で示したフリップ・フロップ２１ａ〜２１ｎやラッチの他、どのような回路構成であっても良い。
遅延回路２２は、一定のタイミング間隔で遅延させたストローブを複数のフリップ・フロップ２１ａ〜２１ｎのクロック端子に順次入力し、当該フリップ・フロップ２１ａ〜２１ｎから時系列のレベルデータを出力させる。
ここで、複数のフリップ・フロップ２１ａ〜２１ｎの数及び遅延回路２２の遅延量を任意に設定，変更することができ、タイムインターポレータ２０で取得する時系列のレベルデータのビット幅（順序回路の数）や分解能（遅延回路の遅延量）を所望の値に設定することができる。これにより、試験対象となる被試験デバイス１のデータレートやジッタ幅等に応じて、取得される時系列のレベルデータを種々に設定でき、あらゆるＬＳＩにも対応が可能となっている。
また、フリップ・フロップ２１ａ〜２１ｎに入力されるストローブは任意のタイミング，周波数に設定でき、クロック側と出力データ側とで入力のタイミングや遅延量を異ならせることもできる。本実施形態では、各ソースシンクロナス回路のチャンネルごとに異なるタイミング発生器等を備えることにより、クロック側と出力データ側とで、それぞれ独立してストローブを入力するようにしてある（第１図に示すクロック側の「ストローブ１」及び出力データ側の「ストローブ２」）。これにより、被試験デバイス１から出力されるクロックと出力データの位相差に応じて適切なタイミングに調節することができる。
被試験デバイス１から出力されるクロックと出力データは、位相が常に一致しているとは限らず、例えば、セットアップ・タイムがマイナスとなることも、プラスとなることもある。従って、そのような場合に、ストローブのタイミングをクロック側と出力データ側とでそれぞれ異ならせることにより、位相差のあるクロックと出力データに適切なタイミングでストローブが出力されるように調節することができる。
エッジセレクタ２３は、フリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力して、当該レベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを選択的に出力するようになっている。
具体的には、本実施形態のエッジセレクタ２３は、二個のＡＮＤ回路２４，２５と、一個のＯＲ回路２６、及び一個のセレクタ２７からなるセレクタ回路群が、フリップ・フロップ２１ａ〜２１ｎの出力に対応して複数備えられている。
第一のＡＮＤ回路２４（２４ａ〜２４ｎ）は、第１図に示すように、複数のフリップ・フロップ２１ａ〜２１ｎのうちの一のフリップ・フロップ（例えば２１ａ）の反転出力と次段のフリップ・フロップ（例えば２１ｂ）の非反転出力を入力するＡＮＤ回路である。この第一のＡＮＤ回路２４の出力が、クロックの立ち上がりエッジ（Ｒｉｓｅ Ｅｄｇｅ）を示すＳＤＲ用のレベルデータとして選択される。
第二のＡＮＤ回路２５（２５ａ〜２５ｎ）は、第１図に示すように、複数のフリップ・フロップ２１ａ〜２１ｎのうちの一のフリップ・フロップ（例えば２１ａ）の非反転出力と次段のフリップ・フロップ（例えば２１ｂ）の反転出力を入力するＡＮＤ回路である。この第二のＡＮＤ回路２５の出力が、クロックの立ち下がりエッジ（Ｆａｌｌ Ｅｄｇｅ）を示すＳＤＲ用のレベルデータとして選択される。
ＯＲ回路２６（２６ａ〜２６ｎ）は、第１図に示すように、第一及び第二のＡＮＤ回路２４，２５の出力を入力するＯＲ回路である。このＯＲ回路２６の出力が、クロックの立ち上がり及び立ち下がりの双方のエッジ（Ｂｏｔｈ Ｅｄｇｅ）を示すＤＤＲ用のレベルデータとして選択される。
セレクタ２７（２７ａ〜２７ｎ）は、第１図に示すように、第一のＡＮＤ回路２４，第二のＡＮＤ回路２５及びＯＲ回路２６の各出力を入力し、エッジセレクト信号の切替によりいずれかを選択，出力するマルチプレクサ等からなる選択回路である。
このようなエッジセレクタ２３を備えることにより、フリップ・フロップ２１ａ〜２１ｎを介して複数のストローブで取得される時系列のレベルデータが入力されると、セレクタ２７ａ〜２７ｎの選択により、▲１▼第一のＡＮＤ回路２４の出力（立ち上がりエッジのみ：Ｒｉｓｅ Ｅｄｇｅ）、▲２▼第二のＡＮＤ回路２５の出力（立ち下がりエッジのみ：Ｆａｌｌ Ｅｄｇｅ）、▲３▼ＯＲ回路２６の出力（立ち上がり及び立ち下がり双方のエッジ：Ｂｏｔｈ Ｅｄｇｅ）、のいずれかが選択されて出力され、選択されたレベルデータが示すエッジタイミングが次段のエンコーダ２８で符号化される。
なお、エッジセレクタ２３を構成する複数のセレクタ回路群は、複数のフリップ・フロップ２１ａ〜２１ｎの出力のうち、一のフリップ・フロップと次段のフリップ・フロップの出力を入力するようになっているので、セレクタ２７ａ〜２７ｎで選択されて出力されるレベルデータは、フリップ・フロップ２１ａ〜２１ｎから出力されるレベルデータより１ビット分少ないデータとなる。例えば、５個のフリップ・フロップ２１ａ〜２１ｅから５ビット分のレベルデータが出力される場合、エッジセレクタ２３で選択，出力されるレベルデータは４個のセレクタ２７ａ〜２７ｄを介して出力される４ビットのデータとなる。
従って、エッジセレクタ２３に備えられる各回路、すなわち、第一のＡＮＤ回路２４ａ〜２４ｎ，第二のＡＮＤ回路２５ａ〜２５ｎ，ＯＲ回路２６ａ〜２６ｎ，セレクタ２７ａ〜２７ｎの数は、それぞれ、フリップ・フロップ２１ａ〜２１ｎよりも一つ少ない数（１〜ｎ−１個）となる。
エンコーダ２８は、エッジセレクタ２３の複数のセレクタ２７ａ〜２７ｎから出力される時系列のレベルデータを入力し、当該レベルデータを符号化して出力するようになっている。
具体的には、エンコーダ２８には、フリップ・フロップ２１ａ〜２１ｎから一定間隔で順次出力されるデータが、エッジセレクタ２３の各セレクタ２７ａ〜２７ｎを介して順次入力され、すべてのデータが揃ったタイミングでエンコーディングを行い、その結果が出力される。これにより、フリップ・フロップ２１ａ〜２１ｎから出力された時系列のレベルデータが、エッジセレクタ２３を経由して選択され、選択されたレベルデータが符号化されて出力されることになる。
そして、本実施形態では、クロック側ソースシンクロナス回路のエンコーダ２８が、複数のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力することにより、被試験デバイス１のクロックのエッジタイミングを示すタイミングデータを符号化して出力するようになっている。
なお、出力データ側のソースシンクロナス回路では、後述するように、フリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが、直接セレクタ３０に入力されるようになっている。すなわち、本実施形態では、出力データ側ではエッジセレクタ２３とエンコーダ２８は使用されないことになる。
従って、出力データ側のタイムインターポレータ２０については、本実施形態ではエッジセレクタ２３及びエンコーダ２８を省略することが可能である。
セレクタ３０は、複数のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータを入力することにより、被試験デバイス１のクロックのエッジタイミングで当該被試験デバイス１の出力データを選択し、当該被試験デバイス１の被測定データとして出力するマルチプレクサ等からなる選択回路である。
具体的には、本実施形態のセレクタ３０は、データ入力側に複数の各フリップ・フロップのうち初期値用のフリップ・フロップ２１ａを除くフリップ・フロップ２１ｂ〜２１ｎの各出力が直接接続されるとともに、セレクト信号端子にはタイムインターポレータ・バス４０が接続されている。
そして、出力データ側のセレクタ３０には、出力データ側のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが、エッジセレクタ２３及びエンコーダ２８を介さず直接入力されるとともに、タイムインターポレータ・バス４０の制御により、クロック側のエンコーダ２８で符号化された時系列のレベルデータが、出力データ側のセレクタ３０の選択信号として入力される。
これにより、まず、出力データ側のセレクタ３０には、出力データ側タイムインターポレータ２０のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが入力データとして入力されるので、クロック側のエンコーダ２８からの信号を選択信号として、出力データ側のレベルデータのうち、一のデータが選択されることになる。
そして、このセレクタ３０で選択された被試験デバイス１の出力データが、パターン比較器１２に出力され、パターン比較器１２で所定の期待値と比較され、試験結果が出力されるようになっている。
一方、クロック側のセレクタ３０には、クロック側のフリップ・フロップ２１ａ〜２１ｎから出力される時系列のレベルデータが、エッジセレクタ２３及びエンコーダ２８を介さずそのまま入力データとして入力されるとともに、クロック側のエンコーダ２８からの信号が選択信号として直接入力される。
これにより、クロック側のセレクタ３０では、被試験デバイス１のクロック信号がデータとして選択，出力されることになり、クロック側のタイムインターポレータ２０において時系列のレベルデータとして取得される被試験デバイス１のクロックを、当該デバイスのクロックの信号変化点であるエッジタイミングを示すレベルデータによって取り込むことができる。
従って、被試験デバイス１のクロックについて期待値が設定されている場合、セレクタ３０を介して出力されるクロックデータを、パターン比較器１２で所定の期待値と比較することができる。
ここで、クロック側及び出力データ側の各セレクタ３０は、タイムインターポレータ・バス４０の制御により、入力される選択信号が切り換えられるようになっており、所望のセレクタ３０が使用できるようになっている。
具体的には、出力データ側のセレクタ３０を使用して、被試験デバイス１の出力データを期待値と比較する場合には、タイムインターポレータ・バス４０を介して、クロック側のエンコーダ２８からの信号が選択信号として出力側のセレクタ３０に入力される。この場合、クロック側のセレクタ３０（及びパターン比較器１２）は使用されないことになる。
一方、本実施形態では、クロック側のセレクタ３０を使用して、被試験デバイス１のクロックを期待値と比較する場合には、タイムインターポレータ・バス４０の制御により、クロック側のエンコーダ２８からの信号は出力側のセレクタ３０に入力されない。この場合には、出力データ側のセレクタ３０（及びパターン比較器１２）は使用されないことになる。
このように、本実施形態では、クロック側及び出力データ側の各セレクタ３０は、試験内容等に応じてタイムインターポレータ２０からの出力信号が選択的に入力されるようになっている。その結果、試験内容等によっては、セレクタ３０は、クロック側又は出力データ側のソースシンクロナス回路の少なくとも一方に備えられれば良く、クロック側又は出力データ側のいずれかのセレクタ３０を省略することも可能となる。
但し、クロック側及び出力データ側の双方にセレクタ３０を備えることで、例えばクロック側のエンコーダ２８の信号をクロック側及び出力データ側の各セレクタ３０に入力してクロックとデータの双方を同時に試験したり、クロック側及び出力データ側の各セレクタ３０の任意のピンにクロックや出力データを自由に割り付けることができる等、試験装置としての汎用性，拡張性を高めることができるため、本実施形態では第１図に示すようにセレクタ３０をクロック側及び出力データ側にそれぞれ備えている。
タイムインターポレータ・バス４０は、クロック側と出力データ側のソースシンクロナス回路をそれぞれ接続する伝送線路である。第１図に示すように、本実施形態のタイムインターポレータ・バス４０は、出力データ側の各チャンネル（ソースシンクロナス回路）のセレクタ３０のセレクト端子とクロック側のエンコーダ２８の出力端子をスイッチ等を介して接続しており、出力データ側の各チャンネルのいずれかのセレクタ３０に対して、クロック側エンコーダ２８の信号を選択信号として入力できるようにスイッチ制御するようになっている。
なお、第１図では図示を省略してあるが、複数備えられるソースシンクロナス回路にデータを振り分けるタイムインターポレータ・バス４０は、ソースシンクロナス回路の各チャンネルに対応して複数備えられる。
また、いずれのチャンネルのセレクタ３０にクロック側エンコーダ２８の信号が選択信号として入力されるかの情報は、通常は予め与えられている。従って、その情報に従い、試験装置を使用する前に予めスイッチをＯＮ／ＯＦＦに設定することができる。また、このＯＮ／ＯＦＦの制御情報は、図示しない制御用レジスタ等に情報を書き込んでおくことができる。
このようなタイムインターポレータ・バス４０を備えることにより、クロック側のソースシンクロナス回路で取得される時系列のレベルデータを選択信号として、出力データ側の所望のセレクタ３０に入力することができる。
これにより、所望のチャネルで取得される出力データを被測定データとして取得することができる。従って、被試験デバイス１の構成やデータレート，ジッタ幅等に応じて、セレクタ３０を含むソースシンクロナス回路が複数備えられる場合にも、クロックデータと出力データを任意に組み合わせて被測定データを取り込むことができる。
例えば、被試験デバイス１からクロック及び出力データが複数送出される場合に、「クロック１と出力データ１」、「クロック２と出力データ２」、というように、それぞれ任意のソースシンクロナス回路のチャンネルにデータを割り付けることができる。
そして、この場合、「出力データ１」については「クロック１」のタイミングで、「出力データ２」については「クロック２」のタイミングで、独立して被測定データを取得することができる。
なお、クロック側のセレクタ３０には、直接クロック側エンコーダ２８から選択信号が入力されるので、タイムインターポレータ・バス４０を介することなく、「クロック１」のタイミングで「クロック１」の信号を被測定データとして取得することができる。
次に、以上のような構成からなる本実施形態に係る半導体試験装置の動作について説明する。
まず、試験装置に備えられる図示しないパターン発生器から被試験デバイス１に所定の試験パターン信号が入力されると、被試験デバイス１からは、パターン信号に対応する所定の出力データ及びクロックが出力される。
被試験デバイス１から出力されたクロック及び出力データは、それぞれソースシンクロナス回路の別々のチャンネルに入力される。
各ソースシンクロナス回路に入力されたクロック及び出力データは、それぞれ、レベルコンパレータ１１に入力、比較電圧とレベル比較された後、各タイムインターポレータ２０に入力される。
各タイムインターポレータ２０に入力された信号（クロック又は出力データ）は、まず、並列に接続された複数のフリップ・フロップ２１ａ〜２１ｎに入力される。そして、クロック又は出力データが入力される各フリップ・フロップ２１ａ〜２１ｎのクロック端子には、遅延回路２２によって一定のタイミング間隔でストローブが入力される。
これによって、各フリップ・フロップ２１ａ〜２１ｎからは、入力されたクロック又は出力データが時系列のレベルデータとして取得，出力されることになる。
そして、クロック側ＬＳＩテスタ１０では、フリップ・フロップ２１ａ〜２１ｎから出力された時系列のレベルデータは、エッジセレクタ２３に入力されるとともに、クロック側セレクタ３０に入力される。
エッジセレクタ２３に入力されたレベルデータは、第一，第二のＡＮＤ回路２４，２５及びＯＲ回路２６を介して複数の各セレクタ２７ａ〜２７ｎに入力され、エッジセレクト信号の切替によって一の信号が選択，出力される。
このセレクタ２７ａ〜２７ｎから出力されるレベルデータは、当該レベルデータが示す▲１▼立ち上がりエッジのみ（第一のＡＮＤ回路２４の出力）、▲２▼立ち下がりエッジのみ（第二のＡＮＤ回路２５の出力）、▲３▼立ち上がり及び立ち下がりの双方のエッジ（ＯＲ回路２６の出力）、のいずれかのタイミングを示すレベルデータとして出力される。
このエッジセレクタ２３で取得されたレベルデータが、エンコーダ２８に入力されて符号化される。
エンコーダ２８で符号化されたレベルデータは、クロックのエッジタイミング（立ち上がりエッジ、又は立ち下がりエッジ、又は立ち上がり及び立ち下がりエッジの双方）を示すタイミングデータとなる。
このタイミングデータが、タイムインターポレータ・バス４０に入力され、タイムインターポレータ・バス４０を介して、所定の出力データ側ソースシンクロナス回路に分配され、該当する出力データ側のセレクタ３０に選択信号として入力される。
また、このタイミングデータは、クロック側のセレクタ３０に選択信号として直接、すなわちタイムインターポレータ・バス４０を介さず入力される。
一方、出力データ側のソースシンクロナス回路では、フリップ・フロップ２１ａ〜２１ｎで取得された時系列のレベルデータは、初期値用のフリップ・フロップ２１ａのデータを除いて、そのままセレクタ３０に入力データとして入力される。これにより、出力データ側のセレクタ３０では、クロック側のエンコーダ２８から入力されたタイミングデータを選択信号として、出力データを示す時系列のレベルデータの中から、一のデータを選択し、このデータが被測定データとして出力される。
そして、出力データ側のセレクタ３０から出力された出力データは、パターン比較器１２に入力され、テスタ内のパターン発生器から出力される所定の期待値データと比較され、比較結果が出力される。
この比較結果により、出力データと期待値との一致，不一致が検出され、被試験デバイス１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定が行われる。
すなわち、セレクタ３０の出力と期待値とが一致すればＰａｓｓの判定が、不一致の場合にはＦａｉｌの判定が下されることになる。
さらに、クロック側のソースシンクロナス回路では、フリップ・フロップ２１ａ〜２１ｎで取得されたクロックの時系列のレベルデータが、初期値用のフリップ・フロップ２１ａのデータを除いて、そのままクロック側のセレクタ３０に入力データとして入力される。
そして、クロック側のセレクタ３０では、クロック側のエンコーダ２８から入力されるタイミングデータを選択信号として、クロックを示す時系列のレベルデータの中から、一のデータが選択され、このデータがクロックの被測定データとして出力される。
これにより、クロック側のセレクタ３０から出力された出力データは、パターン比較器１２に入力することで、クロックの所定の期待値データと比較することができる。従って、期待値との比較結果により、クロックデータと期待値との一致，不一致を検出でき、被試験デバイス１の良否（Ｐａｓｓ／Ｆａｉｌ）の判定をクロック信号のみで行うことができるようになる。
以下、第２図〜第８図を参照して、具体的な実施例を説明する。
［基本動作］
まず、第２図を参照して、本実施形態に係る試験装置において被試験デバイス１のクロックの立ち上がりのエッジタイミングで出力データを取得する場合の基本動作を説明する。第２図は、被試験デバイス１のクロックのエッジタイミングで出力データを取得する動作を示す信号図で、ＳＤＲ型のデバイスについてクロックの立ち上がりエッジのタイミングで出力データを取得する場合である。
同図に示す実施例では、ソースシンクロナス回路を構成する各タイムインターポレータ２０にそれぞれ初期値用のフリップ・フロップ２１ａを含む５個のフリップ・フロップ２１ａ〜２１ｅが備えられるとともに、エッジセレクタ２３に４個のセレクタ回路群（第一のＡＮＤ回路２４ａ〜２４ｄ，第二のＡＮＤ回路２５ａ〜２５ｄ，ＯＲ回路２６ａ〜２６ｄ、セレクタ２７ａ〜２７ｄ）が備えられる場合となっており、被試験デバイス１から出力されるクロック及び出力データは、初期値用のフリップ・フロップ２１ａを除く４個のフリップ・フロップ２１ｂ〜２１ｅでビット数“４”のレベルデータとして取得される。
そして、ビット数“４”の出力データ側のレベルデータが、クロック側のエッジセレクタ２３の第一のＡＮＤ回路２４ａ〜２４ｄとセレクタ２７ａ〜２７ｄを経て出力されるビット数“４”のクロックのレベルデータによって取得されるようになっている。
まず、第２図（ａ）に示す信号の場合、被試験デバイス１から出力されるクロックが“Ｌ”から“Ｈ”になる立ち上がりのエッジタイミングがビット数“０〜３”の“１”の位置であるのに対し、出力データは“Ｌ”から“Ｈ”になる信号変化点のタイミングがビット数“０”の位置となっている（同図の太線部分）。
この場合、まず、クロックについては、クロック側タイムインターポレータ２０の初期値用を除くフリップ・フロップ２１ｂ〜２１ｅにより、例えば“０１１１”（ビット数“１”の位置から“Ｈ”）のレベルデータが取得され、このデータがエッジセレクタ２３に入力される。
本実施例のエッジセレクタ２３では、エッジセレクト信号により立ち上がりエッジタイミング（Ｒｉｓｅ Ｅｄｇｅ）が選択され、第一のＡＮＤ回路２４を経て４個のセレクタ２７ａ〜２７ｄにレベルデータが入力されると、セレクタ２７ａ〜２７ｄからは“１０００”（ビット数“１”の位置から“Ｈ”）を示すレベルデータが出力される。
そして、このレベルデータ“１０００”がエンコーダ２８によりビット数“１”を示すタイミングデータ（例えば“００１”）に符号化される。
なお、クロックの立ち上がりエッジがない場合、例えば“初期値からＨｉｇｈ”の場合や“初期値から最終ビットまでＬｏｗ”の場合には、エッジセレクタ２３の出力は“ＡＬＬ０”となり、エンコーダ２８はフルスケール（オーバーフロー）を示す、例えば“１００”をセレクタ３０の選択信号として出力する。
以上のような本実施例のクロックの立ち上がりエッジの位置と、初期値用を含むフリップ・フロップ２１ａ〜２１ｄ，エッジセレクタ２３，エンコーダ２８の出力の関係を示すと表１のようになる。
以上の出力データ側のセレクタ３０の入力端子に入力される出力データと選択信号の関係を表２に示す。
この場合、クロックが“Ｌ”から“Ｈ”になるエッジタイミングはビット数“３”の位置であるのに対して、出力データが“Ｌ”から“Ｈ”になる信号変化点のタイミングがビット数“２”の位置となる（同図の太線部分）。従って、クロック側の初期値用を除くフリップ・フロップ２１ｂ〜２１ｅにより、例えば“０００１”（ビット数“３”の位置から“Ｈ”）のレベルデータが取得され、このデータがエッジセレクタ２３に入力される。エッジセレクタ２３では、第一のＡＮＤ回路２４を経てセレクタ２７ａ〜２７ｄにレベルデータが入力され、“０００１”（ビット数“３”の位置から“Ｈ”）のレベルデータが出力される。
そして、このレベルデータ“０００１”がエンコーダ２８によりビット数“３”を示すタイミングデータ（例えば“０１１”）に符号化される（表１参照）。
出力データは、出力データ側タイムインターポレータ２０の初期値用を除くフリップ・フロップ２１ｂ〜２１ｅにより、例えば“００１１”（ビット数“２”の位置から“Ｈ”）のレベルデータが取得され、このデータが、セレクタ３０の各入力端子に入力される。そして、出力データ側のセレクタ３０では、クロック側から入力される選択信号（“０１１”）により、ビット数“３”に対応する入力端子のデータが選択される。この結果、セレクタ３０から出力されるデータは、第２図（ａ）の場合と同様“Ｈ”となる。以上の出力データ側のセレクタ３０の入力端子に入力される出力データと選択信号の関係を表３に示す。
これを従来の固定ストローブの試験装置で取得した場合、第２図（ａ）の場合には“Ｈ”が取得され、第２図（ｂ）の場合には“Ｌ”が取得され、被測定データが一定とならない（第９図参照）。
このように、本実施形態の試験装置では、被試験デバイス１のクロックと出力データの信号変化点（エッジタイミング）がジッタにより変動した場合でも、クロックと出力データが同位相でずれる場合には、常に同じ結果を取得することができる。
なお、以上の基本動作は、クロックの立ち下がりエッジのタイミングで出力データを取得する場合も同様である。その場合には、初期値用を除くフリップ・フロップ２１ｂ〜２１ｅのビット数“４”の出力データ側のレベルデータが、クロック側のエッジセレクタ２３の第二のＡＮＤ回路２５ａ〜２５ｄとセレクタ２７ａ〜２７ｄを経て出力されるビット数“４”のクロックのレベルデータによって取得されることになる。
クロックの立ち下がりエッジの位置と、初期値用を含むフリップ・フロップ２１ａ〜２１ｄ，エッジセレクタ２３，エンコーダ２８の出力の関係を示すと表４のようになる。
そして、クロックの立ち上がりエッジと立ち下がりエッジの双方のタイミングで出力データを取得する場合には、クロック側のエッジセレクタ２３のＯＲ回路２６ａ〜２６ｄによって、第一，第二のＡＮＤ回路２４，２５の出力が取られるので、上述した基本動作と同様にして、被試験デバイス１のクロックの立ち上がり及び立ち下がりの両タイミングで出力データを取得できるようになる。
［エッジセレクタの切替］
次に、エッジセレクタ２３における切替の実施例を、第３図を参照しつつ説明する。第３図は、被試験デバイス１のクロックのエッジタイミングを立ち上がりエッジ（同図（ａ））、又は立ち下がりエッジ（同図（ｂ））、又は立ち上がり及び立ち下がりエッジ（同図（ｃ））の３通りに切り換えて出力データを取得する場合の信号図である。なお、第３図に示す例では、第２図で示した基本動作と同様、ビット数“４”のストローブで出力データを取得するようになっているが、ストローブのビット数は任意に変更できることは言うまでもない。
まず、ＳＤＲ型のデバイスに対して、クロックの立ち上がりエッジのタイミングで出力データを取得する場合には、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、第一のＡＮＤ回路２４の出力を選択する（Ｅｄｇｅ Ｓｅｌ＝Ｒｉｓｅ Ｅｄｇｅ）。
これにより、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がりエッジのタイミングで取得されることになる。第３図（ａ）に示す例では、１サイクル目はビット数“０〜３”の“１”の位置のタイミングで、２サイクル目はビット数“２”の位置のタイミングで出力データが取得され、所定の期待値と比較される。
次に、ＳＤＲ型のデバイスに対して、クロックの立ち下がりエッジのタイミングで出力データを取得する場合には、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、第二のＡＮＤ回路２５の出力を選択する（Ｅｄｇｅ Ｓｅｌ＝Ｆａｌｌ Ｅｄｇｅ）。
これにより、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち下がりエッジのタイミングで取得されることになる。第３図（ｂ）に示す例では、１サイクル目はビット数“０〜３”の“１”の位置のタイミングで、２サイクル目はビット数“２”の位置のタイミングで出力データが取得され、所定の期待値と比較される。
なお、この第３図（ｂ）に示す例では、クロックの立ち下がりエッジのタイミングに合わせて、第３図（ａ）に示す場合よりもストローブの出力タイミングを遅らせている。
さらに、ＤＤＲ型のデバイスに対して、クロックの立ち上がり及び立ち下がりの双方のエッジタイミングで出力データを取得する場合には、エッジセレクタ２３のセレクタ２７ａ〜２７ｎの選択信号を切り替えて、ＯＲ回路２６の出力を選択する（Ｅｄｇｅ Ｓｅｌ＝Ｂｏｔｈ Ｅｄｇｅ）。
これにより、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がり及び立ち下がりエッジの双方のタイミングで取得されることになる。第３図（ｃ）に示す例では、１サイクル目はクロックの立ち上がりエッジでビット数“０〜３”の“１”のタイミングで、２サイクル目は立ち下がりエッジでビット数“１”の位置のタイミングで出力データが取得される。
同様に、３サイクル目はクロックの立ち上がりエッジでビット数“２”のタイミングで、４サイクル目は立ち下がりエッジでビット数“２”の位置のタイミングで出力データが取得される。これにより、ＤＤＲ型デバイスの出力データをＤＤＲのタイミングで取得することができる。
なお、第３図（ｃ）に示す例では、ＤＤＲの周波数に合わせて、ストローブの出力周波数をＳＤＲの場合（第３図（ａ），（ｂ）の場合）の２倍にしてある。
［ＳＤＲ詳細動作］
次に、ＳＤＲ型のデバイスの出力データを取得する場合の詳細動作を、第４図を参照しつつ説明する。第４図は、ＳＤＲ型の被試験デバイス１のクロックのエッジタイミングを立ち上がりエッジで出力データを取得する場合の信号図である。なお、第４図に示す例では、ビット数“０〜７”の８ビットのストローブで出力データが取得される場合となっているが、ストローブのビット数は任意に変更できることは言うまでもない。
まず、第４図（ａ）に示すように、クロックが正常に動作している場合、上述した基本動作と同様に（第２図及び第３図（ａ）参照）、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がりエッジのタイミングで取得されることになる。第４図（ａ）に示す例では、１サイクル目はビット数“０〜７”の“１”の位置のタイミングで、２サイクル目はビット数“２”の位置のタイミングで出力データが取得され、所定の期待値と比較される。
次に、ジッタによりクロックが正常に動作しなくなった場合には、第４図（ｂ），（ｃ）に示すようになる。
まず、第４図（ｂ）に示すように、クロックが半サイクル前にずれてしまった場合には、２サイクル目ではクロックの立ち上がりエッジが取れないので、エッジセレクタ２３の出力は、例えば、“エッジなし”を示す“ＡＬＬ０”となり（表１参照）、エンコーダ２８はフルスケール（オーバーフロー）の信号をセレクタ３０の選択信号として出力する。
第４図（ｂ）に示す例では、立ち上がりエッジが取得できない２サイクル目は、フルスケールとして最終ビット“７”の位置のタイミングで出力データが取得され、その結果、期待値の比較は“否（Ｆａｉｌ）”となる。
同様に、クロックが半サイクル後ろにずれてしまった場合には、第４図（ｃ）に示すように、２サイクル目ではクロックの立ち上がりエッジが取得されないので、フルスケールとして最終ビット“７”の位置のタイミングで出力データが取得され、その結果、期待値の比較は“否（Ｆａｉｌ）”となる。
なお、クロックにずれが生じてエンコーダ２８でフルスケールの信号が出力される場合に、直ちにエラー判定とし、最終ビット位置で取得される出力データと期待値との比較を行うことなく一律に“否（Ｆａｉｌ）”と判定することもできる。
以上、ＳＤＲ型デバイスについてクロックの立ち上がりエッジで出力データを取得する場合を説明した、クロックの立ち下がりエッジで出力データを取得する場合も、エッジセレクタ２３のエッジセレクト信号を切り換えることにより、上記と同様に行われる。
［ＤＤＲ詳細動作］
次に、ＤＤＲ型のデバイスの出力データを取得する場合の詳細動作を、第５図及び第６図を参照しつつ説明する。第５図及び第６図は、ＤＤＲ型の被試験デバイス１のクロックの立ち上がり及び立ち下がりの両エッジタイミングで出力データを取得する場合の信号図で、第５図はクロックに期待値がある場合、第６図はクロックに期待値がない場合となっている。
なお、これらの図に示す例では、ビット数“０〜３”の４ビットのストローブで出力データが取得される場合となっているが、ストローブのビット数は任意に変更できることは言うまでもない。
［クロック期待値がある場合］
被試験デバイス１のクロックに期待値が設定されている場合には、第５図に示すように、クロック信号についてもクロック側のセレクタ３０にデータとして入力され、当該クロックの立ち上がり及び立ち下がりのエッジタイミングで取得されて、クロックの期待値と比較される。これによって、クロックにずれが発生した場合には、クロックデータを取得して期待値と比較することにより、出力データ側を参照することなく、良否の判定をすることができる。
まず、第５図（ａ）に示すように、まず、クロックデータが当該クロックの立ち上がり及び立ち下がりのエッジタイミングで取得され、クロック用の期待値、すなわち、各サイクルの前半でＨｉｇｈ、後半でＬｏｗの値と比較される。クロックが正常に動作している場合、このクロックの期待値による判定は常に“良（Ｐａｓｓ）”となるので、出力データの取得が行われる。
出力データの取得は、上述した基本動作と同様に（第２図及び第３図（ｃ）参照）、被試験デバイス１の出力データは、被試験デバイス１のクロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで取得されることになる。第５図（ａ）に示す例では、１サイクル目のクロックの立ち上がりエッジ、２サイクル目の立ち下がりエッジとも、ビット数“０〜３”の“１”の位置のタイミングで出力データが取得され、所定の期待値と比較される。
同様に、３サイクル目のクロックの立ち上がりエッジではビット数“２”の位置のタイミングで、また、４サイクル目の立ち下がりエッジではビット数“１”の位置のタイミングで出力データが取得され、期待値と比較される。
次に、ジッタによりクロックが正常に動作しなくなった場合には、第５図（ｂ），（ｃ）に示すように、クロックデータが当該クロックのエッジタイミングで取得され、クロック用の期待値と比較され、不良が検出されることになる。
まず、第５図（ｂ）に示すように、クロックが半サイクル前にずれてしまった場合には、３サイクル目ではクロックの立ち下がりエッジが取得される。この場合、クロックの立ち下がり位置を示すビット数“２”の位置でクロックのデータ＝Ｌが取得され、クロックのサイクル前半の期待値＝Ｈと比較されるので、良否判定の結果は“否（Ｆａｉｌ）”となる。
同様に、４サイクル目ではクロックのクロックの立ち上がりエッジが取得される。この場合、クロックの立ち上がり位置を示すビット数“１”の位置でクロックのデータ＝Ｈが取得され、クロックのサイクル後半の期待値＝Ｌと比較されるので、良否判定の結果は“否（Ｆａｉｌ）”となる。
従って、この場合には、出力データが取得されることなく“否（Ｆａｉｌ）”と判定されることになる。
一方、クロックが半サイクル後ろにずれてしまった場合には、第５図（ｃ）に示すように、３サイクル目にクロックのエッジが取得されないので、フルスケールとして最終ビット“３”の位置でクロックのデータ＝Ｌが取得され、クロックのサイクル前半の期待値＝Ｈと比較されるので、良否判定の結果は“否（Ｆａｉｌ）”となる。
４サイクル目ではクロックのクロックの立ち上がりエッジが取得され、この場合、クロックの立ち上がり位置を示すビット数“２”の位置でクロックのデータ＝Ｈが取得され、クロックのサイクル後半の期待値＝Ｌと比較されるので、良否判定の結果は“否（Ｆａｉｌ）”となる。
従って、この場合も、出力データが取得されることなく“否（Ｆａｉｌ）”と判定されることになる。
［クロック期待値がない場合］
クロックに期待値がない場合には、上述した基本動作（第２図，第３図（ｃ）参照）及びＳＤＲの詳細動作（第４図参照）と同様にして、クロックの立ち上がり及び立ち下がりエッジのタイミングで取得された出力データが所定の出力データ用の期待値と比較されて良否の判定が行われる。
詳細な説明は省略するが、この場合の信号は第６図に示すようになる。
第６図（ａ）はクロックが正常に動作している場合、（ｂ）はクロックが半サイクル前にずれてしまった場合、（ｃ）はクロックが半サイクル後ろにずれてしまった場合を示している。
以上説明したように、本実施形態に係る半導体試験装置によれば、エッジセレクタ２３を含むタイムインターポレータ２０と選択回路３０を有するソースシンクロナス回路を備えることにより、被試験デバイス１から出力されるクロック及び出力データを、時系列のレベルデータとして取得することができる。時系列のレベルデータは、被試験デバイス１のクロック（又は出力データ）の信号変化点であるエッジタイミングを示すものである。従って、このクロックのエッジタイミングを示すレベルデータを取得できることにより、当該レベルデータを被試験デバイス１の出力データを取得するタイミング信号として用いることができる。
そして、特に本実施形態では、エッジセレクタ２３を備えることにより、タイムインターポレータ２０において複数のストローブで取得される時系列のレベルデータを、立ち上がりエッジ、又は立ち下がりエッジ、又は立ち上がり及び立ち下がりの両エッジのタイミングを示すレベルデータとして選択的に出力できる。
これにより、被試験デバイス１のクロック及び出力データの信号変化点（立上がりエッジ又は立下がりエッジ）がジッタにより変動した場合にも、変動したクロックのエッジタイミングで出力データを取り込むことが可能となる。
特に、クロックの立ち上がりエッジ及び立ち下がりエッジの双方のエッジタイミングで出力データを取り込むことができることで、ＳＤＲ方式のみならずＤＤＲ方式のデバイスにも対応することができるようになる。
従って、本実施形態に係る半導体試験装置では、あらゆるタイプの被試験デバイスについて、出力データをジッタに応じて変動するタイミングで取得することができ、ジッタの影響に左右されることなく、常に正確な試験結果を得ることが可能となり、特に高速化されたＤＤＲ半導体デバイスの試験装置に好適となる。
なお、本発明の半導体試験装置は、以上の実施形態で示したもののみに限定されるものではなく、本発明の範囲で種々の変更実施ができることは勿論である。
例えば、上述の実施形態では、クロックのエッジ検出について、前エッジ検出の場合を示したが、これを後ろエッジ検出の場合とすることもできる。
第７図はクロックのエッジ検出を前エッジ検出と後ろエッジ検出で行う場合の違いを示す信号図であり、（ａ）は前エッジ検出、（ｂ）は後ろエッジ検出の場合を示している。
同図に示すように、前エッジ検出とは、そのテストサイクルで検出された所望のエッジの中で一番最初に検出されたエッジを、出力データを取得するためのクロック側のタイミングデータ（エンコードデータ）とする方法である。
これに対して、後ろエッジ検出とは、そのテストサイクルで検出された所望のエッジの中で一番最後に検出されたエッジを、出力データを取得するためのクロック側のタイミングデータ（エンコードデータ）とする方法である。
本発明は、上述した実施形態で示した前エッジ検出であっても、第７図（ｂ）に示すような後ろエッジ検出であっても、クロックの所望のエッジタイミングで出力データを取得でき、ジッタの影響に左右されることなく、被試験デバイスの正確な試験を行えるという本発明の優れた効果を実現することができる。
以上説明したように、本発明の半導体試験装置によれば、ソースシンクロナス回路を備えることにより、被試験デバイスから出力されるクロック及び出力データを時系列のレベルデータとして取得して、被試験デバイスの出力データを、当該被試験デバイスから出力されるクロック信号の立ち上がりエッジ，立ち下がりエッジ、又は立ち上がり及び立ち下がりの両エッジのタイミングで取り込むことができる。これにより、出力データをジッタに同調した信号変化点で取り込むことができ、ジッタに左右されることなく正確な試験結果が得られる、特にデータレートとしてクロックの立ち上がりと立ち下がりの両エッジでデータ出力されるＤＤＲ型デバイスの試験に好適な半導体試験装置を実現することができる。
Claims (10)
- 被試験デバイスから出力されるクロックを入力し、このクロックを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のタイムインターポレータと、
被試験デバイスから出力される出力データを入力し、この出力データを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第二のタイムインターポレータと、
第一及び第二のタイムインターポレータから出力される時系列のレベルデータを入力することにより、第一のタイムインターポレータに入力されるクロックのエッジタイミングで第二のタイムインターポレータに入力される出力データを選択して被試験デバイスの被測定データとして出力する第一の選択回路と、を備え、
第一及び／又は第二のタイムインターポレータが、複数のストローブで取得される時系列のレベルデータを入力し、当該レベルデータの立ち上がりエッジ及び／又は立ち下がりエッジのエッジタイミングを示すレベルデータを選択的に出力するエッジセレクタを備えることを特徴とする半導体試験装置。 - 第一のタイムインターポレータから出力される時系列のレベルデータを入力することにより、第一のタイムインターポレータに入力されるクロックのエッジタイミングで当該第一のタイムインターポレータに入力されるクロックを選択して被試験デバイスのクロックデータとして出力する第二の選択回路を備える請求の範囲第１項記載の半導体試験装置。
- 被試験デバイスから出力されるクロックを入力し、このクロックを一定のタイミング間隔を有する複数のストローブによって取得し、時系列のレベルデータとして出力する第一のタイムインターポレータと、
第一のタイムインターポレータから出力される時系列のレベルデータを入力することにより、第一のタイムインターポレータに入力されるクロックのエッジタイミングで当該第一のタイムインターポレータに入力されるクロックを選択して被試験デバイスのクロックデータとして出力する第二の選択回路と、を備え、
第一のタイムインターポレータが、複数のストローブで取得される時系列のレベルデータを入力し、当該レベルデータの立ち上がりエッジ及び／又は立ち下がりエッジのエッジタイミングを示すレベルデータを選択的に出力するエッジセレクタを備えることを特徴とする半導体試験装置。 - 第一のタイムインターポレータは、
被試験デバイスから出力されるクロックを入力する複数の順序回路と、
一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、
複数の順序回路から出力される時系列のレベルデータを入力し、被試験デバイスのクロックを入力して取得される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを出力するエッジセレクタと、
エッジセレクタから出力されるレベルデータを入力し、被試験デバイスのクロックのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を備える請求の範囲第１項乃至第３項記載の半導体試験装置。 - 第二のタイムインターポレータは、
被試験デバイスから出力される出力データを入力する複数の順序回路と、
一定のタイミング間隔で遅延させたストローブを複数の順序回路に順次入力し、当該順序回路から時系列のレベルデータを出力させる遅延回路と、を備える請求の範囲第１項又は第２項記載の半導体試験装置。 - 第二のタイムインターポレータは、
複数の順序回路から出力される時系列のレベルデータを入力し、被試験デバイスの出力データを入力して取得される時系列のレベルデータの、立ち上がりエッジを示すレベルデータ，立ち下がりエッジを示すレベルデータ、又は立ち上がりエッジ及び立ち下がりエッジを示すレベルデータを出力するエッジセレクタと、
エッジセレクタから出力されるレベルデータを入力し、被試験デバイスの出力データのエッジタイミングを示すタイミングデータに符号化して出力するエンコーダと、を有する請求の範囲第５項記載の半導体試験装置。 - エッジセレクタは、
一の順序回路の反転出力と次段の順序回路の非反転出力を入力する第一のＡＮＤ回路と、一の順序回路の非反転出力と次段の順序回路の反転出力を入力する第二のＡＮＤ回路と、第一及び第二のＡＮＤ回路の出力を入力するＯＲ回路と、第一のＡＮＤ回路，第二のＡＮＤ回路及びＯＲ回路の出力のいずれかを選択するセレクタとからなる、一又は二以上のセレクタ回路からなる請求の範囲第４項乃至第６項記載の半導体試験装置。 - 第一の選択回路は、
第一のタイムインターポレータで符号化された時系列のレベルデータを選択信号として、第二のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスの被測定データとして出力するセレクタを備える請求の範囲第１項又は第２項記載の半導体試験装置。 - 第二の選択回路は、
第一のタイムインターポレータで符号化された時系列のレベルデータを選択信号として、第一のタイムインターポレータから入力される時系列のレベルデータのうち、一のデータを選択し、被試験デバイスのクロックデータとして出力するセレクタを備える請求の範囲第２項又は第３項記載の半導体試験装置。 - 第一及び第二のタイムインターポレータをそれぞれ接続し、当該第一及び第二のタイムインターポレータから出力されるデータを所定の選択回路に分配するバスを備える請求の範囲第１項又は第２項記載の半導体試験装置。
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