KR101236769B1 - 디지털 신호 타이밍의 테스트를 위한 스트로브 기술 - Google Patents

Abstract

테스트 시스템 타이밍 방법은 피시험 디바이스의 동기 클록의 타이밍을 시뮬레이팅한다. 스트로브 펄스는 점진적으로 증가하는 지연값을 갖는 지연 엘리먼트에 에지 생성기를 전송함으로써 생성될 수 있다. 데이터 신호 또는 동기 클록 신호는 스트로브 펄스에 의해 클로킹되는 래치의 세트의 각각의 입력부에 인가될 수 있다. 인코더는 일련의 샘플을 전환할 수 있고, 이로 인해, 상기 일련의 샘플은 샘플링된 신호의 에지 타임 및 극성을 나타내는 워드로 래칭된다. 샘플링된 신호가 데이터 신호라면, 워드는 메모리내에 저장될 수 있다. 상기 샘플링된 신호가 클록 신호라면, 워드는 클록 버스로 전송되고 메모리의 주소를 지정하는데 사용된다. 클록 에지 타임과 데이터 에지 타임 사이의 차이값이 제공되고, 이 차이값은 예측된 값과 비교될 수 있다.

피시험 디바이스, 동기 클록의 타이밍, 스트로브 펄스, 지연 엘리먼트, 데이터 신호, 동기 클록 신호, 인코더, 샘플, 디지털 워드, 메모리, 클록 버스, 클록 에지 타임, 데이터 에지 타임, 예측된 값

Description

디지털 신호 타이밍의 테스트를 위한 스트로브 기술{STROBE TECHNIQUE FOR TEST OF DIGITAL SIGNAL TIMING}

본 발명은 보통 반도체 칩의 자동 테스트에 관한 것이고, 보다 상세하게는 자동 테스트 장비의 클로킹에 관한 것이다.

자동 테스트 장비(ATE)는 반도체 칩 및 집적 회로를 그 제조 동안 테스트하는데 일반적으로 사용된다. 기능 테스팅은 보통 특정 접속 포인트에서 DUT의 출력 응답을 측정하는 동안 피시험 디바이스(DUT)상의 다수의 접속 포인트에 전기 신호를 인가하도록 ATE를 구성함으로써 실행된다.

ATE는 보통 DUT의 실행을 측정할 때 인가된 입력 신호와 측정된 출력 신호 사이의 상대 타이밍을 측정한다. 테스트 시스템 클록의 매우 정확한 타이밍은 특히 스피드 신호에 대한 DUT의 응답을 평가할 때 적합한 데이터가 수집되었음을 확신하는데 필요하다.

그 자체 시스템 클록에 대한 DUT의 성능을 테스트하는 것이 요구된다. 이에 따라, ATE는 DUT의 내부 클록에 대한 시각에서 출력을 측정하도록 구성될 수 있다. 그러나, DUT의 시스템 클록에 대한 측정은 신호 슬류잉 및 지터가 측정 결과에 상당히 영향을 주기 때문에 고속 데이터율 및 클록 속도에서 부정확할 수 있다.

많은 집적 회로(IC)는 데이터를 수반하는 동기 클록과 함께 버스를 포함하고 있다. 비싼 테스트 시스템 하드웨어 채널의 도움없이 DUT의 동기 내부 클록에 액세스하는 것은 비실제적이다. 버스상의 데이터가 테스트 시스템 클록에 대한 매우 높은 지터를 가질 수 있기 때문에 동기 클록을 갖는 버스상의 데이터를 테스트하기 위해 테스트 시스템을 사용하는 것은 문제가 되어 왔다.

본 발명의 실시예에 의해 테스트 시스템은 피시험 디바이스의 동기 클록을 에뮬레이팅하기 위해 테스트 시스템 클록킹을 사용하여 동기 버스의 타이밍을 테스트할 수 있다. 일실시예에서, 조밀한(closely spaced) 스트로브 펄스의 세트는 에지 생성기를 점증적으로 증가하는 지연값을 갖는 일련의 딜레이에 전송함으로써 생성된다. 데이터 신호 또는 클록 신호는 조밀한 스트로브 펄스에 의해 클로킹되는 병렬 래치의 세트의 각각의 입력부에 인가된다. 이로 인해 병렬 래치의 세트는 데이터 신호 또는 클록 신호의 조밀한 샘플의 단일 숏 시리즈를 포착한다. 인코더는 단일 숏 시리즈의 샘플을 샘플링된 신호의 에지 타임 및 극성을 나타내는 워드로 전환한다. 상기 샘플링된 신호가 데이터 신호하면, 워드는 램에 저장된다. 샘플링된 신호가 클록 신호라면, 워드는 클록 버스에 전송되고 램의 주소를 지정하기 위해 사용된다. 클록 에지 타임과 데이터 에지 타임 사이의 차이값이 제공되고 예측된 값과 비교될 수 있다.

대안의 실시예에서, 본 발명은 피시험 디바이스의 데이터 신호에 스트로브를 인가함으로써 동기 버스의 타이밍을 테스트하기 위한 방법을 제공한다. 이 스트로브는 복수의 펄스를 포함한다. 상기 스트로브의 각각의 스트로브 펄스의 시각에서의 데이터 신호의 상태가 저장된다. 이 스트로브는 또한 피시험 디바이스의 클록 신호에 인가된다. 데이터 신호의 저장된 상태는 각 스트로브 펄스의 시각에서의 클록 신호의 상태와 비교된다. 대안의 실시예에서, 스트로브 펄스는 균일하고 동일하게 이격되어 있다.

본 발명의 특정 실시예는 클록 신호의 상태 변화가 발생하는 스트로브 펄스에 상응하는 시각에 데이터 신호의 저장된 상태를 판독한다. 데이터 신호의 상태 변화와 클록 신호의 상태 사이의 지연은 그 사이의 스트로브 펄스를 계수함으로써 측정될 수 있다.

스트로브는 종래의 에지 생성기를 사용하여 제1 펄스를 생성하는 단계, 상기 제1 펄스를 복수의 지연 엘리먼트를 포함하는 지연 회로에 인가하는 단계; 및 상기 제1 펄스의 순차 지연된 카피를 수신하도록 상기 지연 엘리먼트의 각각의 사이에 커넥션을 제공하는 단계에 의해 생성될 수 있다. 이 지연 회로는 지연 잠금 루프에 의해 제어될 수 있고, 이 지연 엘리먼트는 지연 라인 에러를 보정하도록 튜닝가능한 제어가능한 합산 엘리먼트를 포함한다.

일실시예에서, 스트로브는 스트로브 펄스의 각각을 복수의 래치의 상응하는 래치에 래치 클록 신호로서 인가함으로써 데이터 또는 클록 신호에 인가될 수 있다. 데이터 또는 클록 신호는 래치의 각각의 입력부에 인가되고 데이터 또는 클록 신호의 상태는 래치의 각각의 출력으로부터 수신된다.

데이터 신호의 저장은 데이터 신호의 상태의 저장된 샘플을 일련의 샘플로서 병렬로 수신함으로써 실행될 수 있다. 일실시예에서, 인코딩 단계에 의해 5 비트는 상태 변화의 타임을 식별하고 1 비트는 상태 변화의 극성을 식별하는 6 비트 워드가 생성된다.

일실시예에서, 디지털 워드의 전송은 워드의 데이터 전송율을 감소시키기 위해 디지털 워드를 디멀티플렉싱함으로써 실행된다. 예를 들어, 특정 실시예에서, 초당 2 기가바이트로 6 비트 워드의 전송은 초당 250 메가바이트로 48 비트 워드를 전송하도록 1/8 디멀티플렉싱된다. 48 비트 워드는 에지 타임 및 이들의 상응하는 8개의 극성 비트를 나타내는 8개의 5 비트 워드를 나타낸다. 디멀티플렉싱된 워드는 그다음, 감소된 전송율로 램에 저장된다. 일실시예에서, 샘플링된 데이터 신호의 에지 타임 및 극성을 나타내는 워드는 95 × 40 램에 저장된다.

데이터 신호의 저장된 상태 또는 에지 타임은 세트 극성 비트를 갖는 클록 신호의 에지 타임을 식별하는 디멀티플렉싱된 워드를 선택하는 단계 및 에지 타임 및 극성이 저장된 램에 포인터로서 상기 선택된 워드를 사용함으로써, 샘플링된 클록의 에지 타임과 비교된다. 상기 선택된 워드는 버스를 통해 복수의 채널에 분배될 수 있고 상기 선택된 워드는 수신 채널의 램에 대한 포인터로서 사용된다. 실시예에서, 선택된 워드에 의해 주소지정된 램내의 데이터는 예측된 데이터와 비교되고 합격 또는 불합격의 지시가 비교의 결과로서 제공된다. 상기 선택된 워드에 의해 주소지정된 램내의 데이터는 램에 도달하기 위해 클록 신호의 에지 타임에 필요한 시간을 통과시키도록 사전결정된 횟수만큼 데이터 신호의 에지 타임을 순차 저장 로케이션을 통해 통과시킴으로써 시스템 경로 지연을 보정하도록 당업분야에서 알려진 바와 같이 파이프라인될 수 있다.

본 발명의 특정 실시예에서, 데이터 신호의 타이밍은 제1 스트로브 이니시에이터 펄스의 복수의 지연된 카피를 생성하기 위해 제1 복수의 지연 엘리먼트에 제1 스트로브 이니시에이터 펄스를 인가함으로써 테스트될 수 있다. 데이터 신호는 제1 복수의 래치의 각각의 입력부에 인가될 수 있다. 상기 제1 스트로브 이니시에이터 펄스의 복수의 지연된 카피의 각각은 래치 클록 신호로서 상기 복수의 래치의 상응하는 래치에 인가된다. 이로 인해 데이터 신호의 복수의 샘플이 획득된다. 데이터 신호의 복수의 샘플은 데이터 신호의 상태 변화의 타임 및 극성을 식별하는 제1 디지털 워드를 형성하기 위해 인코딩된다. 제1 디지털 워드는 램에 저장된다.

제2 스트로브 이니시에이터 펄스는 제2 스트로브 이니시에이터 펄스의 복수의 지연된 카피를 생성하기 위해 제2 복수의 지연 엘리먼트에 인가된다. 클록 신호는 제2 복수의 래치의 각각의 입력부에 인가된다. 제2 스트로브 이니시에이터 펄스의 복수의 지연된 카피의 각각은 제2 복수의 래치의 상응하는 래치에 래치 클록 신호로서 인가된다. 이로 인해 클록 신호의 복수의 샘플이 얻어진다.

클록 신호의 복수의 샘플은 클록 신호의 상태 변화의 타임 및 극성을 식별하는 제2 디지털 워드를 형성하기 위해 인코딩된다. 데이터 신호의 상태 변화와 클록 신호의 상태 사이의 지연은 제2 디지털 워드를 램에 저장된 제1 디지털 워드와 비교함으로써 측정된다. 제2 디지털 신호는 제2 디지털 워드를 클록 버스에 전송함으로써 복수의 채널의 타이밍을 테스트하는데 사용되기 위해 제공될 수 있다.

본 발명의 또 다른 태양은 동기 버스의 타이밍을 테스트하기 위한 장치이다. 일실시예에서, 상기 장치는 복수의 조밀한 증가하는 스트로부터 지연을 갖는 샘플러를 포함한다. 각각의 지연된 펄스는 데이터 신호 또는 동기 클록 신호를 샘플링하는 래치를 트리거링한다.

샘플러와 통신상태에 있는 인코더는 샘플링된 데이터 및 클록 신호를 이진 워드 형태의 에지 타임 및 극성 데이터로 전환한다. 샘플이 동기 클록 샘플이 아닌 데이터 신호 샘플이라면, 인코더와 통신 상태에 있는 메모리는 상기 이진 워드를 저장한다. 샘플이 동기 클록 샘플이라면, 인코더와 통신 상태에 있는 라우팅 회로는 세트 극성을 갖는 이진 워드를 선택하고 이 이진 워드를 복수의 채널에서 사용하기 위해 클록 버스에 전송한다.

클록 버스와 통신상태에 있는 램 주소 라인은 클록 버스상의 클록 타임 데이터를 선택하고 이것을 사용하여 램에 저장된 데이터 에지 타임 및 극성의 주소를 지정하도록 구성되어 있다. 제1 비교 회로는 클록 타임 데이터를 램에 저장된 데이터에 비교하기 위해 램과 통신상태에 있도록 배치되어 있다. 제2 비교 회로는 램의 데이터에 의해 표시된 실제값과 특정 클록 시각에서의 데이터의 예측된 값을 비교하기 위해 제1 비교 회로와 통신상태에 있도록 배치되어 있다. 일실시예에서, 인코더와 통신상태에 있는 디멀티플렉싱 회로는 램으로의 데이터 전송율을 감소시키도록 적용되어 있다.

본 발명의 상기 및 다른 특징 및 장점은 다음의 도면과 그 설명을 참조할 때 보다 잘 이해될 것이다.

도 1은 본 발명의 실시예에 따른 동기 클록 버스를 테스트하기 위한 방법의 기능 블록도,

도 2는 본 발명의 실시예에 따른 데이터 신호 및 동기 클록 신호에 조밀한 스트로브를 인가하는 것을 도시하는 개략 타이밍도,

도 3은 본 발명의 실시예에 따른 멀티스트로브 샘플러의 개략도, 및

도 4는 본 발명의 실시예에 따른 동기 클록 버스를 테스트하기 위한 장치의 개략도.

피시험 데이터 신호에 동기 신호를 직접 비교함없이 동기 클록킹된 데이터를 테스트하고 평가하기 위한 방법의 일예가 도 1을 참조하여 설명된다.

샘플링 단계(10)에서, 피시험(DUT)의 데이터 신호 및 클록 신호는 조밀한 스트로브를 사용하여 고속으로 상기 신호의 상태의 이진값을 얻기 위해 샘플링된다. 이러한 이진 값은 조밀한 스트로브 펄스중 상응하는 하나에 의해 각각 트리거링되는 래치의 세트에 의해 래칭된다. 따라서, 샘플링된 데이터가 데이터 신호 또는 피시험 클록 신호의 조밀한 샘플의 단일 숏 시리즈로서 래칭된 상태로 얻어진다. 본 발명의 다양한 실시예가 복수의 단일 숏 시리즈를 가질 수 있다는 것을 이해해야 한다.

스트로브 펄스 또는 신호를 시리즈를 설명하기 위해 본 명세서에서 사용된 용어 "조밀한"은 넓게 해석되어야 하고 이러한 이격은 특정 테스트 애플리케이션의 필요를 따라 변할 수 있음을 이해해야 한다. "조밀한" 펄스 또는 신호는 피시험 신호 또는 클록 신호보다 보다 높은 주파수를 가지고 있거나 피시험 디바이스의 타이밍에 대하여 동일한 주파수를 가질 수 있다는 것을 이해해야 한다.

단일 숏 시리즈에서, 데이터 신호 또는 클록 신호의 에지 타임 및 에지 극성이 검출된다. 인코딩 단계(12)에서, 검출된 에지 타임 및 극성은 이진 워드로 인코딩된다. 실시예에서, 인코딩된 에지 타임은 6 비트 워드의 5개의 최하위 비트로서 표시되고 극성은 최상위 비트로서 표시된다.

본 발명을 사용한 고속 테스트 장비의 일예에서, 인코딩된 6비트 워드는 대략 초당 2기가바이트로 생성된다. 저장 및 비교 단계 다운스트림에 대한 보다 적합한 데이터율을 제공하기 위해, 인코딩된 워드는 단지 초당 250 메가바이스에서 489 비트 워드를 제공하도록 멀티플렉싱될 수 있다. 48 비트 워드는 8개의 5비트 에지 타임 및 그에 상응하는 8개의 1비트 에지 극성을 표시한다.

실렉터 단계(14)에서, 인코딩된 데이터가 샘플링된 데이터의 에지 타임 및 극성을 표시하거나 샘플링된 클록 신호의 에지 타임 및 극성을 표시하는 여부가 판정된다. 이러한 판정은 예를 들어, 클록 신호 및 데이터 신호가 전송되는 채널의 사전결정을 통해, 또는 현 입력이 클록 또는 데이터 신호인지 여부를 지시하는 스위칭 회로에 별개의 신호를 인가함으로써 실행될 수 있다. 인코딩된 데이터가 샘플링된 데이터 신호의 에지 타임 및 극성을 표시한다면, 인코딩된 데이터가 램에 저장되는 저장 단계(16)이 실행된다. 상기 실시예에서, 96×40 램이 인코딩된 데이터를 저장하기 위해 사용된다. 당업자는 스위칭 회로가 인코딩된 데이터에 상기와 같이 지시하도록 다양한 방법으로 용이하게 구성될 수 있음을 이해해야 한다.

인코딩된 데이터가 샘플링된 동기 클록 신호의 에지 타임 및 극성을 표현한다면, 하나의 극성을 가진 인코딩된 데이터만이 클록 에지 타임으로서 선택되고 사용된다. 클록 선택 단계(18)에서, 인코딩된 클록 에지 타임은 클록 버스에 라우팅된다. 따라서, 클록 에지 데이터는 복수의 채널에 라우팅될 수 있고 하나 이상의 칩에서 사용될 수 있다.

메모리 액세스 단계(20)에서, 클록 데이터는 상응하는 인코딩된 데이터 신호 에지 타임의 램 주소에 대한 포인터로서 사용된다. 비교 단계(22)에서, 클록 주소의 메모리에서 발견된 데이터 에지 타임은 표시된 데이터 신호 에지 타임이 표시된 클록 에지 타임의 사전 명기된 한계내에 있는지 여부를 판단하기 위해 예측된 값에 비교된다. 이로 인해 합격/불합격 지시는 자동으로 발생될 수 있다. 클록 데이터에 의해 주소지정된 램내의 데이터는 램에 도달하기 위해 클록 신호의 에지 타임에 대해 필요한 시간을 통과시키도록 순차 저장 로케이션을 통해 데이터 신호의 에지 타임을 사전결정된 수의 타임만큼 통과시킴으로써 시스템 경로 지연을 보정하기 위해 당업분야에서 알려진 바와 같이 전송될 수 있다.

샘플링 단계(10)는 DUT의 데이터 신호 및/또는 클록 신호의 상태의 조밀한 판독을 획득하기 위해 실행된다. 도 2는 피시험 디바이스의 데이터 신호(24) 및 클록 신호(26)의 상대 타이밍의 일예를 도시하는 개략 타이밍도이다. 피시험 디바이스내의 데이터 신호(24)는 에지(28)에서 상태를 변경시키는 전압/로직 레벨로서 도시되어 있다. 클록 신호(26)은 에지(30)에서 상태를 변경시키고 있다. 스트로브(32, 34)는 피시험 데이터 신호의 상태의 샘플링을 각각 트리거링하는 조밀한 펄 스를 제공한다.

이로 인해, 샘플링에 의해 조밀한 타임 인터벌에서 피시험 데이터 또는 클록 신호의 상태를 지시하는 일련의 비트(36,38)를 얻게 된다. 클록 신호를 표시하는 일련의 비트(38)내의 상태(40)의 변화는 데이터 신호를 표시하는 일련의 비트(36)내의 데이터 신호의 상태(42)에 대해 비교하기 위해 기준 타이밍으로서 사용될 수 있다. 상기 실시예에서, 일련의 비트(36, 38)는 도 1 및 도 4에 대하여 여기에서 설명된 바와 같이 비교되기 전에 추가 인코딩된다.

피시험 데이터 또는 클록 신호의 스트로빙된 샘플을 획득하기 위한 샘플링 회로(62)가 도 3에 도시되어 있다. 단일한 스트로브 펄스와 같은 스트로브 이니시에이터는 종래의 에지 생성기에 의해 생성되어 지연 라인 입력부(44)에 인가된다. 일련의 지연 엘리먼트는 스트로브 이니시에이터 신호의 점진적으로 지연된 카피(48)를 출력한다. 상기 실시예에서, 스트로브 이니시에이터 신호의 점진적으로 지연된 카피(48)는 지연 엘리먼트 사이에 보간하기 위해 당업분야에서 알려진 바와 같이 합산 회로(SUM: 50)로 전송되어서 스트로브 이니시에이터 신호의 보다 조밀한 카피(52)를 제공한다.

상기 실시예에서, 합산 회로(50)는 8개의 세팅(즉, 3 비트 컨트롤)을 갖는 미세한 버니어에 기초한 길버트 셀을 각각 포함하는 합산 엘리먼트(54)를 포함한다. 이 세팅은 지연 라인 에러를 보정하기 위해 튜닝될 수 있다. 상기 지연 라인 엘리먼트(46)를 위한 스피드 제어 전류가 지연 잠금 루프(DDL: 56)에 의해 제공된다. 스트로브 이니시에이터 신호의 조밀한 지연 카피의 각각은 상응하는 D 래 치(58)의 클록 입력부에 제공된다. 피시험 데이터 신호 또는 동기 클록 신호는 D 래치의 각각에 그 입력부로 전송된다. 그 결과, D 래치내에 저장된 데이터는 피시험 데이터 시험 또는 클록 신호의 상태의 이진 스냅 숏을 표시한다. 상기 실시예에서, 31개의 D 래치의 세트는 피시험 신호의 31 비트 폭, 스트로빙된 표시를 획득하기 위해 사용된다.

DUT내의 데이터 신호를 테스트하기 위해 동기 클록의 스트로빙된 표시를 사용하기 위한 장치가 도 4에 설명되어 있다. 피시험 신호(59) 및 스트로브(61)가 샘플링 회로(62)에 인가된다. 상기 실시예에서, 샘플링 회로(62)는 도 3에 상세하게 설명된 샘플링 장치이다. 샘플링 회로(62)와 통신하는 인코더 회로(64)는 샘플링 회로(62)로부터 피시험 신호의 조밀하게 스트로빙된 표시를 수용하고 이것을 에지 타임 및 에지 극성(즉, 하이에서 로우로 또는 로우에서 하이로)을 표시하는 데이터 워드로 전환한다. 상기 실시예에서, 인코더는 에지 트랜지션의 31 비트 이진 스냅 숏을 6 비트 워드로 전환한다. 최상위 비트는 에지 극성을 표시하는데 사용되고 나머지 5개의 비트는 에지 타임을 표시하는데 사용된다. 여기에 설명된 인코딩이 설명을 위해 6 비트 워드 및 1 비트 극성 표시를 사용하지만, 당업자는 수많은 다른 워드 길이가 사용될 수 있고 데이터가 본 발명의 범위내의 다른 설계하에서 인코딩될 수 있음을 이해해야 한다.

본 발명의 실시예에서, 6 비트 워드는 대략 초당 2 기가바이트에서 인코더로부터 출력된다. 인코더(64)와 통신하는 디멀티플렉서(66)는 초당 250 기가바이트의 데이터율에서 48 비트 워드로 상기 데이터를 전환하는데 사용된다. 48 비트 워 드는 에지 타임 및 이들의 상응하는 8개의 단일 극성 비트를 표시하는 8개의 5 비트 워드를 포함한다. 당업자는 디멀티플렉싱이 모든 경우에 필요한 것이 아니고 다양한 다른 비트율 및/또는 디멀티플렉싱 세부사항들이 본 발명의 범위내에 선택도리 수 있음을 이해해야 한다.

라우터 회로(70)는 테스터 클록 버스(72)에 DUT의 동기 클록을 표시하는 신호를 전송하는데 사용된다. 이 라우팅 회로(70)는 또한 시스템 클록을 표시하기 위해 하나의 극성을 갖는 클록 에지 타임만을 선택한다. 즉, 클록 세트(업 극성)을 표시하는 에지 타임을 선택하고 클록 리셋(다운 극성)은 무시한다. 이로 인해 테스터 버스(72)에 전송된 클록 에지 타임은 복수의 채널에 사용될 수 있다.

DUT의 데이터 신호를 표시하는 디멀티플렉서(66)로부터 출력된 워드는 클록 신호로서 선택되지 않고 램(68)에 직접 저장된다. 상기 실시예에서, 데이터는 96×40 램에 저장된다. 당업자는 수많은 다른 램 구성이 본 발명의 범위내에서 사용될 수 있음을 이해해야 한다.

테스터 버스(72)상의 클록 에지 타임은 램(68)에 저장된 데이터의 주소를 지정하기 위한 포인터로서 사용된다. 라우팅 회로(74)는 상기 버스상의 어느 클록을 포인터로서 사용할 것이지 선택하여 그 클록 에지 타임을 비교 회로(76)에 전송한다. 비교 회로(76)는 상기 클록 에지 타임을 램(68)에 주소로서 제공하고 이러한 주소에 저장된 데이터 에지 타임을 판독한다. 이로 인해 램에 주소지정된 데이터 에지 타임은 클록 에지 타임과 비교되어 그 차를 측정한다.

비교 회로(78)는 데이터 에지와 동기 클록 에지 사이의 차의 예측된 값(77) 을 비교 회로(76)에 의해 발견된 차와 비교한다. 비교 회로(78)는 예측된 차이가 특정 한계내에 있는 여부에 따라 각각의 비교에 대한 합격 또는 불합격 신호(80)를 출력한다.

이에 따라, 본 발명의 다양한 실시예는 정밀한 에지 타임 및 그에 상응하는 에지 타임에서의 트랜지션의 극성에 있어서 피시험 신호를 표시하기 위한 수단을 제공한다. 이렇게 표시된 에지 타임 및 극성은 피시험 디바이스의 동기 클록과 같은 타이밍 신호와의 비교를 위해 저장된다. 이 타이밍 신호는 또한 그 정밀한 에지 타임에 대하여 표시된다. 이러한 타이밍 신호 에지 타임의 표시는 예를 들어, 램내의 상응하는 데이터 신호 에지 타임과 비교하기 위해 테스트 시스템를 통해 사용되도록 클록 버스에 제공될 수 있다. 이러한 비교의 결과는 예측된 값에 대하여 체크되어 피시험 디바이스가 테스트 명세와 합치하는지 여부를 판정한다.

본 발명의 실시예가 일반적으로 스트로브 펄스에 대하여 여기에 설명되었지만, 당업자는 스트로브 펄스가 상응하는 래치를 트리거링하기 위해 구형파, 정현파, 삼각파, 임펄스등과 같은 다양한 파형의 사이클에서 임계 전압을 인가하는 구성을 포함할 수 있다는 것을 이해해야 한다. 예를 들어, 방형파 펄스의 리딩 에지가 본 발명의 실시예에서 스트로브 펄스로서 사용될 수 있다는 것을 생각해 볼 수 있다.

본 발명의 실시예가 일반적으로 일련의 순차 지연 엘리먼트에 의해 생성된 스트로브에 대하여 여기에 설명되었지만, 당업자는 지연 엘리먼트가 본 발명의 범 위내에서 다수의 대안의 구성으로 구성될 수 있음을 이해해야 한다. 예를 들어, 스트로브 이니시에이터 펄스는 본 발명의 범위내에서 직렬이 아닌 병렬로 배열된 복수의 지연 엘리먼트에 인가될 수 있음을 생각할 수 있다. 또한 본 발명의 범위내에서 직렬 및 병렬 지연 엘리먼트의 조합을 구성하여 스트로브 이니시에티어 신호의 복수의 조밀한 카피를 제공할 수 있음을 생각해 볼 수 있다.

본 발명의 실시예가 일반적으로, 자동 테스트 장비에 대해 여기에 설명되었지만, 당업자는 본 발명이 많은 다른 신호 비교 동작에서 유용할 수 있다는 것을 이해해야 한다. 예를 들어, 본 발명은 무제한 수의 고속 프로세싱 애플리케이션에 타이밍 엘리먼트로서 사용될 것으로 예측된다.

다양한 수정이 여기에 개시된 실시예에 만들어질 수 있음을 이해해야 한다. 다라서, 상기 설명은 본 발명은 제한하기 위한 것이 아니라 단자 다양한 실시예의 한 예로서 제시되었다. 당업자는 다른 수정이 여기에 첨부된 청구범위내에 있음을 이해할 것이다.

Claims (20)

1. 동기 버스의 타이밍 테스트 방법에 있어서,

   복수의 펄스를 가진 스트로브를 피시험 디바이스의 데이터 신호에 인가하는 단계;

   상기 스트로브의 각각의 펄스의 시각의 데이터 신호의 상태를 저장하는 단계;

   상기 스트로브를 상기 피시험 디바이스의 동기 클록 신호에 인가하는 단계; 및

   상기 데이터 신호의 저장된 상태를 상기 스트로브의 각각의 펄스의 시각의 클록 신호의 상태와 비교하는 단계;를 포함하고,

   상기 스트로브는 상기 동기 클록 신호의 주파수와 상기 데이터 신호의 주파수 보다 크거나 동일한 주파수를 갖는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
2. 제1항에 있어서, 상기 클록 신호의 상태 변화가 발생하는 스트로브의 스트로브 펄스에 상응하는 시각의 상기 데이터 신호의 저장된 상태를 판독하는 단계를 더 포함하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
3. 제1항에 있어서, 상기 데이터 신호의 상태 변화와 상기 클록 신호의 상태 변 화 사이의 스트로브 펄스를 계수함으로써 상기 데이터 신호의 상태 변화와 상기 클록 신호의 상태 변화 사이의 지연을 측정하는 단계를 더 포함하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
4. 제1항에 있어서, 상기 스트로브는 복수의 균일하게 이격된 스트로브 펄스를 포함하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
5. 제1항에 있어서, 상기 스트로브는,

   제1 펄스를 생성하는 단계;

   상기 제1 펄스를, 지연 엘리먼트를 포함하는 지연 회로에 인가하는 단계; 및

   상기 제1 펄스의 복수의 순차 지연된 카피를 수신하기 위해 상기 지연 엘리먼트의 각각의 사이의 커넥션을 제공하는 단계;에 의해 생성되는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
6. 제5항에 있어서, 상기 지연 회로는 일련의 순차 지연 엘리먼트를 포함하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
7. 제5항에 있어서, 상기 지연 회로는 지연 잠금 루프에 의해 제어되고, 상기 지연 엘리먼트는 지연 라인 에러를 보정하도록 튜닝가능한 제어가능 합산 엘리먼트를 포함하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
8. 제1항에 있어서, 상기 스트로브는,

   상기 스트로브의 각각의 펄스를 래치 클록 신호로서 복수의 래치의 상응하는 래치에 인가하는 단계;

   상기 데이터 신호 또는 클록 신호를 상기 래치의 각각의 입력부에 인가하는 단계; 및

   상기 데이터 신호 또는 클록 신호의 상태를 상기 래치의 각각의 출력으로서 수신하는 단계;에 의해 상기 데이터 신호 또는 클록 신호에 인가되는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
9. 제1항에 있어서, 상기 스트로브의 각각의 펄스의 시각의 데이터 신호의 상태를 저장하는 단계는,

   상기 데이터 신호의 상태를 일련의 샘플로서 병렬로 수신하는 단계; 및

   상태 변화의 타임 및 극성을 식별하기 위해, 스트로빙된 샘플을 디지털 워드로서 인코딩하는 단계;를 포함하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
10. 제9항에 있어서, 상기 디지털 워드의 데이터 전송율을 감소시키기 위해 상기 디지털 워드를 디멀티플렉싱하는 단계를 더 포함하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
11. 제10항에 있어서, 상기 감소된 데이터 전송율로 상기 디멀티플렉싱된 워드를 램에 저장하는 단계를 더 포함하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
12. 제11항에 있어서, 상기 비교하는 단계는,

    세트 극성 비트를 갖는 클록 신호의 에지 타임을 식별하는 디멀티플렉싱된 워드를 선택하는 단계; 및

    상기 디멀티플렉싱된 워드를 상기 램에 대한 포인터로서 사용하는 단계;에 의해 실행되는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
13. 제12항에 있어서, 상기 선택된 워드를 버스를 통해 복수의 채널에 분배하는 단계를 더 포함하고, 상기 선택된 워드는 수신 채널의 램에 대한 포인터로서 사용되는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
14. 제12항에 있어서,

    상기 선택된 워드에 의해 주소지정된 램내의 데이터를 예측된 데이터와 비교하는 단계; 및

    상기 비교의 결과로서 합격 또는 불학격 지시를 제공하는 단계;를 더 포함하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
15. 제14항에 있어서, 상기 선택된 워드에 의해 주소지정된 램내의 데이터는 시스템 경로 지연을 보정하기 위해 파이프라인되는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
16. 제9항에 있어서, 상기 인코딩하는 단계는 5개의 비트가 상기 상태 변화의 타임을 식별하고 1개의 비트가 상기 상태 변화의 극성을 식별하는 6 비트 워드를 생성하는 것을 특징으로 하는 동기 버스의 타이밍 테스트 방법.
17. 데이터 신호의 타이밍 테스트 방법에 있어서,

    제1 스트로브 이니시에이터 펄스의 복수의 지연된 카피를 생성하기 위해 상기 제1 스트로브 이니시에이터 펄스를 제1 복수의 지연 엘리먼트에 인가하는 단계;

    데이터 신호를 제1 복수의 래치의 각각의 입력부에 인가하는 단계;

    상기 데이터 신호의 복수의 샘플이 획득되도록 상기 제1 스트로브 이니시에이터 펄스의 복수의 지연된 카피의 각각을 상기 제1 복수의 래치의 상응하는 래치에 래치 클록 신호로서 인가하는 단계;

    상기 데이터 신호의 상태 변화의 타임 및 극성을 식별하는 제1 디지털 워드를 형성하기 위해 상기 데이터 신호의 복수의 샘플을 인코딩하는 단계;

    상기 제1 디지털 워드를 램에 저장하는 단계;

    제2 스트로브 이니시에이터 펄스의 복수의 지연된 카피를 생성하기 위해 상기 제2 스토로브 이니시에이터 펄스를 제2 복수의 지연 엘리먼트에 인가하는 단계;

    클록 신호를 제2 복수의 래치의 각각의 입력부에 인가하는 단계;

    상기 클록 신호의 복수의 샘플이 획득되도록 상기 제2 스트로브 이니시에이터 펄스의 복수의 지연된 카피의 각각을 상기 제2 복수의 래치의 상응하는 래치에 래치 클록 신호로서 인가하는 단계;

    상기 클록 신호의 상태 변화의 타임 및 극성을 식별하는 제2 디지털 워드를 형성하기 위해 상기 클록 신호의 복수의 샘플을 인코딩하는 단계; 및

    상기 제2 디지털 워드를 상기 제1 디지털 워드와 비교함으로써 상기 데이터 신호의 상태 변화와 상기 클록 신호의 상태 변화 사이의 지연을 측정하는 단계;를 포함하는 것을 특징으로 하는 데이터 신호의 타이밍 테스트 방법.
18. 제17항에 있어서, 상기 제2 디지털 워드를 클록에 라우팅함으로써 복수의 채널의 타이밍을 테스트하는데 사용하기 위한 제2 디지털 워드를 제공하는 단계;를 더 포함하는 것을 특징으로 하는 데이터 신호의 타이밍 테스트 방법.
19. 동기 버스의 타이밍 테스트 장치에 있어서,

    샘플링된 데이터를 형성하기 위해 데이터 신호 또는 클록 신호를 샘플링하는 상응하는 래치를 각각 트리거링하는 복수의 증가하는 스트로브 딜레이를 포함하는 샘플러;

    상기 샘플링된 데이터 또는 클록 신호를 이진 워드 형태의 에지 타임 데이터 및 극성 데이터로 변환시키는, 상기 샘플러와 통신 상태에 있는 인코더;

    상기 샘플이 데이터 신호 샘플이라면 상기 이진 워드를 데이터 이진 워드로서 저장하는, 상기 인코더와 통신 상태에 있는 메모리;

    상기 샘플이 샘플링된 클록 신호라면 세트 극성을 갖는 이진 워드를 선택하고 상기 이진 워드를 클록 버스에 클록 타임 데이터로서 라우팅하는, 상기 인코더와 통신 상태에 있는 라우팅 회로;

    상기 클록 버스와 통신 상태에 있고, 클록 타임 데이터를 선택하고 상기 클록 타임 데이터를 상기 메모리에 저장된 데이터 이진 워드를 주소지정하기 위해 사용하도록 구성된 메모리 주소 라인;

    상기 클록 타임 데이터를 상기 메모리에 저장된 데이터 이진 워드에 비교하기 위한, 상기 메모리와 통신 상태에 있는 제1 비교 회로; 및

    특정 클록 타임에서의 데이터 이진 워드의 예측된 값과 상기 메모리내의 데이터 이진 워드에 의해 표시된 실제값을 비교하는, 상기 제1 비교 회로와 통신 상태에 있는 제2 비교 회로;를 포함하는 것을 특징으로 하는 동기 버스 타이밍 테스트 장치.
20. 제19항에 있어서, 상기 인코더와 통신상태에 있는 디멀티플렉싱 회로를 더 포함하고, 상기 디멀티플렉싱 회로는 상기 메모리로의 데이터 전송율을 감소시키는 것을 특징으로 하는 동기 버스 타이밍 테스트 장치.

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