JP2002196053A - Ｉｃ測定装置 - Google Patents
Ｉｃ測定装置Info
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- JP2002196053A JP2002196053A JP2000393841A JP2000393841A JP2002196053A JP 2002196053 A JP2002196053 A JP 2002196053A JP 2000393841 A JP2000393841 A JP 2000393841A JP 2000393841 A JP2000393841 A JP 2000393841A JP 2002196053 A JP2002196053 A JP 2002196053A
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- strobe
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Abstract
(57)【要約】
【課題】 被測定ＩＣの出力タイミングＳＫＥＷを測定
するのに時間がかからないＩＣ測定装置を提供する。 【解決手段】 ＩＣ測定装置に、テストサイクルに同期
したストローブパルス（Ｓ２１）を出力するタイミング
ジェネレータと、ストローブパルス（Ｓ２１）を、順
次、遅延させ、それぞれのエッジの時刻が異なる、複数
のストローブパルスを出力する遅延手段（ＢＵＦ１〜
４）と、複数のストローブパルスに基づいて、１つのテ
ストサイクル内の複数の時刻におけるデータストローブ
またはデータの状態を保持する保持手段（ＦＦ１〜５）
と、複数の時刻におけるデータストローブまたはデータ
の状態に基づいて、データストローブまたはデータの状
態が変化するタイミングを検出する検出手段とを設け
た。
するのに時間がかからないＩＣ測定装置を提供する。 【解決手段】 ＩＣ測定装置に、テストサイクルに同期
したストローブパルス（Ｓ２１）を出力するタイミング
ジェネレータと、ストローブパルス（Ｓ２１）を、順
次、遅延させ、それぞれのエッジの時刻が異なる、複数
のストローブパルスを出力する遅延手段（ＢＵＦ１〜
４）と、複数のストローブパルスに基づいて、１つのテ
ストサイクル内の複数の時刻におけるデータストローブ
またはデータの状態を保持する保持手段（ＦＦ１〜５）
と、複数の時刻におけるデータストローブまたはデータ
の状態に基づいて、データストローブまたはデータの状
態が変化するタイミングを検出する検出手段とを設け
た。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ（特にデータ
ストローブ付きＩＣ）を試験するＩＣ測定装置に関す
る。
ストローブ付きＩＣ）を試験するＩＣ測定装置に関す
る。
【０００２】
【従来の技術】図５は、従来のＩＣ測定装置の構成を示
すブロック図であり、図６は、このＩＣ測定装置の動作
を示すタイミングチャートである。まず、ＩＣ測定装置
（Ａ１）は被測定ＩＣ（Ｂ１）にクロック（ＣＫ１）を
供給し、このクロック（ＣＫ１）の周期であるテストサ
イクル（ＴＣ１）に同期するように、被測定ＩＣ（Ｂ
１）を動作させる。
すブロック図であり、図６は、このＩＣ測定装置の動作
を示すタイミングチャートである。まず、ＩＣ測定装置
（Ａ１）は被測定ＩＣ（Ｂ１）にクロック（ＣＫ１）を
供給し、このクロック（ＣＫ１）の周期であるテストサ
イクル（ＴＣ１）に同期するように、被測定ＩＣ（Ｂ
１）を動作させる。
【０００３】被測定ＩＣ（Ｂ１）から出力されたデータ
ストローブ（ＤＣＫ１）の出力タイミングは、ＩＣ測定
装置（Ａ１）の電圧比較器（Ｖ１１）を介して論理比較
器（ＣＭＰ１１）内のエッヂサーチ回路（Ｅ１１）に入
力される。エッヂサーチ回路（Ｅ１１）は、タイミング
ジェネレータ（ＴＧ１１）から出力されるストローブパ
ルス（Ｓ１１）のタイミングで、データストローブ（Ｄ
ＣＫ１）をラッチする。タイミングジェネレータ（ＴＧ
１１）から出力されるストローブパルス（Ｓ１１）のエ
ッジのタイミングは、時刻Ｔ２１〜Ｔ２２の範囲内で、
テストサイクル（ＴＣ１）毎に、ｎ回変化させられる。
すなわち、ｎ回の変化のためには、テストサイクル（Ｔ
Ｃ１）のｎサイクル分の時間が必要になる。
ストローブ（ＤＣＫ１）の出力タイミングは、ＩＣ測定
装置（Ａ１）の電圧比較器（Ｖ１１）を介して論理比較
器（ＣＭＰ１１）内のエッヂサーチ回路（Ｅ１１）に入
力される。エッヂサーチ回路（Ｅ１１）は、タイミング
ジェネレータ（ＴＧ１１）から出力されるストローブパ
ルス（Ｓ１１）のタイミングで、データストローブ（Ｄ
ＣＫ１）をラッチする。タイミングジェネレータ（ＴＧ
１１）から出力されるストローブパルス（Ｓ１１）のエ
ッジのタイミングは、時刻Ｔ２１〜Ｔ２２の範囲内で、
テストサイクル（ＴＣ１）毎に、ｎ回変化させられる。
すなわち、ｎ回の変化のためには、テストサイクル（Ｔ
Ｃ１）のｎサイクル分の時間が必要になる。
【０００４】論理比較器（ＣＭＰ１１）は、ストローブ
パルス（Ｓ１１）のエッジのタイミングで、データスト
ローブ（ＤＣＫ１）の状態をラッチし、期待値（Ｋ１
１）と比較する。すなわち、ｎ回、ストローブパルス
（Ｓ１１）のエッジのタイミングを変化させつつ、デー
タストローブ（ＤＣＫ１）の状態をラッチし、期待値
（Ｋ１１）と比較する。これにより、データストローブ
（ＤＣＫ１）のエッジが出力されるタイミング、すなわ
ちクロック（ＣＫ１）の立ち上がりエッジが出力される
時刻Ｔ１１から、データストローブ（ＤＣＫ１）のエッ
ジが出力されるまでの時間を検出する。この検出結果か
ら、データストローブ（ＤＣＫ１）のＳＫＥＷ値を計算
する。
パルス（Ｓ１１）のエッジのタイミングで、データスト
ローブ（ＤＣＫ１）の状態をラッチし、期待値（Ｋ１
１）と比較する。すなわち、ｎ回、ストローブパルス
（Ｓ１１）のエッジのタイミングを変化させつつ、デー
タストローブ（ＤＣＫ１）の状態をラッチし、期待値
（Ｋ１１）と比較する。これにより、データストローブ
（ＤＣＫ１）のエッジが出力されるタイミング、すなわ
ちクロック（ＣＫ１）の立ち上がりエッジが出力される
時刻Ｔ１１から、データストローブ（ＤＣＫ１）のエッ
ジが出力されるまでの時間を検出する。この検出結果か
ら、データストローブ（ＤＣＫ１）のＳＫＥＷ値を計算
する。
【０００５】同様に、データ（Ｄ１１）のエッジが出力
されるタイミングを、論理比較器（ＣＭＰ１２）によっ
て検出し、この検出結果から、データ（Ｄ１１）のＳＫ
ＥＷ値を計算する。
されるタイミングを、論理比較器（ＣＭＰ１２）によっ
て検出し、この検出結果から、データ（Ｄ１１）のＳＫ
ＥＷ値を計算する。
【０００６】そして、上記の２つのＳＫＥＷ値の差を求
め、被測定ＩＣ（Ｂ１）のＰＡＳＳ／ＦＡＩＬ判定を行
う。
め、被測定ＩＣ（Ｂ１）のＰＡＳＳ／ＦＡＩＬ判定を行
う。
【０００７】
【発明が解決しようとする課題】上述した従来技術で
は、データストローブ（ＤＣＫ１）のエッジが出力され
るタイミングを検出するために、ストローブパルス（Ｓ
１１）のエッジのタイミングでデータストローブ（ＤＣ
Ｋ１）の状態をラッチし、期待値（Ｋ１１）と比較する
動作をｎ回繰り返さなければならない。
は、データストローブ（ＤＣＫ１）のエッジが出力され
るタイミングを検出するために、ストローブパルス（Ｓ
１１）のエッジのタイミングでデータストローブ（ＤＣ
Ｋ１）の状態をラッチし、期待値（Ｋ１１）と比較する
動作をｎ回繰り返さなければならない。
【０００８】同様に、データ（Ｄ１１）のエッジが出力
されるタイミングを検出するために、ストローブパルス
（Ｓ１２）のエッジのタイミングでデータ（Ｄ１１）の
状態をラッチし、期待値（Ｋ１２）と比較する動作をｎ
回繰り返さなければならない。
されるタイミングを検出するために、ストローブパルス
（Ｓ１２）のエッジのタイミングでデータ（Ｄ１１）の
状態をラッチし、期待値（Ｋ１２）と比較する動作をｎ
回繰り返さなければならない。
【０００９】さらに、被測定ＩＣ（Ｂ１）から出力され
るデータが、データ（Ｄ１１）のみではなく、データ
（Ｄ１１）、データ（Ｄ１２）、…のように複数ある場
合には、それぞれのデータのタイミングを検出するため
に、上述したｎ回繰り返される比較動作を、さらにデー
タの数だけ繰り返さなければならない。すなわち、デー
タの数がｋである場合には、上述したラッチおよび比較
の動作を、ｋ×ｎ回繰り返さなければならない。
るデータが、データ（Ｄ１１）のみではなく、データ
（Ｄ１１）、データ（Ｄ１２）、…のように複数ある場
合には、それぞれのデータのタイミングを検出するため
に、上述したｎ回繰り返される比較動作を、さらにデー
タの数だけ繰り返さなければならない。すなわち、デー
タの数がｋである場合には、上述したラッチおよび比較
の動作を、ｋ×ｎ回繰り返さなければならない。
【００１０】すなわち、上述した従来技術には、被測定
ＩＣ（Ｂ１）が出力する被測定データ（データストロー
ブまたはデータ）のタイミングを測定するのに時間がか
かるという問題がある。
ＩＣ（Ｂ１）が出力する被測定データ（データストロー
ブまたはデータ）のタイミングを測定するのに時間がか
かるという問題がある。
【００１１】本発明は、上記の問題を解決するためにな
されたもので、被測定ＩＣ（Ｂ１）が出力する被測定デ
ータ（データストローブまたはデータ）のタイミングを
測定するのに時間がかからないＩＣ測定装置を提供する
ものである。
されたもので、被測定ＩＣ（Ｂ１）が出力する被測定デ
ータ（データストローブまたはデータ）のタイミングを
測定するのに時間がかからないＩＣ測定装置を提供する
ものである。
【００１２】
【課題を解決するための手段】請求項１に記載の発明
は、被測定ＩＣから出力されるデータストローブまたは
データの状態が変化するタイミングを測定するＩＣ測定
装置において、このＩＣ測定装置のテストサイクルに同
期したストローブパルスを出力するタイミングジェネレ
ータと、このタイミングジェネレータが出力したストロ
ーブパルスを、順次、遅延させ、それぞれのエッジの時
刻が異なる、複数のストローブパルスを出力する遅延手
段と、この遅延手段が出力した、複数のストローブパル
スに基づいて、１つのテストサイクル内の複数の時刻に
おけるデータストローブまたはデータの状態を保持する
保持手段と、この保持手段に保持された、複数の時刻に
おけるデータストローブまたはデータの状態に基づい
て、データストローブまたはデータの状態が変化するタ
イミングを検出する検出手段とを有することを特徴とす
るＩＣ測定装置である。
は、被測定ＩＣから出力されるデータストローブまたは
データの状態が変化するタイミングを測定するＩＣ測定
装置において、このＩＣ測定装置のテストサイクルに同
期したストローブパルスを出力するタイミングジェネレ
ータと、このタイミングジェネレータが出力したストロ
ーブパルスを、順次、遅延させ、それぞれのエッジの時
刻が異なる、複数のストローブパルスを出力する遅延手
段と、この遅延手段が出力した、複数のストローブパル
スに基づいて、１つのテストサイクル内の複数の時刻に
おけるデータストローブまたはデータの状態を保持する
保持手段と、この保持手段に保持された、複数の時刻に
おけるデータストローブまたはデータの状態に基づい
て、データストローブまたはデータの状態が変化するタ
イミングを検出する検出手段とを有することを特徴とす
るＩＣ測定装置である。
【００１３】請求項２に記載の発明は、前記遅延手段
は、縦続接続された複数のバッファによって構成され、
前記保持手段は、前記複数のバッファがそれぞれ出力す
る、複数のストローブパルスを、それぞれのクロック入
力端子に入力する複数のフリップフロップによって構成
されていることを特徴とする請求項１に記載のＩＣ測定
装置である。
は、縦続接続された複数のバッファによって構成され、
前記保持手段は、前記複数のバッファがそれぞれ出力す
る、複数のストローブパルスを、それぞれのクロック入
力端子に入力する複数のフリップフロップによって構成
されていることを特徴とする請求項１に記載のＩＣ測定
装置である。
【００１４】請求項３に記載の発明は、前記保持手段
は、１つのテストサイクル内の複数の時刻におけるデー
タストローブの状態を保持する第１の保持手段と、１つ
のテストサイクル内の複数の時刻におけるデータの状態
を保持する第２の保持手段とを有することを特徴とする
請求項１または２に記載のＩＣ測定装置である。
は、１つのテストサイクル内の複数の時刻におけるデー
タストローブの状態を保持する第１の保持手段と、１つ
のテストサイクル内の複数の時刻におけるデータの状態
を保持する第２の保持手段とを有することを特徴とする
請求項１または２に記載のＩＣ測定装置である。
【００１５】請求項４に記載の発明は、前記第１の保持
手段に保持された、１つのテストサイクル内の複数の時
刻におけるデータストローブの状態と、前記第２の保持
手段に保持された、１つのテストサイクル内の複数の時
刻におけるデータの状態とに基づいて、データストロー
ブを基準とした、データの出力タイミングを算出する算
出手段を有することを特徴とする請求項３に記載のＩＣ
測定装置である。
手段に保持された、１つのテストサイクル内の複数の時
刻におけるデータストローブの状態と、前記第２の保持
手段に保持された、１つのテストサイクル内の複数の時
刻におけるデータの状態とに基づいて、データストロー
ブを基準とした、データの出力タイミングを算出する算
出手段を有することを特徴とする請求項３に記載のＩＣ
測定装置である。
【００１６】請求項５に記載の発明は、前記算出手段
は、前記第１の保持手段に保持された、１つのテストサ
イクル内の複数の時刻におけるデータストローブの状態
と、前記第２の保持手段に保持された、１つのテストサ
イクル内の複数の時刻におけるデータの状態との排他的
論理和をとることにより、データストローブを基準とし
た、データの出力タイミングを算出することを特徴とす
る請求項４に記載のＩＣ測定装置である。
は、前記第１の保持手段に保持された、１つのテストサ
イクル内の複数の時刻におけるデータストローブの状態
と、前記第２の保持手段に保持された、１つのテストサ
イクル内の複数の時刻におけるデータの状態との排他的
論理和をとることにより、データストローブを基準とし
た、データの出力タイミングを算出することを特徴とす
る請求項４に記載のＩＣ測定装置である。
【００１７】請求項６に記載の発明は、前記第１の保持
手段と、第２の保持手段とには、同一時刻にストローブ
パルスが入力されることを特徴とする請求項３から５の
いずれかに記載のＩＣ測定装置である。
手段と、第２の保持手段とには、同一時刻にストローブ
パルスが入力されることを特徴とする請求項３から５の
いずれかに記載のＩＣ測定装置である。
【００１８】本発明によれば、タイミングジェネレータ
からストローブパルスが１パルス出力されると、複数
（ｍ）のタイミングにおいて被測定データ（データスト
ローブまたはデータ）の状態が検出され、検出結果がｍ
ビットのＳＫＥＷデータとして出力されるので、１パル
スのストローブパルスを含む１テストサイクルで、被測
定データのエッジのタイミングが検出される。
からストローブパルスが１パルス出力されると、複数
（ｍ）のタイミングにおいて被測定データ（データスト
ローブまたはデータ）の状態が検出され、検出結果がｍ
ビットのＳＫＥＷデータとして出力されるので、１パル
スのストローブパルスを含む１テストサイクルで、被測
定データのエッジのタイミングが検出される。
【００１９】
【発明の実施の形態】図１は、本発明の一実施形態にお
けるＩＣ測定装置（Ａ２）の構成を示すブロック図であ
る。ＩＣ測定装置（Ａ２）が、被測定ＩＣ（Ｂ２）にク
ロック（ＣＫ２）を送ると、被測定ＩＣ（Ｂ２）は、デ
ータストローブ（ＤＣＫ２）、データ（Ｄ２１）、デー
タ（Ｄ２２）、…を出力する。被測定ＩＣ（Ｂ２）から
出力されたデータストローブ（ＤＣＫ２）、データ（Ｄ
２１）、データ（Ｄ２２）、…は、再度、ＩＣ測定装置
（Ａ２）に入力される。
けるＩＣ測定装置（Ａ２）の構成を示すブロック図であ
る。ＩＣ測定装置（Ａ２）が、被測定ＩＣ（Ｂ２）にク
ロック（ＣＫ２）を送ると、被測定ＩＣ（Ｂ２）は、デ
ータストローブ（ＤＣＫ２）、データ（Ｄ２１）、デー
タ（Ｄ２２）、…を出力する。被測定ＩＣ（Ｂ２）から
出力されたデータストローブ（ＤＣＫ２）、データ（Ｄ
２１）、データ（Ｄ２２）、…は、再度、ＩＣ測定装置
（Ａ２）に入力される。
【００２０】被測定ＩＣ（Ｂ２）から出力されたデータ
ストローブ（ＤＣＫ２）は、ＩＣ測定装置（Ａ２）内の
電圧比較器（Ｖ２１）を介して、論理比較器（ＣＭＰ２
１）内のＳＫＥＷ測定回路（ＳＫ２１）に入力される。
このＳＫＥＷ測定回路（ＳＫ２１）には、タイミングジ
ェネレータ（ＴＧ２１）が出力するストローブパルス
（Ｓ２１）も入力される。そして、このＳＫＥＷ測定回
路（ＳＫ２１）は、５ビットのＳＫＥＷデータを論理比
較器（ＣＭＰ２１）を介してＣＰＵ（Ｃ２）へ送る。論
理比較器（ＣＭＰ２１）は、期待値パターン（Ｋ２１）
を入力し、ＰＡＳＳ／ＦＡＩＬ判定を出力する。
ストローブ（ＤＣＫ２）は、ＩＣ測定装置（Ａ２）内の
電圧比較器（Ｖ２１）を介して、論理比較器（ＣＭＰ２
１）内のＳＫＥＷ測定回路（ＳＫ２１）に入力される。
このＳＫＥＷ測定回路（ＳＫ２１）には、タイミングジ
ェネレータ（ＴＧ２１）が出力するストローブパルス
（Ｓ２１）も入力される。そして、このＳＫＥＷ測定回
路（ＳＫ２１）は、５ビットのＳＫＥＷデータを論理比
較器（ＣＭＰ２１）を介してＣＰＵ（Ｃ２）へ送る。論
理比較器（ＣＭＰ２１）は、期待値パターン（Ｋ２１）
を入力し、ＰＡＳＳ／ＦＡＩＬ判定を出力する。
【００２１】被測定ＩＣ（Ｂ２）から出力されたデータ
（Ｄ２１）は、ＩＣ測定装置（Ａ２）内の電圧比較器
（Ｖ２２）を介して、論理比較器（ＣＭＰ２２）内のＳ
ＫＥＷ測定回路（ＳＫ２２）に入力される。このＳＫＥ
Ｗ測定回路（ＳＫ２２）には、タイミングジェネレータ
（ＴＧ２２）が出力するストローブパルス（Ｓ２２）も
入力される。そして、このＳＫＥＷ測定回路（ＳＫ２
２）は、５ビットのＳＫＥＷデータを論理比較器（ＣＭ
Ｐ２２）を介してＣＰＵ（Ｃ２）へ送る。論理比較器
（ＣＭＰ２２）は、期待値パターン（Ｋ２２）を入力
し、ＰＡＳＳ／ＦＡＩＬ判定を出力する。
（Ｄ２１）は、ＩＣ測定装置（Ａ２）内の電圧比較器
（Ｖ２２）を介して、論理比較器（ＣＭＰ２２）内のＳ
ＫＥＷ測定回路（ＳＫ２２）に入力される。このＳＫＥ
Ｗ測定回路（ＳＫ２２）には、タイミングジェネレータ
（ＴＧ２２）が出力するストローブパルス（Ｓ２２）も
入力される。そして、このＳＫＥＷ測定回路（ＳＫ２
２）は、５ビットのＳＫＥＷデータを論理比較器（ＣＭ
Ｐ２２）を介してＣＰＵ（Ｃ２）へ送る。論理比較器
（ＣＭＰ２２）は、期待値パターン（Ｋ２２）を入力
し、ＰＡＳＳ／ＦＡＩＬ判定を出力する。
【００２２】被測定ＩＣ（Ｂ２）から出力されたデータ
（Ｄ２２）は、ＩＣ測定装置（Ａ２）内の電圧比較器
（Ｖ２３）を介して、論理比較器（ＣＭＰ２３）内のＳ
ＫＥＷ測定回路（ＳＫ２３）に入力される。このＳＫＥ
Ｗ測定回路（ＳＫ２３）には、タイミングジェネレータ
（ＴＧ２３）が出力するストローブパルス（Ｓ２３）も
入力される。そして、このＳＫＥＷ測定回路（ＳＫ２
３）は、５ビットのＳＫＥＷデータを論理比較器（ＣＭ
Ｐ２２）を介してＣＰＵ（Ｃ２）へ送る。論理比較器
（ＣＭＰ２２）は、期待値パターン（Ｋ２２）を入力
し、ＰＡＳＳ／ＦＡＩＬ判定を出力する。
（Ｄ２２）は、ＩＣ測定装置（Ａ２）内の電圧比較器
（Ｖ２３）を介して、論理比較器（ＣＭＰ２３）内のＳ
ＫＥＷ測定回路（ＳＫ２３）に入力される。このＳＫＥ
Ｗ測定回路（ＳＫ２３）には、タイミングジェネレータ
（ＴＧ２３）が出力するストローブパルス（Ｓ２３）も
入力される。そして、このＳＫＥＷ測定回路（ＳＫ２
３）は、５ビットのＳＫＥＷデータを論理比較器（ＣＭ
Ｐ２２）を介してＣＰＵ（Ｃ２）へ送る。論理比較器
（ＣＭＰ２２）は、期待値パターン（Ｋ２２）を入力
し、ＰＡＳＳ／ＦＡＩＬ判定を出力する。
【００２３】図２は、ＩＣ測定装置（Ａ２）内のＳＫＥ
Ｗ測定回路（ＳＫ２１）の内部構成を示す回路図であ
る。なお、ＳＫＥＷ測定回路（ＳＫ２２）、ＳＫＥＷ測
定回路（ＳＫ２３）、…の内部構成も、ＳＫＥＷ測定回
路（ＳＫ２１）の内部構成と同一なので、これらの説明
は省略する。
Ｗ測定回路（ＳＫ２１）の内部構成を示す回路図であ
る。なお、ＳＫＥＷ測定回路（ＳＫ２２）、ＳＫＥＷ測
定回路（ＳＫ２３）、…の内部構成も、ＳＫＥＷ測定回
路（ＳＫ２１）の内部構成と同一なので、これらの説明
は省略する。
【００２４】ＳＫＥＷ測定回路（ＳＫ２１）に入力され
たストローブパルス（Ｓ２１）は、フリップフロップ
（ＦＦ１）のクロック入力端子に入力されると共に、バ
ッファ（ＢＵＦ１）に入力される。バッファ（ＢＵＦ
１）の出力は、フリップフロップ（ＦＦ２）のクロック
入力端子に入力されると共に、バッファ（ＢＵＦ２）に
入力される。同様に、バッファ（ＢＵＦ２）の出力は、
フリップフロップ（ＦＦ３）に入力されると共に、バッ
ファ（ＢＵＦ３）に入力され、バッファ（ＢＵＦ３）の
出力は、フリップフロップ（ＦＦ４）に入力されると共
に、バッファ（ＢＵＦ４）に入力される。バッファ（Ｂ
ＵＦ４）の出力は、フリップフロップ（ＦＦ５）に入力
される。
たストローブパルス（Ｓ２１）は、フリップフロップ
（ＦＦ１）のクロック入力端子に入力されると共に、バ
ッファ（ＢＵＦ１）に入力される。バッファ（ＢＵＦ
１）の出力は、フリップフロップ（ＦＦ２）のクロック
入力端子に入力されると共に、バッファ（ＢＵＦ２）に
入力される。同様に、バッファ（ＢＵＦ２）の出力は、
フリップフロップ（ＦＦ３）に入力されると共に、バッ
ファ（ＢＵＦ３）に入力され、バッファ（ＢＵＦ３）の
出力は、フリップフロップ（ＦＦ４）に入力されると共
に、バッファ（ＢＵＦ４）に入力される。バッファ（Ｂ
ＵＦ４）の出力は、フリップフロップ（ＦＦ５）に入力
される。
【００２５】また、ＳＫＥＷ測定回路（ＳＫ２１）に入
力されたデータストローブ（ＤＣＫ２）は、５つのフリ
ップフロップ（ＦＦ１〜ＦＦ５）のデータ入力端子に共
通に入力される。５つのフリップフロップ（ＦＦ１〜Ｆ
Ｆ５）のデータ出力端子からは、５ビットのＳＫＥＷデ
ータが出力される。すなわち、フリップフロップ（ＦＦ
１）のデータ出力端子からは、ＳＫＥＷデータ（ＳＫＤ
１）が出力され、フリップフロップ（ＦＦ２）のデータ
出力端子からは、ＳＫＥＷデータ（ＳＫＤ２）が出力さ
れ、以下同様に、フリップフロップ（ＦＦ３）からＳＫ
ＥＷデータ（ＳＫＤ３）が出力され、フリップフロップ
（ＦＦ４）からＳＫＥＷデータ（ＳＫＤ４）が出力さ
れ、フリップフロップ（ＦＦ５）からＳＫＥＷデータ
（ＳＫＤ５）が出力される。
力されたデータストローブ（ＤＣＫ２）は、５つのフリ
ップフロップ（ＦＦ１〜ＦＦ５）のデータ入力端子に共
通に入力される。５つのフリップフロップ（ＦＦ１〜Ｆ
Ｆ５）のデータ出力端子からは、５ビットのＳＫＥＷデ
ータが出力される。すなわち、フリップフロップ（ＦＦ
１）のデータ出力端子からは、ＳＫＥＷデータ（ＳＫＤ
１）が出力され、フリップフロップ（ＦＦ２）のデータ
出力端子からは、ＳＫＥＷデータ（ＳＫＤ２）が出力さ
れ、以下同様に、フリップフロップ（ＦＦ３）からＳＫ
ＥＷデータ（ＳＫＤ３）が出力され、フリップフロップ
（ＦＦ４）からＳＫＥＷデータ（ＳＫＤ４）が出力さ
れ、フリップフロップ（ＦＦ５）からＳＫＥＷデータ
（ＳＫＤ５）が出力される。
【００２６】図３は、本実施形態におけるＩＣ測定装置
（Ａ２）の動作を示すタイミングチャートである。ＩＣ
測定装置（Ａ２）が、被測定ＩＣ（Ｂ２）にクロック
（ＣＫ２）を送ると、被測定ＩＣ（Ｂ２）は、データス
トローブ（ＤＣＫ２）、データ（Ｄ２１）、データ（Ｄ
２２）、…を出力する。出力されたデータストローブ
（ＤＣＫ２）、データ（Ｄ２１）、データ（Ｄ２２）、
…が、再度、ＩＣ測定装置（Ａ２）に入力される。デー
タストローブ（ＤＣＫ２）、データ（Ｄ２１）、データ
（Ｄ２２）、…の立ち上がりエッジが出力されるタイミ
ングは、テストサイクル（ＴＣ２）内、すなわち時刻Ｔ
３１〜Ｔ３２の間で変化する。
（Ａ２）の動作を示すタイミングチャートである。ＩＣ
測定装置（Ａ２）が、被測定ＩＣ（Ｂ２）にクロック
（ＣＫ２）を送ると、被測定ＩＣ（Ｂ２）は、データス
トローブ（ＤＣＫ２）、データ（Ｄ２１）、データ（Ｄ
２２）、…を出力する。出力されたデータストローブ
（ＤＣＫ２）、データ（Ｄ２１）、データ（Ｄ２２）、
…が、再度、ＩＣ測定装置（Ａ２）に入力される。デー
タストローブ（ＤＣＫ２）、データ（Ｄ２１）、データ
（Ｄ２２）、…の立ち上がりエッジが出力されるタイミ
ングは、テストサイクル（ＴＣ２）内、すなわち時刻Ｔ
３１〜Ｔ３２の間で変化する。
【００２７】まず、データストローブ（ＤＣＫ２）のタ
イミングが測定される動作を説明する。被測定ＩＣ（Ｂ
２）から出力されたデータストローブ（ＤＣＫ２）は、
ＩＣ測定装置（Ａ２）内の電圧比較器（Ｖ２１）を介し
て、論理比較器（ＣＭＰ２１）内のＳＫＥＷ測定回路
（ＳＫ２１）に取り込まれる。
イミングが測定される動作を説明する。被測定ＩＣ（Ｂ
２）から出力されたデータストローブ（ＤＣＫ２）は、
ＩＣ測定装置（Ａ２）内の電圧比較器（Ｖ２１）を介し
て、論理比較器（ＣＭＰ２１）内のＳＫＥＷ測定回路
（ＳＫ２１）に取り込まれる。
【００２８】タイミングジェネレータ（ＴＧ２１）から
出力され、ＳＫＥＷ測定回路（ＳＫ２１）に入力される
ストローブパルス（Ｓ２１）の立ち上がりエッジのタイ
ミングは、テストサイクル（ＴＣ２）内の時刻Ｔ４１に
設定される。
出力され、ＳＫＥＷ測定回路（ＳＫ２１）に入力される
ストローブパルス（Ｓ２１）の立ち上がりエッジのタイ
ミングは、テストサイクル（ＴＣ２）内の時刻Ｔ４１に
設定される。
【００２９】ＳＫＥＷ測定回路（ＳＫ２１）に入力され
たストローブパルス（Ｓ２１）は、図２に示したフリッ
プフロップ（ＦＦ１）のクロック入力端子に入力される
と共に、バッファ（ＢＵＦ１）に入力される。バッファ
（ＢＵＦ１）の出力は、フリップフロップ（ＦＦ２）の
クロック入力端子に入力されると共に、バッファ（ＢＵ
Ｆ２）に入力される。同様に、バッファ（ＢＵＦ２）の
出力は、フリップフロップ（ＦＦ３）に入力されると共
に、バッファ（ＢＵＦ３）に入力され、バッファ（ＢＵ
Ｆ３）の出力は、フリップフロップ（ＦＦ４）に入力さ
れると共に、バッファ（ＢＵＦ４）に入力される。バッ
ファ（ＢＵＦ４）の出力は、フリップフロップ（ＦＦ
５）に入力される。
たストローブパルス（Ｓ２１）は、図２に示したフリッ
プフロップ（ＦＦ１）のクロック入力端子に入力される
と共に、バッファ（ＢＵＦ１）に入力される。バッファ
（ＢＵＦ１）の出力は、フリップフロップ（ＦＦ２）の
クロック入力端子に入力されると共に、バッファ（ＢＵ
Ｆ２）に入力される。同様に、バッファ（ＢＵＦ２）の
出力は、フリップフロップ（ＦＦ３）に入力されると共
に、バッファ（ＢＵＦ３）に入力され、バッファ（ＢＵ
Ｆ３）の出力は、フリップフロップ（ＦＦ４）に入力さ
れると共に、バッファ（ＢＵＦ４）に入力される。バッ
ファ（ＢＵＦ４）の出力は、フリップフロップ（ＦＦ
５）に入力される。
【００３０】バッファ（ＢＵＦ１）、バッファ（ＢＵＦ
２）、バッファ（ＢＵＦ３）、バッファ（ＢＵＦ４）の
信号伝達における遅延時間は、いずれも等しい。また、
これらのバッファ間の配線も、それぞれ等しい配線遅延
時間をもつ。従って、バッファ（ＢＵＦ１）に入力され
たストローブパルス（Ｓ２１）は、バッファ（ＢＵＦ
１）からバッファ（ＢＵＦ４）へ伝達される過程で、順
次、遅延してゆく。従って、バッファ（ＢＵＦ１）から
フリップフロップ（ＦＦ２）のクロック入力端子に送ら
れるストローブパルスのタイミングは、時刻Ｔ４１から
わずかに遅れた時刻Ｔ４２となり、バッファ（ＢＵＦ
２）からフリップフロップ（ＦＦ３）に送られるストロ
ーブパルスのタイミングは、さらに遅れた時刻Ｔ４３と
なり、バッファ（ＢＵＦ３）からフリップフロップ（Ｆ
Ｆ４）に送られるストローブパルスのタイミングは、さ
らに遅れた時刻Ｔ４４となり、バッファ（ＢＵＦ４）か
らフリップフロップ（ＦＦ５）に送られるストローブパ
ルスのタイミングは、さらに遅れた時刻Ｔ４５となる。
２）、バッファ（ＢＵＦ３）、バッファ（ＢＵＦ４）の
信号伝達における遅延時間は、いずれも等しい。また、
これらのバッファ間の配線も、それぞれ等しい配線遅延
時間をもつ。従って、バッファ（ＢＵＦ１）に入力され
たストローブパルス（Ｓ２１）は、バッファ（ＢＵＦ
１）からバッファ（ＢＵＦ４）へ伝達される過程で、順
次、遅延してゆく。従って、バッファ（ＢＵＦ１）から
フリップフロップ（ＦＦ２）のクロック入力端子に送ら
れるストローブパルスのタイミングは、時刻Ｔ４１から
わずかに遅れた時刻Ｔ４２となり、バッファ（ＢＵＦ
２）からフリップフロップ（ＦＦ３）に送られるストロ
ーブパルスのタイミングは、さらに遅れた時刻Ｔ４３と
なり、バッファ（ＢＵＦ３）からフリップフロップ（Ｆ
Ｆ４）に送られるストローブパルスのタイミングは、さ
らに遅れた時刻Ｔ４４となり、バッファ（ＢＵＦ４）か
らフリップフロップ（ＦＦ５）に送られるストローブパ
ルスのタイミングは、さらに遅れた時刻Ｔ４５となる。
【００３１】従って、各フリップフロップは、それぞ
れ、わずかに異なるタイミングでデータストローブ（Ｄ
ＣＫ２）を保持する。すなわち、フリップフロップ（Ｆ
Ｆ１）は、時刻Ｔ４１にデータストローブ（ＤＣＫ２）
を保持し、フリップフロップ（ＦＦ２）は時刻Ｔ４２に
保持し、フリップフロップ（ＦＦ３）は時刻Ｔ４３に保
持し、フリップフロップ（ＦＦ４）は時刻Ｔ４４に保持
し、フリップフロップ（ＦＦ５）は時刻Ｔ４５に保持す
る。そして、これらの保持された値が、５ビットのＳＫ
ＥＷデータＳＫＤ１〜５とされ、論理比較器（ＣＭＰ２
１）を介して、ＣＰＵ（Ｃ２）に送られる。
れ、わずかに異なるタイミングでデータストローブ（Ｄ
ＣＫ２）を保持する。すなわち、フリップフロップ（Ｆ
Ｆ１）は、時刻Ｔ４１にデータストローブ（ＤＣＫ２）
を保持し、フリップフロップ（ＦＦ２）は時刻Ｔ４２に
保持し、フリップフロップ（ＦＦ３）は時刻Ｔ４３に保
持し、フリップフロップ（ＦＦ４）は時刻Ｔ４４に保持
し、フリップフロップ（ＦＦ５）は時刻Ｔ４５に保持す
る。そして、これらの保持された値が、５ビットのＳＫ
ＥＷデータＳＫＤ１〜５とされ、論理比較器（ＣＭＰ２
１）を介して、ＣＰＵ（Ｃ２）に送られる。
【００３２】論理比較器（ＣＭＰ２１）は、５ビットの
ＳＫＥＷデータＳＫＤ１〜５から、データストローブ
（ＤＣＫ１）のエッジが出力されたタイミングを検出
し、また、５ビットのＳＫＥＷデータＳＫＤ１〜５と、
期待値パターン（Ｋ２１）とを比較する。
ＳＫＥＷデータＳＫＤ１〜５から、データストローブ
（ＤＣＫ１）のエッジが出力されたタイミングを検出
し、また、５ビットのＳＫＥＷデータＳＫＤ１〜５と、
期待値パターン（Ｋ２１）とを比較する。
【００３３】データ（Ｄ２１）、データ（Ｄ２２）、…
のタイミングが測定される動作も、上述したデータスト
ローブ（ＤＣＫ２）のタイミングが測定される動作と同
様である。
のタイミングが測定される動作も、上述したデータスト
ローブ（ＤＣＫ２）のタイミングが測定される動作と同
様である。
【００３４】図４は、測定されたＳＫＥＷデータＳＫＤ
１〜５と、これらのＳＫＥＷデータＳＫＤ１〜５から、
ＣＰＵ（Ｃ２）が算出するデータとの一例を示す図であ
る。すなわち、ＣＰＵ（Ｃ２）は、データストローブ
（ＤＣＫ２）を基準にしたＳＫＥＷ値を算出する。すな
わち、ＣＰＵ（Ｃ２）は、同一のストローブパルスのタ
イミングで保持されたＳＫＥＷデータどうし、例えば、
データストローブ（ＤＣＫ２）のＳＫＥＷデータと、デ
ータ（Ｄ２１）のＳＫＥＷデータとの排他的論理和（Ｅ
ＯＲ）をとり、Ｈレベルとなるビットの数から、データ
ストローブ（ＤＣＫ２）を基準にしたＳＫＥＷ値を算出
する。
１〜５と、これらのＳＫＥＷデータＳＫＤ１〜５から、
ＣＰＵ（Ｃ２）が算出するデータとの一例を示す図であ
る。すなわち、ＣＰＵ（Ｃ２）は、データストローブ
（ＤＣＫ２）を基準にしたＳＫＥＷ値を算出する。すな
わち、ＣＰＵ（Ｃ２）は、同一のストローブパルスのタ
イミングで保持されたＳＫＥＷデータどうし、例えば、
データストローブ（ＤＣＫ２）のＳＫＥＷデータと、デ
ータ（Ｄ２１）のＳＫＥＷデータとの排他的論理和（Ｅ
ＯＲ）をとり、Ｈレベルとなるビットの数から、データ
ストローブ（ＤＣＫ２）を基準にしたＳＫＥＷ値を算出
する。
【００３５】例えば、データストローブ（ＤＣＫ２）の
ＳＫＥＷデータと、データ（Ｄ２２）のＳＫＥＷデータ
との排他的論理和（ＥＯＲ）の結果を見ると、Ｈレベル
となるビットの数は１ビットであり、このビットは、時
刻Ｔ４３から時刻Ｔ４４までの時間に相当している。従
って、この時間を、データストローブ（ＤＣＫ２）を基
準にしたＳＫＥＷ値とすればよい。
ＳＫＥＷデータと、データ（Ｄ２２）のＳＫＥＷデータ
との排他的論理和（ＥＯＲ）の結果を見ると、Ｈレベル
となるビットの数は１ビットであり、このビットは、時
刻Ｔ４３から時刻Ｔ４４までの時間に相当している。従
って、この時間を、データストローブ（ＤＣＫ２）を基
準にしたＳＫＥＷ値とすればよい。
【００３６】なお、測定されたＳＫＥＷデータから、ス
トローブパルス（Ｓ２１等）の立ち上がりエッジの時刻
Ｔ４１を基準にしたタイミングを算出することも可能で
ある。
トローブパルス（Ｓ２１等）の立ち上がりエッジの時刻
Ｔ４１を基準にしたタイミングを算出することも可能で
ある。
【００３７】また、ストローブパルスＳ２１、Ｓ２２、
Ｓ２３、…のタイミングを一致させれば、データストロ
ーブＤＣＫ２およびデータＤ２１、Ｄ２２、…のタイミ
ングを同時に検出することができる。
Ｓ２３、…のタイミングを一致させれば、データストロ
ーブＤＣＫ２およびデータＤ２１、Ｄ２２、…のタイミ
ングを同時に検出することができる。
【００３８】
【発明の効果】本発明によれば、被測定ＩＣ（特にデー
タストローブ付きＩＣ）が出力する被測定データ（デー
タストローブまたはデータ）のタイミングを測定する際
に、１つのテストサイクル内の複数の時刻における被測
定データの状態を、１テストサイクルの期間内で検出す
ることができるので、被測定データのタイミングを高速
で測定することができ、測定時間を大幅に短縮すること
ができる。
タストローブ付きＩＣ）が出力する被測定データ（デー
タストローブまたはデータ）のタイミングを測定する際
に、１つのテストサイクル内の複数の時刻における被測
定データの状態を、１テストサイクルの期間内で検出す
ることができるので、被測定データのタイミングを高速
で測定することができ、測定時間を大幅に短縮すること
ができる。
【図１】 本発明の一実施形態におけるＩＣ測定装置
（Ａ２）の構成を示すブロック図である。
（Ａ２）の構成を示すブロック図である。
【図２】 ＩＣ測定装置（Ａ２）内のＳＫＥＷ測定回路
（ＳＫ２１）の内部構成を示す回路図である。
（ＳＫ２１）の内部構成を示す回路図である。
【図３】 本発明の一実施形態におけるＩＣ測定装置
（Ａ２）の動作を示すタイミングチャートである。
（Ａ２）の動作を示すタイミングチャートである。
【図４】 測定されたＳＫＥＷデータと、これらのＳＫ
ＥＷデータから算出されるデータとの一例を示す図であ
る。
ＥＷデータから算出されるデータとの一例を示す図であ
る。
【図５】 従来のＩＣ測定装置の構成を示すブロック図
である。
である。
【図６】 従来のＩＣ測定装置の動作を示すタイミング
チャートである。
チャートである。
Ａ１、Ａ２ ＩＣ測定装置 Ｂ１、Ｂ２ 被測定ＩＣ Ｃ１、Ｃ２ ＣＰＵ ＴＧ１１〜１３、ＴＧ２１〜２３ タイミングジェネレ
ータ Ｓ１１〜１３、Ｓ２１〜２３ ストローブパルス ＣＭＰ１１〜１３、ＣＭＰ２１〜２３ 論理比較器 Ｅ１１〜１３ エッヂサーチ回路 ＳＫ２１〜２３ ＳＫＥＷ測定回路 ＳＫＤ１〜５ ＳＫＥＷデータ Ｋ１１〜１３ 期待値 Ｋ２１〜２３ 期待値パターン Ｖ１１〜１３、Ｖ２１〜２３ 電圧比較器 ＣＫ１、２ クロック ＤＣＫ１、２ データストローブ Ｄ１１、１２、２１、２２ データ ＦＦ１〜５ フリップフロップ（保持手段） ＢＵＦ１〜４ バッファ（遅延手段）
ータ Ｓ１１〜１３、Ｓ２１〜２３ ストローブパルス ＣＭＰ１１〜１３、ＣＭＰ２１〜２３ 論理比較器 Ｅ１１〜１３ エッヂサーチ回路 ＳＫ２１〜２３ ＳＫＥＷ測定回路 ＳＫＤ１〜５ ＳＫＥＷデータ Ｋ１１〜１３ 期待値 Ｋ２１〜２３ 期待値パターン Ｖ１１〜１３、Ｖ２１〜２３ 電圧比較器 ＣＫ１、２ クロック ＤＣＫ１、２ データストローブ Ｄ１１、１２、２１、２２ データ ＦＦ１〜５ フリップフロップ（保持手段） ＢＵＦ１〜４ バッファ（遅延手段）
Claims (6)
- 【請求項１】 被測定ＩＣから出力されるデータストロ
ーブまたはデータの状態が変化するタイミングを測定す
るＩＣ測定装置において、 このＩＣ測定装置のテストサイクルに同期したストロー
ブパルスを出力するタイミングジェネレータと、 このタイミングジェネレータが出力したストローブパル
スを、順次、遅延させ、それぞれのエッジの時刻が異な
る、複数のストローブパルスを出力する遅延手段と、 この遅延手段が出力した、複数のストローブパルスに基
づいて、１つのテストサイクル内の複数の時刻における
データストローブまたはデータの状態を保持する保持手
段と、 この保持手段に保持された、複数の時刻におけるデータ
ストローブまたはデータの状態に基づいて、データスト
ローブまたはデータの状態が変化するタイミングを検出
する検出手段とを有することを特徴とするＩＣ測定装
置。 - 【請求項２】 前記遅延手段は、縦続接続された複数の
バッファによって構成され、 前記保持手段は、前記複数のバッファがそれぞれ出力す
る、複数のストローブパルスを、それぞれのクロック入
力端子に入力する複数のフリップフロップによって構成
されていることを特徴とする請求項１に記載のＩＣ測定
装置。 - 【請求項３】 前記保持手段は、 １つのテストサイクル内の複数の時刻におけるデータス
トローブの状態を保持する第１の保持手段と、 １つのテストサイクル内の複数の時刻におけるデータの
状態を保持する第２の保持手段とを有することを特徴と
する請求項１または２に記載のＩＣ測定装置。 - 【請求項４】 前記第１の保持手段に保持された、１つ
のテストサイクル内の複数の時刻におけるデータストロ
ーブの状態と、前記第２の保持手段に保持された、１つ
のテストサイクル内の複数の時刻におけるデータの状態
とに基づいて、データストローブを基準とした、データ
の出力タイミングを算出する算出手段を有することを特
徴とする請求項３に記載のＩＣ測定装置。 - 【請求項５】 前記算出手段は、前記第１の保持手段に
保持された、１つのテストサイクル内の複数の時刻にお
けるデータストローブの状態と、前記第２の保持手段に
保持された、１つのテストサイクル内の複数の時刻にお
けるデータの状態との排他的論理和をとることにより、
データストローブを基準とした、データの出力タイミン
グを算出することを特徴とする請求項４に記載のＩＣ測
定装置。 - 【請求項６】 前記第１の保持手段と、第２の保持手段
とには、同一時刻にストローブパルスが入力されること
を特徴とする請求項３から５のいずれかに記載のＩＣ測
定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000393841A JP2002196053A (ja) | 2000-12-25 | 2000-12-25 | Ｉｃ測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000393841A JP2002196053A (ja) | 2000-12-25 | 2000-12-25 | Ｉｃ測定装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002196053A true JP2002196053A (ja) | 2002-07-10 |
Family
ID=18859566
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000393841A Withdrawn JP2002196053A (ja) | 2000-12-25 | 2000-12-25 | Ｉｃ測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002196053A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103379A1 (fr) * | 2001-06-13 | 2002-12-27 | Advantest Corporation | Instrument destine a tester des dispositifs semi-conducteurs et procede destine a tester des dispositifs semi-conducteurs |
| JP2006300954A (ja) * | 2005-04-22 | 2006-11-02 | Agilent Technol Inc | 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること |
| JP2006329735A (ja) * | 2005-05-25 | 2006-12-07 | Agilent Technol Inc | 時間間隔測定方法および装置 |
| JP2008122422A (ja) * | 2001-06-13 | 2008-05-29 | Advantest Corp | 半導体デバイス試験装置、及び半導体デバイス試験方法 |
| JP2009509174A (ja) * | 2005-09-23 | 2009-03-05 | テラダイン・インコーポレーテッド | デジタル信号のタイミングを試験するためのストローブ技法 |
| WO2009061093A2 (en) * | 2007-11-06 | 2009-05-14 | International Business Machines Corporation | Storage array including a local clock buffer with programmable timing |
| US7558993B2 (en) | 2004-11-16 | 2009-07-07 | Samsung Electronics Co., Ltd. | Test apparatus for semiconductor memory device |
-
2000
- 2000-12-25 JP JP2000393841A patent/JP2002196053A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2002103379A1 (fr) * | 2001-06-13 | 2002-12-27 | Advantest Corporation | Instrument destine a tester des dispositifs semi-conducteurs et procede destine a tester des dispositifs semi-conducteurs |
| JP2008122422A (ja) * | 2001-06-13 | 2008-05-29 | Advantest Corp | 半導体デバイス試験装置、及び半導体デバイス試験方法 |
| US7558993B2 (en) | 2004-11-16 | 2009-07-07 | Samsung Electronics Co., Ltd. | Test apparatus for semiconductor memory device |
| JP2006300954A (ja) * | 2005-04-22 | 2006-11-02 | Agilent Technol Inc | 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること |
| JP4594896B2 (ja) * | 2005-04-22 | 2010-12-08 | ヴェリジー（シンガポール） プライベート リミテッド | 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること |
| JP2006329735A (ja) * | 2005-05-25 | 2006-12-07 | Agilent Technol Inc | 時間間隔測定方法および装置 |
| JP2009509174A (ja) * | 2005-09-23 | 2009-03-05 | テラダイン・インコーポレーテッド | デジタル信号のタイミングを試験するためのストローブ技法 |
| JP2009510403A (ja) * | 2005-09-23 | 2009-03-12 | テラダイン・インコーポレーテッド | デジタル信号にタイムスタンプを付与するためのストローブ技法 |
| WO2009061093A2 (en) * | 2007-11-06 | 2009-05-14 | International Business Machines Corporation | Storage array including a local clock buffer with programmable timing |
| WO2009061093A3 (en) * | 2007-11-06 | 2009-07-02 | Ibm | Storage array including a local clock buffer with programmable timing |
| KR101174568B1 (ko) | 2007-11-06 | 2012-08-16 | 인터내셔널 비지네스 머신즈 코포레이션 | 프로그램가능한 타이밍을 갖는 로컬 클럭 버퍼를 포함하는 스토리지 어레이 |
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