JPH10242951A - 疑似ランダムパターン同期引き込み回路 - Google Patents

疑似ランダムパターン同期引き込み回路

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JPH10242951A
JPH10242951A JP9043922A JP4392297A JPH10242951A JP H10242951 A JPH10242951 A JP H10242951A JP 9043922 A JP9043922 A JP 9043922A JP 4392297 A JP4392297 A JP 4392297A JP H10242951 A JPH10242951 A JP H10242951A
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JP
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circuit
pattern
bit
random pattern
pseudo
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JP9043922A
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English (en)
Inventor
Keiji Negi
啓二 根木
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Ando Electric Co Ltd
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Ando Electric Co Ltd
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Publication date
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    • HELECTRICITY
    • H04ELECTRIC COMMUNICATION TECHNIQUE
    • H04LTRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L1/00Arrangements for detecting or preventing errors in the information received
    • H04L1/20Arrangements for detecting or preventing errors in the information received using signal quality detector

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  • Engineering & Computer Science (AREA)
  • Quality & Reliability (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Detection And Prevention Of Errors In Transmission (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【目的】 受信されるPNパターンと基準のPNパター
ンとの同期確立の確度を向上させることにより同期確立
する間での時間を短縮するPNパターン同期引き込み回
路を提供することを目的とする。 【構成】 受信データ入力端子1に入力される受信デー
タの連続したNビットのパターンから他のxビット連続
したPNパターンを出力するPNパターン演算回路7
と、PNパターン演算回路7の出力と受信データの対応
する連続したxビットを入力とする比較回路5と、比較
回路6の出力を1パルスのみを通過させ、並列PNパタ
ーンン発生回路4のラッチ信号入力端子11に出力する
ワンショット回路5と、受信データを遅延させて出力す
る遅延回路8と、遅延回路の出力と並列PNパターン発
生回路4の出力を入力とし、比較結果出力をビット誤り
検出出力端子5に出力するビット誤り検出回路9から構
成される。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】この発明は、ビット誤り評価
装置に関するものであり、さらに詳しくは、送信装置か
ら受信装置に送られてきた疑似ランダムパターン(以
下、「PNパターン」という。)と、受信装置における
PNパターン発生回路の発生する基準のPNパターンと
の同期引き込み動作を行うPNパターン同期引き込み回
路に係わるものである。
【0002】
【従来の技術】通信用のデバイス、伝送装置、伝送線路
等の受信信号のビット誤りを評価するにあたっては、P
Nパターンが良く使用されている。この受信信号のビッ
ト誤りを評価するビット誤り評価装置においては、受信
信号と、受信装置内部で発生する基準信号とが比較さ
れ、誤っているビットが検出される。
【0003】具体的には、送信装置で発生したPNパタ
ーンが、デバイス、あるいは伝送装置等を経由して受信
装置で受信され、この受信されたPNパターンと、受信
装置内に持つPNパターン発生回路の発生する基準のP
Nパターンとが比較され、誤っているビットが検出され
る。このビット誤り評価装置においては、受信されたP
Nパターンと基準のPNパターンとを同期させるPNパ
ターン同期引き込み回路が必要となる。
【0004】図4に、このPNパターン同期引き込み回
路の従来例のブロック図が示されている。同図において
符号1は受信データ入力端子、3はビット誤り検出出力
端子、4は並列PNパターン発生回路、8は遅延回路、
9はビット誤り検出回路、10は並列PNパターン発生
回路4のラッチデータ入力端子、11は並列PNパター
ン発生回路4のラッチ信号入力端子、12はラッチ信号
入力端子を示している。このうち、nビットの並列のP
Nパターンを出力する並列パターン発生回路4について
説明する。
【0005】図7には、この並列パターン発生回路4の
原型の回路である直列PNパターン発生回路が示されて
いる。この直列パターン発生回路は、シリアルのPNパ
ターンを出力するものである。このPNパターン発生回
路は、N個のフリップフロップ回路22−1〜22−X
によるシフトレジスタと、1番目のフリップフロップ回
路22−1とj番目のフリップフロップ回路22−jの
出力の排他的論理和を演算しX番目のフリップフロップ
回路22−Xに入力するEXOR回路23から構成され
ている。なお、同図において、21はシリアルPNパタ
ーン出力端子であり、このシリアルPNパターン出力端
子からは、(2x −1)ビットの周期でX段のPNパタ
ーンが出力される。また、この直列PNパターン発生回
路の特性は、jの値を、それぞれの段数によって、決め
られた固有の値とすれば、 f(a)= ax +aj +1 ・・・(1) という特性多項式で表せる。そして、この特性多項式か
ら基準のPNパターンが求められる。
【0006】ところで、高速で動作する測定器において
は、シリアルの信号をパラレルに変換して、より遅い速
度で信号処理を行う。すなわち、送信側では、パラレル
信号を発生させ、それを信号処理した後に多重回路で、
高速なシリアル信号に変換する。また、受信側では、シ
リアル信号を受けて分離回路で低速なパラレル信号に変
換し、信号処理を行う。
【0007】ここで、このパラレルのPNパターンを出
力するPNパターン発生回路のことを並列PNパターン
発生回路という。この並列PNパターン発生回路では、
直列化(シリアル化)後にPNパターンが得られる。ま
た、PNパターンを一定ビット毎にサンプリングした結
果は、元のPNパターンになるという性質から、それぞ
れのビット出力もPNパターンである。
【0008】図8には、パラレルのPNパターンを出力
する並列PNパターン発生回路4の具体的な回路構成が
示されている。この並列PNパターン発生回路4は、並
列信号数nだけのフリップフロップ回路34−1〜34
−nと次のPNパターンの状態を演算するEXOR回路
36とから構成されている。また、この並列PNパター
ン発生回路4は、フリップフロップ回路34−1〜34
−nの初期値を入力するために、ラッチデータ入力端子
31とラッチ信号入力端子32とセレクタ回路35−1
〜35−nを備えている。ここで、セレクタ回路35−
1〜35−nは、通常、PNパターンを出力している時
には、EXOR回路36の出力を選択し、フリップフロ
ップ回路34−1〜34−nに初期値を設定する時に
は、ラッチ信号入力端子32の状態により、ラッチデー
タ入力端子31の入力を選択する動きをする。
【0009】次に図4のPNパターン同期引き込み回路
の動作について、図5のタイムチャートを用いて説明す
る。同図では、受信データの各ビットには、説明のため
にPN(1)、PN(2)、・・・というように符号を
つけてある。ここでは、PN(2N+2)にビット誤り
が発生し、誤って受信されたと想定する。まず、受信デ
ータ入力端子1に受信装置に受信された被測定データと
なるシリアル受信データの並列化後のn本並列の受信デ
ータが入力される。一方、ラッチ信号入力信号端子12
にはラッチ信号が入力され、受信データが並列PNパタ
ーン発生回路4の内部のフリップフロップ回路に読み込
まれる。そうすることにより、受信データと並列PNパ
ターン発生回路の出力するPNパターンとが同期して、
誤り測定が可能となる。
【0010】受信データがフリップフロップ回路に読み
込まれると、並列PNパターン発生回路4は、読み込ん
だPN(1)〜PN(n)を初期値として、誤り測定の
基準となるnビットの並列のPNパターンを発生する。
【0011】受信データと基準のPNパターンとの比較
は、受信データを遅延回路8で同期引き込みに必要とな
った分だけ遅延させて行われる。そして、遅延回路8の
出力と並列PNパターン発生回路7のそれぞれ対応する
ビットとがビット誤り検出回路9で比較される。具体的
には、図5のタイムチャートに示すように、遅延回路8
は、受信データ入力を1クロック遅延させて出力させ、
遅延回路8の出力の各ビットと並列PNパターン発生回
路4のそれぞれ対応するビットとがビット誤り検出回路
9で比較され、その結果がビット誤り検出出力端子3に
出力される。ここでは、PN(2n+2)が誤って受信
されているために、ビット誤り検出出力端子3には、そ
のビットに対して、誤り検出出力信号が発生する。
【0012】
【発明が解決しようとする課題】上記のように、従来技
術のPNパターン同期引き込み回路においては、受信デ
ータ入力端子1に入力される受信データがラッチ信号入
力端子12に入力されるラッチ信号により、並列PNパ
ターン発生回路4に読み込まれる。そして、読み込まれ
た値を初期値として、並列PNパターン発生回路4が受
信データに同期した基準のPNパターンを出力すること
により、同期引き込み動作が行われる。このとき、ラッ
チ信号入力端子12に入力されるラッチ信号は、任意の
タイミングで入力される。従って、エラーが発生してい
るビットを並列PNパターン発生回路4が読み込み、間
違った初期値で並列PNパターン発生回路4が動作する
可能性がある。
【0013】その時の例が、図6のタイムチャートに示
されている。図6は、図4に示す従来技術におけるビッ
ト誤り測定が不能となる時の動作を説明するタイムチャ
ートである。この図6のタイムチャートでは、図5のタ
イムチャートと同様に、受信パターン入力端子1に入力
される信号の各ビットにPN(1)、PN(2)、・・
・というように符号をつけ、PN(n+2)にビット誤
りが発生していることを想定している。
【0014】受信データが受信され、同期を引き込むた
めに、ラッチ信号入力端子12にラッチ信号が入力され
る。そして、ラッチ信号により、並列PNパターン発生
回路4に初期値が設定される。ところが、ラッチ信号が
入力された時点での受信データにビット誤りが発生して
いると、PNパターン発生回路4には、誤ったデータが
設定される。従って、並列PNパターン発生回路4の次
の状態は、受信データに同期していない、他の不明なパ
ターンを出力することになる。その結果、受信データと
基準データが同期していないために、ビット誤りの測定
は行えなくなる。その後は、受信データと基準データが
同期していないことを検出し、再度誤りのない受信デー
タをラッチするように、ラッチ信号を入力する必要があ
る。
【0015】すなわち、従来のPNパターン同期引き込
み回路においては、受信データ入力端子1に入力される
受信データを、ラッチ信号入力端子12に任意のタイミ
ングで入力される信号により、並列PNパターン発生回
路4が読み込み、受信データと基準データの同期引き込
みを行う。そのために、ビット誤りが発生したビットが
並列PNパターン発生回路4に読み込まれる可能性があ
り、そのときには、同期していないことを検出し、再
度、同期引き込み動作を行う必要がある。その結果、同
期引き込みが完了するまでの時間が長くなるという問題
点がある。
【0016】
【課題を解決するための手段】上述した問題点を解決す
るために、本発明によるPNパターン同期引き込み回路
は、受信データ入力端子に入力される受信データの連続
したNビットを入力とし、受信データの連続したNビッ
トを受信し、受信したNビットデータとは共通ビットの
無い連続したxビット疑似ランダムパターンを出力する
疑似ランダムパターン演算回路と、受信データ中の連続
したxビットであって、疑似ランダムパターン演算回路
から出力された疑似ランダムパターンに対応する連続し
たxビットと疑似ランダムパターン演算回路の出力とを
受信し、それぞれのビットの比較を行い、全ビットが一
致していたときのみに、一致検出信号を出力する比較回
路と、ラッチ開始信号入力端子に開始信号が入力された
後、比較回路の出力を1パルスのみを通過させ、並列P
Nパターン発生回路のラッチ信号入力端子に出力するワ
ンショット回路と、受信データ入力端子に入力されるn
ビット並列の受信データを遅延させて出力する遅延回路
と、遅延回路の出力と並列PNパターン発生回路の出力
を入力とし、それぞれのビットの比較を行い、その結果
をビット誤り検出出力端子に出力するビット誤り検出回
路とを有する。
【0017】この疑似ランダムパターン同期引き込み回
路によれば、並列PNパターン発生回路の初期値は、誤
ったビットを初期値とする可能性が少なくなり、結果と
して、同期引き込みが完了するまでの時間が短縮化され
る。
【0018】
【発明の実施の形態】次に、本発明について、図面を参
照して説明する。図1は、本発明の実施の形態を示すブ
ロック図である。図1において、1は受信データ入力端
子、2はラッチ開始信号入力端子、3はビット誤り検出
出力端子、4は並列PNパターン発生回路、5はワンシ
ョット回路、6は比較回路、7はPNパターン演算回
路、8は遅延回路、9はビット誤り検出回路、10は並
列PNパターン発生回路4のラッチデータ入力端子、1
1は並列PNパターン発生回路4のラッチ信号入力端子
である。
【0019】図1で受信データ入力端子1に入力された
受信データは、遅延回路8と、並列PNパターン発生回
路4のラッチデータ入力端子10に入力される。また、
受信データ中のある連続したNビットは、PNパターン
演算回路7に入力される。そして、入力されたNビット
のパターン列から、それらから何ビットか離れたところ
にあるxビットのPNパターン列が演算される。この演
算はPNパターン演算回路7で行われる。
【0020】このPNパターン演算回路7の構成につい
て、以下に説明する。図2は、PNパターン演算回路7
のブロック図である。同図において、17−i(i=1
〜x)はiビット後演算回路である。
【0021】このiビット後演算回路においては、ある
PNパターン列からiビット遅らせたPNパターンを求
めるために、ai がPNパターンの特性多項式f(a)
で割られ、その剰余多項式r(a)が求められる。そし
て、この剰余多項式r(a)からEXORで構成される
iビット後演算回路17−iが構成される。例えば、特
性多項式が、 f(a)=a7 +a1 +1 ・・・(2) というPN段数7段で、あるビットPN(y)の8ビッ
ト後のビットの値PN(y+8)を求めたいというとき
には、まず、a8 が式(2)の特性多項式で割られ、剰
余多項式が求められる。この場合の剰余多項式r(a)
は、 r(a)=a2 +a1 ・・・(3) となる。この剰余多項式をEXORで構成する回路に置
き換えるときには、それぞれの対応したビットのEXO
Rの演算が行われる。具体的には、あるビットPN
(y)の2ビット後のビットPN(y+2)と1ビット
後のビットPN(y+1)の排他的論理和が演算され
る。
【0022】このようにして、あるPNパターン列から
iビット後演算回路17−iにより、連続したxビット
の別のPNパターン列が求められる。
【0023】この場合の、剰余多項式r(a)の次数
は、必ず式(1)の特性多項式の次数、すなわち発生す
るPNパターンのPN段数Xよりも小さくなる。このこ
とは、PNパターンの任意のあるビットPN(y)から
iビット離れたビットPN(y+i)を求めるために
は、ビットPN(y)の後のXビット以内のビットの値
が必要であることを意味する。すなわち、PNパターン
演算回路7に入力されるビット数Nは、受信されるPN
段数X以上必要である。
【0024】PNパターン演算回路7に入力されたパタ
ーン列から求められた他のPNパターン列は、比較回路
6に入力される。比較回路6の他の入力端には、受信デ
ータ入力端子1のnビットのうち、PNパターン演算回
路7の出力に対応したビットが入力される。例えば、P
Nパターン演算回路7の入力が受信データ端子1の1ビ
ット目からNビット目までを入力とし、それらの次のx
ビット連続したPNパターンを出力すると、比較回路6
の他の入力端子に、受信データ入力端子1の(N+1)
ビット目から(N+x)ビット目までが入力される。比
較回路6では、2種の入力データの各ビット比較を行
い、全てのビットが一致していたときに、一致検出出力
信号を出力する。
【0025】ワンショット回路5は、比較回路6の出力
信号とラッチ開始信号入力端子2からの信号を入力と
し、このワンショット回路5の出力は、並列PNパター
ン発生回路4のラッチ信号入力端子11に入力される。
ワンショット回路5では、比較回路6で出力されるパル
スを、ラッチ開始信号入力端子2に信号が入力された
後、最初の1パルスだけ通過させ、その後は、ゲートを
閉じて通過させない。
【0026】並列PNパターン発生回路4は、図8と同
様に構成され、ワンショット回路5からパルスが入力さ
れると、受信データ入力端子1に入力されているパター
ンを初期値として読み込み、それ以後は初期値から続く
PNパターンを出力する。ビット誤り検出回路9は、受
信データを遅延させる遅延回路8と基準のPNパターン
を発生する並列PNパターン発生回路4の出力をそれぞ
れのビットで比較し、異なっているビットに対して、誤
り検出信号を誤り検出出力端子3に出力する。
【0027】次に、図1の本発明によるPNパターン発
生回路の実際の動作を図3のタイムチャートを参照して
説明する。同図では、図5のタイムチャートと同様に受
信データの各ビットにはPN(1)、PN(2)、・・
・というように符号をつけ、PN(N+2)、PN(n
+2)、PN(3n+2)が誤って受信されたと想定し
ている。
【0028】まず、受信データ入力端子1に被測定デー
タとなるn本並列の受信データが入力される。そして、
その受信データと基準パターンの同期を取るために、ラ
ッチ開始信号入力端子2にラッチ開始信号が入力され
る。
【0029】ラッチ開始信号が入力されると、PNパタ
ーン演算回路7では、受信データの1〜Nビット目か
ら、それに続くxビット連続したPNパターンが演算さ
れる。例えば、タイムチャートで受信データ入力端子1
にPN(1)からPN(n)が入力された最初の状態で
は、PNパターン演算回路7はxビット連続したPNパ
ターンが演算され、PNパターン列PN(N+1)から
PN(N+x)が出力される。この場合、受信データ入
力端子1にPN(n+2)が誤って入力された場合を考
えると、PNパターン演算回路7に誤ったPNパターン
が入力されるため、不明なパターンが出力されることに
なる。それ以降も同様に、受信データの1ビット目から
Nビット目までの間に誤りの無いときには、それに続く
PNパターン列がPNパターン演算回路7から出力さ
れ、誤りがあるときには、他の不明なパターンがPNパ
ターン演算回路7から出力される。
【0030】比較回路6では、受信データ入力端子1の
(N+1)〜(N+x)ビット目とPNパターン演算回
路7の出力の各ビットが比較され、全て一致していたと
きのみ、一致パルスを出力する。最初の状態では、受信
データ入力端子1の(N+2)ビット目が誤って受信さ
れているため、比較回路6はパルスを出力しない。ま
た、次の状態においては、PN(n+2)が誤って受信
されているために、PN演算回路7の出力が他のパター
ン列を出力している状態にあり、一致パルスを出力しな
い。3番目の状態で初めて、PN(2n+1)〜PN
(3n)が正しく入力されるため、一致検出パルスが出
力される。
【0031】ワンショット回路6はラッチ開始信号入力
端子2に信号が入力されてからのパルスを1パルスだけ
出力する。図3のタイムチャートにおいても、1パルス
のみを出力し、それ以降のパルスは出力していない。
【0032】ワンショット回路6がパルスを出力する
と、並列PNパターン発生回路4はその時点の受信デー
タ入力端子1に入力されているデータPN(2n+1)
からPN(3n)を取り込み、受信データと基準のPN
パターンとが同期する。同期してから、実際のビット誤
りの測定が開始される。そして、PN(3n+2)がビ
ット誤りをおこし、誤って受信されているために、ビッ
ト誤り検出回路9がビット誤りを検出し、ビット誤り検
出出力端子3の2ビット目に誤り検出信号が出力され
る。
【0033】
【発明の効果】以上説明したように、本発明によるPN
パターン同期引き込み回路は、PNパターン演算回路7
により、入力したPNパターンから何ビットかずれた他
のPNパターンを演算し、その演算結果と受信データの
対応するビットを比較し、一致していた受信データのみ
を、並列PNパターン発生回路の初期値に設定する。そ
のため、並列PNパターン発生回路の初期値は、誤った
ビットを初期値とする可能性が少なくなり、結果とし
て、同期引き込みが完了するまでの時間が短縮化される
という効果がある。
【図面の簡単な説明】
【図1】本発明の一実施の形態にかかる疑似ランダムパ
ターン同期引き込み回路の構成を示すブロック図であ
る。
【図2】図1の実施の形態におけるPNパターン演算回
路のブロック図である。
【図3】図1の実施の形態における動作を説明するタイ
ムチャートである。
【図4】従来技術による疑似ランダムパターン同期引き
込み回路の一例を示すブロック図である。
【図5】図4に示す構成における動作を説明するタイム
チャートである。
【図6】図4に示す構成におけるビット誤り測定が不能
となる時の動作を説明するタイムチャートである。
【図7】シリアルの疑似ランダムパターンを出力する疑
似ランダムパターン発生回路の構成を示したブロック図
である。
【図8】n本並列の疑似ランダムパターンを出力する並
列疑似ランダムパターン発生回路の構成を示したブロッ
ク図である。
【符号の説明】
1 受信データ入力端子 2 ラッチ開始信号入力端子 3 ビット誤り検出出力端子 4 並列疑似ランダムパターン発生回路 5 ワンショット回路 6 比較回路 7 疑似ランダムパターン演算回路 8 遅延回路 9 ビット誤り検出回路 10 並列PNパターン発生回路のラッチデータ入力端
子 11 並列PNパターン発生回路のラッチ信号入力端子

Claims (3)

    【特許請求の範囲】
  1. 【請求項1】 受信データ入力端子(1)に入力されるn
    ビット並列の受信データと並列疑似ランダムパターン発
    生回路(4)の発生するnビット並列の疑似ランダムパタ
    ーンとの同期引き込みを、前記受信データを、ラッチ信
    号入力端子(11)で受信したラッチ信号に応じて、前記並
    列疑似ランダムパターン発生回路(4)に取り込む疑似ラ
    ンダムパターン同期引き込み回路において、 前記受信データの連続したNビットを受信し、受信した
    Nビットデータとは共通ビットの無い連続したxビット
    疑似ランダムパターンを出力する疑似ランダムパターン
    演算回路(7)と、 前記受信データ中の連続したxビットであって、前記疑
    似ランダムパターン演算回路(7)から出力された疑似ラ
    ンダムパターンに対応する連続したxビットと前記疑似
    ランダムパターン演算回路(7)の出力を受信し、それぞ
    れのビットの比較を行い、全ビットが一致していたとき
    のみに、一致検出信号を出力する比較回路(6)と、 ラッチ開始信号入力端子(2)に開始信号が入力された
    後、前記比較回路(6)の出力における最初の1パルスの
    みを通過させ、前記並列疑似ランダムパターン発生回路
    (4)のラッチ信号入力端子(11)へ向けて出力するワンシ
    ョット回路(5)と、 前記受信データを遅延させて出力する遅延回路(8)と、 前記遅延回路(8)の出力と前記並列疑似ランダムパター
    ン発生回路(4)の出力とを受信し、それぞれのビットの
    比較を行い、その結果をビット誤り検出出力端子(3)に
    出力するビット誤り検出回路(9)とを具備することを特
    徴とする疑似ランダムパターン同期引き込み回路。
  2. 【請求項2】 請求項1の記載の疑似ランダムパターン
    同期引き込み回路において、前記比較回路(6)に入力さ
    れるデータは、前記疑似ランダムパターン演算回路(7)
    に入力されるデータの次に続くデータであることを特徴
    とする疑似ランダムパターン同期引き込み回路。
  3. 【請求項3】 請求項1の記載の疑似ランダムパターン
    同期引き込み回路において、前記Nの値は前記並列疑似
    ランダムパターン発生回路(4)で発生するPN段数以上
    の値であることを特徴とする疑似ランダムパターン同期
    引き込み回路。
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