JPH0832564A - 同期検出回路 - Google Patents
同期検出回路Info
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- JPH0832564A JPH0832564A JP6186280A JP18628094A JPH0832564A JP H0832564 A JPH0832564 A JP H0832564A JP 6186280 A JP6186280 A JP 6186280A JP 18628094 A JP18628094 A JP 18628094A JP H0832564 A JPH0832564 A JP H0832564A
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
- H04L7/043—Pseudo-noise [PN] codes variable during transmission
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】
【目的】 ＰＮパターン中の検出パターンにエラーがあ
ると同期検出が行えなくなるという問題を解消するとと
もに、ＰＮパターンの周期とは関係のない周期でマスク
される試験パターンにおいても同期検出が行える同期検
出回路を提供する。 【構成】 第１の検出パターン入力７−１と第２の検出
パターン入力７ー２を備え、受信データ入力６のデータ
と疑似ランダムパターン発生回路４が出力するデータに
同時に第１の検出パターンが発生した事を検出する第１
の一致検出回路３−１と、受信データ入力６のデータと
疑似ランダムパターン発生回路４が出力するデータに同
時に第２の検出パターンが発生した事を検出する第２の
一致検出回路３−２を備える。第１の検出回路３−１と
第２の検出回路３−２のどちらか一方に一致検出信号を
出力発生したときに同期検出出力８に同期検出信号を出
力する。
ると同期検出が行えなくなるという問題を解消するとと
もに、ＰＮパターンの周期とは関係のない周期でマスク
される試験パターンにおいても同期検出が行える同期検
出回路を提供する。 【構成】 第１の検出パターン入力７−１と第２の検出
パターン入力７ー２を備え、受信データ入力６のデータ
と疑似ランダムパターン発生回路４が出力するデータに
同時に第１の検出パターンが発生した事を検出する第１
の一致検出回路３−１と、受信データ入力６のデータと
疑似ランダムパターン発生回路４が出力するデータに同
時に第２の検出パターンが発生した事を検出する第２の
一致検出回路３−２を備える。第１の検出回路３−１と
第２の検出回路３−２のどちらか一方に一致検出信号を
出力発生したときに同期検出出力８に同期検出信号を出
力する。
Description
【０００１】
【産業上の利用分野】この発明は受信装置で受信された
ＰＮパターンと受信装置内の疑似ランダムパターン発生
回路（以下、ＰＮ発生回路という。）の発生する基準の
ＰＮパターンとの同期を検出する同期検出回路について
のものである。
ＰＮパターンと受信装置内の疑似ランダムパターン発生
回路（以下、ＰＮ発生回路という。）の発生する基準の
ＰＮパターンとの同期を検出する同期検出回路について
のものである。
【０００２】
【従来の技術】通信用のデバイス、伝送装置、伝送線路
等の試験には、その性質から疑似ランダムパターン（以
下、単にＰＮパターンという。）が良く使用される。Ｐ
Ｎパターンを送受信して試験を行う試験装置において、
受信装置では内部の基準信号と受信した信号との同期を
取り、受信データの評価を行う。
等の試験には、その性質から疑似ランダムパターン（以
下、単にＰＮパターンという。）が良く使用される。Ｐ
Ｎパターンを送受信して試験を行う試験装置において、
受信装置では内部の基準信号と受信した信号との同期を
取り、受信データの評価を行う。
【０００３】つぎに、ＰＮパターンの同期検出を行う従
来技術のブロック図を図２に示す。図２の１１は受信デ
ータ用の比較検出回路、１２は基準データ用の比較検出
回路、１３は一致検出回路、６は受信データ入力、１７
は検出パターン入力、８は同期検出出力である。図２
で、ＰＮ発生回路４は基準のＰＮパターンを発生する発
生回路である。受信データ用の比較検出回路１１は受信
データ入力６と検出パターン入力１７の比較を行い、一
致したデータが検出されたら検出パルスを出力する。ま
た、基準データ用の比較検出回路１２は検出パターン入
力１７とＰＮ発生回路４の出力の比較を行い、一致した
データが検出されたら検出パルスを出力する。
来技術のブロック図を図２に示す。図２の１１は受信デ
ータ用の比較検出回路、１２は基準データ用の比較検出
回路、１３は一致検出回路、６は受信データ入力、１７
は検出パターン入力、８は同期検出出力である。図２
で、ＰＮ発生回路４は基準のＰＮパターンを発生する発
生回路である。受信データ用の比較検出回路１１は受信
データ入力６と検出パターン入力１７の比較を行い、一
致したデータが検出されたら検出パルスを出力する。ま
た、基準データ用の比較検出回路１２は検出パターン入
力１７とＰＮ発生回路４の出力の比較を行い、一致した
データが検出されたら検出パルスを出力する。
【０００４】一致検出回路１３では、基準データ用の比
較検出回路１２から検出パルスが発生した時に受信デー
タ用の比較検出回路１１から検出パルスが出力されてい
るかを監視し、出力されれば同期検出出力８に同期検出
信号を出力し、出力されなければ非同期検出信号を出力
する。
較検出回路１２から検出パルスが発生した時に受信デー
タ用の比較検出回路１１から検出パルスが出力されてい
るかを監視し、出力されれば同期検出出力８に同期検出
信号を出力し、出力されなければ非同期検出信号を出力
する。
【０００５】まず、同期検出の方法について説明する。
ＰＮパターンの性質の１つとして例えばＰＮ段数がｎ段
のＰＮパターンは一周期中、すなわち（２n −１）ビッ
ト中に連続したｎビット以上のパターンは一度しか発生
しない。そこで、このｎビットのパターンが受信データ
と受信装置内のＰＮ発生回路の発生する基準データに同
タイミングで周期的に発生しているかどうかを監視する
ことにより、受信データと基準のデータの同期を検出す
る。
ＰＮパターンの性質の１つとして例えばＰＮ段数がｎ段
のＰＮパターンは一周期中、すなわち（２n −１）ビッ
ト中に連続したｎビット以上のパターンは一度しか発生
しない。そこで、このｎビットのパターンが受信データ
と受信装置内のＰＮ発生回路の発生する基準データに同
タイミングで周期的に発生しているかどうかを監視する
ことにより、受信データと基準のデータの同期を検出す
る。
【０００６】図２において、受信データ入力６に入力さ
れるＰＮ段数をＮ段とすると、検出パターン入力１７は
ＰＮパターン中のＮビット以上の連続した任意の固定パ
ターンである。受信データ用の比較検出回路１１と基準
データ用の比較検出回路１２は各々受信データ入力６と
検出パターン入力１７、ＰＮ発生回路４の出力する基準
のＰＮパターン出力と検出パターン入力１７とを比較
し、一致した時に検出パルスを出力する。
れるＰＮ段数をＮ段とすると、検出パターン入力１７は
ＰＮパターン中のＮビット以上の連続した任意の固定パ
ターンである。受信データ用の比較検出回路１１と基準
データ用の比較検出回路１２は各々受信データ入力６と
検出パターン入力１７、ＰＮ発生回路４の出力する基準
のＰＮパターン出力と検出パターン入力１７とを比較
し、一致した時に検出パルスを出力する。
【０００７】次に比較検出回路の一例を図３に示す。図
３において、３１はＰＮパターン入力、３２は検出ＰＮ
パターン入力、３３は検出信号出力、３４−１，３４−
２，・・・，３４−Ｍ，３４−ＮはＤ型フリップフロッ
プ（ＤＦＦ）回路、３５−１，３５−２，・・・，３５
−Ｍ，３５−ＮはエクスクルーシブＮＯＲ演算回路、３
６はＮ入力のＡＮＤ演算回路、３７はクロック入力であ
る。
３において、３１はＰＮパターン入力、３２は検出ＰＮ
パターン入力、３３は検出信号出力、３４−１，３４−
２，・・・，３４−Ｍ，３４−ＮはＤ型フリップフロッ
プ（ＤＦＦ）回路、３５−１，３５−２，・・・，３５
−Ｍ，３５−ＮはエクスクルーシブＮＯＲ演算回路、３
６はＮ入力のＡＮＤ演算回路、３７はクロック入力であ
る。
【０００８】図３で、ＰＮパターン入力３１はＤＦＦ回
路３４により遅延される。遅延されたＰＮパターンと検
出ＰＮパターン入力３７の各ビットの比較をエクスクル
ーシブＮＯＲ回路３５で行う。エクスクルーブＮＯＲ回
路は２入力が同じ値の時にＨＩＧＨを出力し、異なって
いる時にはＬＯＷを出力する。
路３４により遅延される。遅延されたＰＮパターンと検
出ＰＮパターン入力３７の各ビットの比較をエクスクル
ーシブＮＯＲ回路３５で行う。エクスクルーブＮＯＲ回
路は２入力が同じ値の時にＨＩＧＨを出力し、異なって
いる時にはＬＯＷを出力する。
【０００９】ＡＮＤ演算回路３６は全てのエクスクルー
シブＮＯＲ回路の出力の論理積を演算する。Ｎ入力ＡＮ
Ｄ演算回路３６の入力の全てにＨＩＧＨが入力された時
にＨＩＧＨを、それ以外の時はＬＯＷを出力する。した
がって、遅延されたＰＮパターンと検出パターン入力の
全ビットが一致した時のみに、検出信号出力はＨＩＧＨ
を出力する。
シブＮＯＲ回路の出力の論理積を演算する。Ｎ入力ＡＮ
Ｄ演算回路３６の入力の全てにＨＩＧＨが入力された時
にＨＩＧＨを、それ以外の時はＬＯＷを出力する。した
がって、遅延されたＰＮパターンと検出パターン入力の
全ビットが一致した時のみに、検出信号出力はＨＩＧＨ
を出力する。
【００１０】ここで、図３の検出比較回路のＰＮパター
ン入力３１に受信装置で受信された受信データを入力し
たものが図２の受信データ用の比較検出回路１１にな
り、同様に受信装置内部のＰＮ発生回路の出力を入力し
たものが図２の基準データ用の比較検出回路１２にな
る。受信データ用の比較検出回路１１と基準データ用の
比較検出回路１２に同じ検出パターン１７を入力する。
ン入力３１に受信装置で受信された受信データを入力し
たものが図２の受信データ用の比較検出回路１１にな
り、同様に受信装置内部のＰＮ発生回路の出力を入力し
たものが図２の基準データ用の比較検出回路１２にな
る。受信データ用の比較検出回路１１と基準データ用の
比較検出回路１２に同じ検出パターン１７を入力する。
【００１１】もし受信装置で受信された受信データが誤
りのない正しいＰＮパターンで、受信データと受信機内
のＰＮ発生回路４の出力が同期していれば、２つの比較
検出回路は同タイミングで周期的に検出パルスを出力す
る。
りのない正しいＰＮパターンで、受信データと受信機内
のＰＮ発生回路４の出力が同期していれば、２つの比較
検出回路は同タイミングで周期的に検出パルスを出力す
る。
【００１２】受信データ入力６は誤っている可能性があ
るので、受信データ用の比較検出回路１１が検出パルス
を出力していない時にも基準データ用の比較検出回路１
２は検出パルスを出力するときがある。そのため、一致
検出回路１３は、基準データ用の比較検出回路１２がパ
ルスを出力したときに受信データ用の比較検出回路１１
が検出パルスを出力しているかを監視し、検出できたら
同期、検出できなかったら非同期信号を出力する。
るので、受信データ用の比較検出回路１１が検出パルス
を出力していない時にも基準データ用の比較検出回路１
２は検出パルスを出力するときがある。そのため、一致
検出回路１３は、基準データ用の比較検出回路１２がパ
ルスを出力したときに受信データ用の比較検出回路１１
が検出パルスを出力しているかを監視し、検出できたら
同期、検出できなかったら非同期信号を出力する。
【００１３】
【発明が解決しようとする課題】しかし、図２の構成で
は、受信されるデータ中少なくとも検出パターンは全ビ
ット正しく受信していなければ同期検出ができないとい
う問題がある。また、ＰＮパターンの周期とは関係のな
い周期でマスクされるデータを送受信する試験データと
して用いると従来技術の回路では同期検出が行えないと
いう問題がある。
は、受信されるデータ中少なくとも検出パターンは全ビ
ット正しく受信していなければ同期検出ができないとい
う問題がある。また、ＰＮパターンの周期とは関係のな
い周期でマスクされるデータを送受信する試験データと
して用いると従来技術の回路では同期検出が行えないと
いう問題がある。
【００１４】以下、ＰＮパターンの周期とは関係のない
周期でマスクされるデータを図４を用いて説明する。図
４において、４１−１，４１−２，・・・はＰＮパター
ンの連続ａビットのパターン区間であり、４２−１，４
２−２，・・・はＨＩＧＨ、あるいはＬＯＷの連続ｂビ
ット固定区間である。ただし、２番目のａビット連続Ｐ
Ｎパターン４１−２の先頭データＤx+b は、１番目のａ
ビット連続ＰＮパターン４１−１の最後のデータＤxの
ｂビット後のデータである。
周期でマスクされるデータを図４を用いて説明する。図
４において、４１−１，４１−２，・・・はＰＮパター
ンの連続ａビットのパターン区間であり、４２−１，４
２−２，・・・はＨＩＧＨ、あるいはＬＯＷの連続ｂビ
ット固定区間である。ただし、２番目のａビット連続Ｐ
Ｎパターン４１−２の先頭データＤx+b は、１番目のａ
ビット連続ＰＮパターン４１−１の最後のデータＤxの
ｂビット後のデータである。
【００１５】すなわち、図４の試験データは、ＰＮパタ
ーン中ＰＮパターンの周期とは関係ない周期（ａ＋ｂ）
である区間ｂビット連続でＨＩＧＨあるいは、ＬＯＷで
マスクされている。このようなデータを試験データを用
いると検出パターンの部分がマスクされる可能性がある
ので、図２の従来の回路構成では同期検出は行えない。
ーン中ＰＮパターンの周期とは関係ない周期（ａ＋ｂ）
である区間ｂビット連続でＨＩＧＨあるいは、ＬＯＷで
マスクされている。このようなデータを試験データを用
いると検出パターンの部分がマスクされる可能性がある
ので、図２の従来の回路構成では同期検出は行えない。
【００１６】この発明は、ＰＮパターン中の検出パター
ンにエラーがあると同期検出が行えなくなるという問題
を解消するとともに、ＰＮパターンの周期とは関係のな
い周期でマスクされる試験パターンにおいても同期検出
が行える同期検出回路を提供する事を目的とする。
ンにエラーがあると同期検出が行えなくなるという問題
を解消するとともに、ＰＮパターンの周期とは関係のな
い周期でマスクされる試験パターンにおいても同期検出
が行える同期検出回路を提供する事を目的とする。
【００１７】
【課題を解決するための手段】この目的を達成するため
に、この発明は、検出パターン入力７−１と検出パター
ン入力７−１の少なくともｂビット後（ｂは自然数）の
ＰＮパターンを入力する検出パターン入力７−２を備え
る。そして、検出パターン入力７−１と受信データ６を
比較検出する受信データ用の比較検出回路１−１、検出
パターン入力７−１とＰＮ発生回路４の出力する基準デ
ータを比較検出する基準データ用の比較検出回路２−
１、受信用の比較検出回路１−１と基準データ用の比較
検出回路の出力が同時発生を監視する一致検出回路３−
１を備える。同様にして、検出パターン入力７−２につ
いても、受信データ用の比較検出回路１−２、基準デー
タ用の比較検出回路２−２、一致検出回路３−２を備
え、２つの一致検出回路の出力の論理和を演算し同期検
出出力８を出力するＯＲ演算回路５を備える。
に、この発明は、検出パターン入力７−１と検出パター
ン入力７−１の少なくともｂビット後（ｂは自然数）の
ＰＮパターンを入力する検出パターン入力７−２を備え
る。そして、検出パターン入力７−１と受信データ６を
比較検出する受信データ用の比較検出回路１−１、検出
パターン入力７−１とＰＮ発生回路４の出力する基準デ
ータを比較検出する基準データ用の比較検出回路２−
１、受信用の比較検出回路１−１と基準データ用の比較
検出回路の出力が同時発生を監視する一致検出回路３−
１を備える。同様にして、検出パターン入力７−２につ
いても、受信データ用の比較検出回路１−２、基準デー
タ用の比較検出回路２−２、一致検出回路３−２を備
え、２つの一致検出回路の出力の論理和を演算し同期検
出出力８を出力するＯＲ演算回路５を備える。
【００１８】
【作用】この発明によれば、第１の検出パターンが検出
パターン入力７−１に、またこの第１の検出パターン入
力の少なくともｂビット後のＰＮパターンが検出パター
ン入力７−２に入力される。第１の検出パターンは受信
データ用の比較検出回路１−１により受信データと比較
されるとともに、基準データ用の比較検出回路２−１に
よりＰＮ発生回路４の出力する基準データと比較され
る。これら比較結果は一致検出回路３−１に送られ、こ
の検出回路３−１により、受信用の比較検出回路１−１
と基準データ用の比較検出回路２−１の出力が同時発生
されたか否かが監視される。同様に、第２の検出パター
ンは受信データ用の比較検出回路１−２により受信デー
タと比較されるとともに、基準データ用の比較検出回路
２−２によりＰＮ発生回路４の出力する基準データと比
較される。これら比較結果は一致検出回路３−２に送ら
れ、この検出回路３−２により、受信用の比較検出回路
１−２と基準データ用の比較検出回路２−２の出力が同
時発生されたか否かが監視される。一致検出回路３−１
と一致検出回路３−２の出力はＯＲ演算回路５に送ら
れ、これにより論理和がとられる。これにより、一致検
出回路３−１または一致検出回路３−２のいずれか一方
でも一致検出した場合には、ＯＲ演算回路５より同期検
出出力が行われる。
パターン入力７−１に、またこの第１の検出パターン入
力の少なくともｂビット後のＰＮパターンが検出パター
ン入力７−２に入力される。第１の検出パターンは受信
データ用の比較検出回路１−１により受信データと比較
されるとともに、基準データ用の比較検出回路２−１に
よりＰＮ発生回路４の出力する基準データと比較され
る。これら比較結果は一致検出回路３−１に送られ、こ
の検出回路３−１により、受信用の比較検出回路１−１
と基準データ用の比較検出回路２−１の出力が同時発生
されたか否かが監視される。同様に、第２の検出パター
ンは受信データ用の比較検出回路１−２により受信デー
タと比較されるとともに、基準データ用の比較検出回路
２−２によりＰＮ発生回路４の出力する基準データと比
較される。これら比較結果は一致検出回路３−２に送ら
れ、この検出回路３−２により、受信用の比較検出回路
１−２と基準データ用の比較検出回路２−２の出力が同
時発生されたか否かが監視される。一致検出回路３−１
と一致検出回路３−２の出力はＯＲ演算回路５に送ら
れ、これにより論理和がとられる。これにより、一致検
出回路３−１または一致検出回路３−２のいずれか一方
でも一致検出した場合には、ＯＲ演算回路５より同期検
出出力が行われる。
【００１９】
【実施例】次に、この発明による同期検出回路の実施例
のブロック図を図１に示す。図１において、１−１は第
１の受信データ用の比較検出回路、１−２は第２の受信
データ用の比較検出回路、２−１は第１の基準データ用
の比較検出回路、２−２は第２の基準データ用の比較検
出回路、３−１は第１の一致検出回路、３−２は第２の
一致検出回路、４はＰＮ発生回路、５はＯＲ演算回路、
６は受信データ入力端子、７−１は第１の検出パターン
入力端子、７−２は第２の検出パターン入力端子、８は
同期検出出力端子である。
のブロック図を図１に示す。図１において、１−１は第
１の受信データ用の比較検出回路、１−２は第２の受信
データ用の比較検出回路、２−１は第１の基準データ用
の比較検出回路、２−２は第２の基準データ用の比較検
出回路、３−１は第１の一致検出回路、３−２は第２の
一致検出回路、４はＰＮ発生回路、５はＯＲ演算回路、
６は受信データ入力端子、７−１は第１の検出パターン
入力端子、７−２は第２の検出パターン入力端子、８は
同期検出出力端子である。
【００２０】図１の４つの比較検出回路１−１，１−
２，２−１，２−２は図３に説明した比較検出回路の回
路構成と同じものを適用することができる。第１の受信
データ用の比較検出回路１−１と第１の基準データ用の
比較検出回路２−１は第１の検出パターン入力端子７−
１から入力される検出パターン７−１を入力する。ま
た、第２の受信データ用の比較検出回路１−２と第１の
基準データ用の比較検出回路２−２は第２の検出パター
ン入力端子７−２から入力される検出パターン７−２を
入力とする。
２，２−１，２−２は図３に説明した比較検出回路の回
路構成と同じものを適用することができる。第１の受信
データ用の比較検出回路１−１と第１の基準データ用の
比較検出回路２−１は第１の検出パターン入力端子７−
１から入力される検出パターン７−１を入力する。ま
た、第２の受信データ用の比較検出回路１−２と第１の
基準データ用の比較検出回路２−２は第２の検出パター
ン入力端子７−２から入力される検出パターン７−２を
入力とする。
【００２１】第１の検出パターン７−１と第２の検出パ
ターン７−２は受信データに入力されるＰＮ段数をＮと
すると、ＰＮパターン中のＮビット連続した任意のの固
定したパターンである。また、受信データ入力端子６に
入力される受信データ６は、図４に示すようなＰＮパタ
ーンのある区間ｂビットが周期的にＨＩＧＨ、またはＬ
ＯＷでマスクされているデータが入力されると想定する
と、第２の検出パターン７−２は第１の検出パターン７
−１よりもｂビット〜（ａ＋ｂ）ビット後に発生するデ
ータとする。
ターン７−２は受信データに入力されるＰＮ段数をＮと
すると、ＰＮパターン中のＮビット連続した任意のの固
定したパターンである。また、受信データ入力端子６に
入力される受信データ６は、図４に示すようなＰＮパタ
ーンのある区間ｂビットが周期的にＨＩＧＨ、またはＬ
ＯＷでマスクされているデータが入力されると想定する
と、第２の検出パターン７−２は第１の検出パターン７
−１よりもｂビット〜（ａ＋ｂ）ビット後に発生するデ
ータとする。
【００２２】したがって、もし受信データ６に誤りのな
いＰＮパターンが入力されたとすると、第１の比較検出
回路１−１が検出パルスを出力してからｂクロック〜
（ａ＋ｂ）クロック遅れて第２の比較検出回路１−２が
検出パルスを出力する。
いＰＮパターンが入力されたとすると、第１の比較検出
回路１−１が検出パルスを出力してからｂクロック〜
（ａ＋ｂ）クロック遅れて第２の比較検出回路１−２が
検出パルスを出力する。
【００２３】第１の一致検出回路３−１は第１の基準デ
ータ用の比較検出回路２−１が検出パルスを出力してい
る時に第１の受信データ用の比較検出回路１−１が検出
パルスを出力しているかを監視する。同様に、第２の一
致検出回路３−２は第２の基準データ用の比較検出回路
２−２が検出パルスを出力している時に第１の基準デー
タ用の比較検出回路１−２が検出パルスを出力している
かを監視する。各々の一致検出回路は基準データ用の比
較検出回路が検出パルスを出力している時に受信データ
用の比較検出回路がパルスを出力していれば一致検出信
号を出力する。
ータ用の比較検出回路２−１が検出パルスを出力してい
る時に第１の受信データ用の比較検出回路１−１が検出
パルスを出力しているかを監視する。同様に、第２の一
致検出回路３−２は第２の基準データ用の比較検出回路
２−２が検出パルスを出力している時に第１の基準デー
タ用の比較検出回路１−２が検出パルスを出力している
かを監視する。各々の一致検出回路は基準データ用の比
較検出回路が検出パルスを出力している時に受信データ
用の比較検出回路がパルスを出力していれば一致検出信
号を出力する。
【００２４】ＯＲ演算回路５では、各々の一致検出信号
の論理和を演算し同期検出信号８を出力する。すなわ
ち、ＯＲ演算回路は、第１の一致検出回路３−１と第２
の一致検出回路３−２の少なくともどちらか一方が一致
検出信号を出力した時には同期検出信号出力し、どちら
の一致検出回路も一致検出信号を出力しなかった時には
非同期検出信号を出力する。
の論理和を演算し同期検出信号８を出力する。すなわ
ち、ＯＲ演算回路は、第１の一致検出回路３−１と第２
の一致検出回路３−２の少なくともどちらか一方が一致
検出信号を出力した時には同期検出信号出力し、どちら
の一致検出回路も一致検出信号を出力しなかった時には
非同期検出信号を出力する。
【００２５】
【発明の効果】この発明によれば、第１の検出パターン
入力７−１と第２の検出パターン入力７−２の２種類の
検出パターンについて一致検出を行い同期検出を検出し
ているので、第１の検出パターンと第２の検出パターン
のどちらか一方が誤って受信されたとしても、他方の検
出パターンが正しく受信データ入力６に入力されれば同
期検出を行う事ができる。また、第２の検出パターン７
−２を第１の検出パターン７−１よりもｂビット〜（ａ
＋ｂ）ビット後に発生するＰＮパターンの一部とするこ
とで、ＰＮパターンのある区間ｂビットが周期的（ａ＋
ｂビット周期）にＨＩＧＨ、またはＬＯＷでマスクされ
ているデータの場合でも、同期検出を行う事ができる。
入力７−１と第２の検出パターン入力７−２の２種類の
検出パターンについて一致検出を行い同期検出を検出し
ているので、第１の検出パターンと第２の検出パターン
のどちらか一方が誤って受信されたとしても、他方の検
出パターンが正しく受信データ入力６に入力されれば同
期検出を行う事ができる。また、第２の検出パターン７
−２を第１の検出パターン７−１よりもｂビット〜（ａ
＋ｂ）ビット後に発生するＰＮパターンの一部とするこ
とで、ＰＮパターンのある区間ｂビットが周期的（ａ＋
ｂビット周期）にＨＩＧＨ、またはＬＯＷでマスクされ
ているデータの場合でも、同期検出を行う事ができる。
【図１】この発明による同期検出回路の実施例を示すブ
ロック図である。
ロック図である。
【図２】従来技術による同期検出回路のブロック図であ
る。
る。
【図３】比較検出回路の回路図である。
【図４】受信データの一例を示すデータ構成図である。
１−１ 第１の受信データ用の比較検出回路 １−２ 第２の受信データ用の比較検出回路 ２−１ 第１の基準データ用の比較検出回路 ２−２ 第２の基準データ用の比較検出回路 ３−１ 第１の一致検出回路 ３−２ 第２の一致検出回路 ４ ＰＮ発生回路 ６ 受信データ入力端子 ５ ＯＲ演算回路 ７−１ 第１の検出パターン入力端子 ７−２ 第２の検出パターン入力端子 ８ 同期検出出力端子
Claims (2)
- 【請求項１】 受信データ入力(6) に入力される受信デ
ータと受信装置内の疑似ランダムパターン発生回路(4)
の出力データ中に検出パターンが同時に発生している事
を監視し同期検出を行う同期検出回路において、 受信データ入力(6) と第１の検出パターンの比較検出を
行う第１の受信データ用の比較検出回路(1-1) と、 疑似ランダムパターン発生回路(4) の出力と第１の検出
パターン入力(7-1) の比較検出を行う第１の基準データ
用の比較検出回路(2-1) と、 第一の受信データ用の比較検出回路(1-1) と第１の基準
データ用の比較検出回路(2-1) の出力を入力とする第１
の一致検出回路(3-1) と、 受信データ入力(6) と第２の検出パターンの比較検出を
行う第２の受信データ用の比較検出回路(1-2) と、 疑似ランダムパターン発生回路(4) の出力と第２の検出
パターン入力(7-2) の比較検出を行う第２の基準データ
用の比較検出回路(2-2) と、 第一の受信データ用の比較検出回路(1-2) と第２の基準
データ用の比較検出回路(2-2) の出力を入力とする第２
の一致検出回路(3-2) と、 第１の一致検出回路(3-1) と第２の一致検出回路(3-2)
の出力の論理和を演算し同期検出出力(8) を出力するＯ
Ｒ演算回路(5) を備える事を特徴とする同期検出回路。 - 【請求項２】 請求項１に記載の同期検出回路におい
て、第２の検出パターン入力(7-2) は第１の検出パター
ン入力(7-1) の少なくともｂビット後（ｂは自然数）の
ＰＮパターンを入力することを特徴とする同期検出回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186280A JPH0832564A (ja) | 1994-07-15 | 1994-07-15 | 同期検出回路 |
| GB9512431A GB2291569B (en) | 1994-07-15 | 1995-06-19 | Synchronization detecting circuit |
| US08/492,760 US5528635A (en) | 1994-07-15 | 1995-06-21 | Synchronization detecting circuit |
| FR9508529A FR2722928B1 (fr) | 1994-07-15 | 1995-07-13 | Circuit de detection de synchronisation |
| DE19525761A DE19525761C2 (de) | 1994-07-15 | 1995-07-14 | Synchronisations-Erfassungsschaltung |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6186280A JPH0832564A (ja) | 1994-07-15 | 1994-07-15 | 同期検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0832564A true JPH0832564A (ja) | 1996-02-02 |
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ID=16185546
Family Applications (1)
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|---|---|---|---|
| JP6186280A Pending JPH0832564A (ja) | 1994-07-15 | 1994-07-15 | 同期検出回路 |
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| JP (1) | JPH0832564A (ja) |
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| FR (1) | FR2722928B1 (ja) |
| GB (1) | GB2291569B (ja) |
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1994
- 1994-07-15 JP JP6186280A patent/JPH0832564A/ja active Pending
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1995
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- 1995-06-21 US US08/492,760 patent/US5528635A/en not_active Expired - Fee Related
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- 1995-07-14 DE DE19525761A patent/DE19525761C2/de not_active Expired - Fee Related
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| GB2291569B (en) | 1998-07-29 |
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