JP2920778B2 - 誤り測定装置 - Google Patents
誤り測定装置Info
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Description
【発明の詳細な説明】 ＜本発明の産業上の利用分野＞ 本発明は、データ伝送路に入力される特定パターンの
擬似ランダム信号と同一の擬似ランダム信号を同期発生
し、データ伝送路からの受信信号と発生させた擬似ラン
ダム信号とをビット単位で比較して、ビット誤りを測定
する誤り測定装置に関する。
擬似ランダム信号と同一の擬似ランダム信号を同期発生
し、データ伝送路からの受信信号と発生させた擬似ラン
ダム信号とをビット単位で比較して、ビット誤りを測定
する誤り測定装置に関する。
＜従来技術＞ データ伝送路の評価方法として、特定パターンの信号
列をデータ伝送路に入力し、このデータ伝送路から出力
される信号と特定パターンの信号との不一致ビットの回
数をカウントする誤り測定方法が従来より用いられてい
る。
列をデータ伝送路に入力し、このデータ伝送路から出力
される信号と特定パターンの信号との不一致ビットの回
数をカウントする誤り測定方法が従来より用いられてい
る。
第５図は、このような誤り測定に用いられる送受信系
の構成を示すブロック図である。
の構成を示すブロック図である。
第５図において、10は、データ伝送路１に対して、特
定パターンの擬似ランダム信号（以下、PN信号と記す）
を出力するPN信号発生回路である。
定パターンの擬似ランダム信号（以下、PN信号と記す）
を出力するPN信号発生回路である。
このPN信号発生回路10は、例えば直列に６段接続され
たシフトレジスタ11〜16と、後段側のシフトレジスタ1
5、16の出力の排他的論理和出力を初段のシフトレジス
タ11に帰還する排他的論理回路（以下、EXORと記す）17
とで構成された６ビット系のもので、この６ビットを１
つのパターンとしたとき、異なる63個（全ビット“0"を
除く）のパターンを有している。
たシフトレジスタ11〜16と、後段側のシフトレジスタ1
5、16の出力の排他的論理和出力を初段のシフトレジス
タ11に帰還する排他的論理回路（以下、EXORと記す）17
とで構成された６ビット系のもので、この６ビットを１
つのパターンとしたとき、異なる63個（全ビット“0"を
除く）のパターンを有している。
このPN信号発生回路10の出力は、データ伝送路１を介
して、誤り測定装置20で受信される。
して、誤り測定装置20で受信される。
データ伝送路１からの受信信号は、スイッチ21の一方
の端子21aおよび誤り判定回路22（EXORで構成されてい
る）に入力されており、スイッチ21のコモン端子22b
は、PN信号発生回路30の１段目のシフトレジスタ31に接
続されている。
の端子21aおよび誤り判定回路22（EXORで構成されてい
る）に入力されており、スイッチ21のコモン端子22b
は、PN信号発生回路30の１段目のシフトレジスタ31に接
続されている。
このPN信号発生回路30は、６段のシフトレジスタ31〜
36と、EXOR37とで構成され、送信側のPN信号発生回路10
と同一の信号発生工程を有している。
36と、EXOR37とで構成され、送信側のPN信号発生回路10
と同一の信号発生工程を有している。
したがって、スイッチ21を端子21a側に接続し、デー
タ伝送路１からの誤りのない６ビット連続した信号（A0
〜F0）を、PN信号発生回路30の各シフトレジスタ31〜36
に初期設定した後、スイッチ21を端子21c側に切換えれ
ば、データ伝送路１から継続して受信される信号列の誤
り判定を、PN信号発生回路30で発生される信号列A1、
B1、C1……を基準にして、ビット単位に同期状態で行な
うことができる。
タ伝送路１からの誤りのない６ビット連続した信号（A0
〜F0）を、PN信号発生回路30の各シフトレジスタ31〜36
に初期設定した後、スイッチ21を端子21c側に切換えれ
ば、データ伝送路１から継続して受信される信号列の誤
り判定を、PN信号発生回路30で発生される信号列A1、
B1、C1……を基準にして、ビット単位に同期状態で行な
うことができる。
23は、誤り判定回路22から出力される不一致ビットの
数を計数する誤りカウンタであり、所定の誤り判定回数
（例えば1000回）毎の誤り回数をカウントする。
数を計数する誤りカウンタであり、所定の誤り判定回数
（例えば1000回）毎の誤り回数をカウントする。
したがって、この誤りカウンタ23の計数値を確認する
ことで、被測定伝送路であるデータ伝送路１の誤り率を
測定することができる。
ことで、被測定伝送路であるデータ伝送路１の誤り率を
測定することができる。
ところで、このような誤り測定装置では、データ伝送
路１からの信号列と、自ら発生するPN信号の信号列とが
同期していなければならない。
路１からの信号列と、自ら発生するPN信号の信号列とが
同期していなければならない。
このため、誤り判定回数（例えば1000）に対して誤り
カウンタ23の計数値が異常に大きい（例えば100）とき
は、同期が外れたものとして、スイッチ21を再び端子21
a側に切換え、誤りのない連続した信号列を、PN信号発
生回路30の各シフトレジスタ31〜36に初期設定して同期
を確定するようにしている。
カウンタ23の計数値が異常に大きい（例えば100）とき
は、同期が外れたものとして、スイッチ21を再び端子21
a側に切換え、誤りのない連続した信号列を、PN信号発
生回路30の各シフトレジスタ31〜36に初期設定して同期
を確定するようにしている。
＜解決すべき課題＞ しかしながら、前述した従来の誤り測定装置では、デ
ータ伝送路１内でのクロック周波数のずれに起因したビ
ットの抜けや割込み（クロックスリップ現象）による誤
りが発生した場合、その抜けや割込みのあったビット分
だけずれた信号同士の誤り判定が継続的になされること
になり、この状態で例えば100ビットの誤りが計数さ
れ、同期外れと判定されるためには、ほぼ200ビット分
（相関のない信号同士が誤る確率は1/2）の時間がかか
ってしまい、無駄な測定を長時間行なわなければならな
い。
ータ伝送路１内でのクロック周波数のずれに起因したビ
ットの抜けや割込み（クロックスリップ現象）による誤
りが発生した場合、その抜けや割込みのあったビット分
だけずれた信号同士の誤り判定が継続的になされること
になり、この状態で例えば100ビットの誤りが計数さ
れ、同期外れと判定されるためには、ほぼ200ビット分
（相関のない信号同士が誤る確率は1/2）の時間がかか
ってしまい、無駄な測定を長時間行なわなければならな
い。
このため、同期外れと判定するための許容値（例えば
100）を小さくすることも考えられるが、単純なレベル
誤りの頻度が高い場合にも、同期外れと判断されてしま
うことが起き、効率的で精度の高い測定が行なえない。
100）を小さくすることも考えられるが、単純なレベル
誤りの頻度が高い場合にも、同期外れと判断されてしま
うことが起き、効率的で精度の高い測定が行なえない。
本発明はこの課題を解決した誤り測定装置を提供する
ことを目的としている。
ことを目的としている。
＜課題を解決するための手段＞ 前記課題を解決するために本発明の誤り測定装置は、 特定パターンの擬似ランダム信号を受信し、この受信
信号の誤りをビット単位で測定する誤り測定装置におい
て、 直列Ｍ段のシフトレジスタ（51〜56）と、該シフトレ
ジスタの出力のうちの所定の複数段の出力の排他的論理
和をとる排他的論理和回路（57）と、受信信号と前記排
他的論理和回路の出力とを切換えて前記シフトレジスタ
に入力するスイッチ（58）とを有し、前記スイッチが受
信信号を入力するときには同期引き込みを行い、且つ同
期確定後、前記スイッチが前記排他的論理和回路の出力
を入力するときには擬似ランダム信号を発生する第１の
擬似ランダム信号発生回路（50）と、 前記第１の擬似ランダム信号発生回路から出力される
信号と受信信号との不一致判定をビット単位で行う第１
の誤り判定回路（62）と、 前記第１の誤り判定回路の出力を受け、不一致ビット
の数を所定時間（Ｔ）計数する第１の誤りカウンタ（6
3）と、 前記第１の誤り判定回路の出力を受け、不一致ビット
の数を前記所定時間（Ｔ）より短い所定時間（ｔ）計数
する第２の誤りカウンタ（81）と、 前記第１の擬似ランダム信号発生回路が前記擬似ラン
ダム信号を発生している状態において、前記第１の誤り
カウンタの計数値が、所定許容値（Ｎ）以上になったと
き、同期外れ信号を出力する同期外れ判定手段（64）
と、 受信信号が常時入力される直列Ｍ段のシフトレジスタ
（71〜76）と、該シフトレジスタの出力のうち前記所定
の複数段の出力の排他的論理和をとる排他的論理和回路
（77）とを有する第２の擬似ランダム信号発生回路（7
0）と、 前記第２の擬似ランダム信号発生回路から出力される
擬似ランダム信号と受信信号と不一致判定をビット単位
で行う第２の誤り判定回路（82）と、 前記第２の誤り判定回路の出力を受け、不一致ビット
の数を前記所定時間（ｔ）計数する第３の誤りカウンタ
（83）と、 前記第１の擬似ランダム信号発生回路が前記擬似ラン
ダム信号を発生している状態において、前記第２、第３
の誤りカウンタの計数結果の大小を比較し、第２の誤り
カウンタの計数結果の方が大きいとき、スリップ検出信
号を発生する比較手段（85）と、 前記同期外れ信号または前記スリップ検出信号を受け
たときは、前記第１の擬似ランダム信号発生回路が同期
引き込み動作を行うように、前記第１の擬似ランダム信
号発生回路のスイッチを切換えて受信信号を前記シフト
レジスタに入力させるとともに、前記第１の誤り判定回
路から出力される不一致ビットの監視を開始し、該不一
致ビットの数がＭビット以上連続で発生しなくなったと
きに同期確定と判断し、前記第１の擬似ランダム信号発
生回路のスイッチを切換えて前記排他的論理和回路の出
力を前記シフトレジスタに入力させる同期確定手段（6
6）とを備えている。
信号の誤りをビット単位で測定する誤り測定装置におい
て、 直列Ｍ段のシフトレジスタ（51〜56）と、該シフトレ
ジスタの出力のうちの所定の複数段の出力の排他的論理
和をとる排他的論理和回路（57）と、受信信号と前記排
他的論理和回路の出力とを切換えて前記シフトレジスタ
に入力するスイッチ（58）とを有し、前記スイッチが受
信信号を入力するときには同期引き込みを行い、且つ同
期確定後、前記スイッチが前記排他的論理和回路の出力
を入力するときには擬似ランダム信号を発生する第１の
擬似ランダム信号発生回路（50）と、 前記第１の擬似ランダム信号発生回路から出力される
信号と受信信号との不一致判定をビット単位で行う第１
の誤り判定回路（62）と、 前記第１の誤り判定回路の出力を受け、不一致ビット
の数を所定時間（Ｔ）計数する第１の誤りカウンタ（6
3）と、 前記第１の誤り判定回路の出力を受け、不一致ビット
の数を前記所定時間（Ｔ）より短い所定時間（ｔ）計数
する第２の誤りカウンタ（81）と、 前記第１の擬似ランダム信号発生回路が前記擬似ラン
ダム信号を発生している状態において、前記第１の誤り
カウンタの計数値が、所定許容値（Ｎ）以上になったと
き、同期外れ信号を出力する同期外れ判定手段（64）
と、 受信信号が常時入力される直列Ｍ段のシフトレジスタ
（71〜76）と、該シフトレジスタの出力のうち前記所定
の複数段の出力の排他的論理和をとる排他的論理和回路
（77）とを有する第２の擬似ランダム信号発生回路（7
0）と、 前記第２の擬似ランダム信号発生回路から出力される
擬似ランダム信号と受信信号と不一致判定をビット単位
で行う第２の誤り判定回路（82）と、 前記第２の誤り判定回路の出力を受け、不一致ビット
の数を前記所定時間（ｔ）計数する第３の誤りカウンタ
（83）と、 前記第１の擬似ランダム信号発生回路が前記擬似ラン
ダム信号を発生している状態において、前記第２、第３
の誤りカウンタの計数結果の大小を比較し、第２の誤り
カウンタの計数結果の方が大きいとき、スリップ検出信
号を発生する比較手段（85）と、 前記同期外れ信号または前記スリップ検出信号を受け
たときは、前記第１の擬似ランダム信号発生回路が同期
引き込み動作を行うように、前記第１の擬似ランダム信
号発生回路のスイッチを切換えて受信信号を前記シフト
レジスタに入力させるとともに、前記第１の誤り判定回
路から出力される不一致ビットの監視を開始し、該不一
致ビットの数がＭビット以上連続で発生しなくなったと
きに同期確定と判断し、前記第１の擬似ランダム信号発
生回路のスイッチを切換えて前記排他的論理和回路の出
力を前記シフトレジスタに入力させる同期確定手段（6
6）とを備えている。
＜作用＞ したがって、受信信号にビットの抜けや割込みが発生
すると、第２の誤りカウンタの計数結果が第３の誤りカ
ウンタの計数結果より大きくなり、速やかに同期確定処
理が行なわれる。
すると、第２の誤りカウンタの計数結果が第３の誤りカ
ウンタの計数結果より大きくなり、速やかに同期確定処
理が行なわれる。
＜本発明の実施例＞ 以下、図面に基づいて本発明の一実施例を説明する。
第１図は、一実施例の誤り測定装置40の構成を示す図
である。
である。
第１図おいて、50は、前記同様にシフトレジスタ51〜
56とEXOR57からなる第１のPN信号発生回路である。
56とEXOR57からなる第１のPN信号発生回路である。
58は、第１のPN信号発生回路50のシフトレジスタ51
に、データ伝送路１からの受信信号またはEXOR57の出力
信号を切換入力するスイッチ、62は、受信信号と、EXOR
57の出力信号との不一致をビット単位で判定する第１の
誤り判定回路である。
に、データ伝送路１からの受信信号またはEXOR57の出力
信号を切換入力するスイッチ、62は、受信信号と、EXOR
57の出力信号との不一致をビット単位で判定する第１の
誤り判定回路である。
63は、第１の誤り判定回路62からの不一致ビットを計
数する第１の誤りカウンタ、64は、所定の誤り判定回数
（例えば1000）毎に、第１の誤りカウンタ63の計数値が
許容値（例えば100）内にあるか否かを判定し、その計
数値が許容値を越えたとき、“1"レベルの同期外れ信号
を出力する同期外れ判定手段であり、判定毎に第１の誤
りカウンタ63をリセットする。
数する第１の誤りカウンタ、64は、所定の誤り判定回数
（例えば1000）毎に、第１の誤りカウンタ63の計数値が
許容値（例えば100）内にあるか否かを判定し、その計
数値が許容値を越えたとき、“1"レベルの同期外れ信号
を出力する同期外れ判定手段であり、判定毎に第１の誤
りカウンタ63をリセットする。
同期外れ判定手段64の出力は、オア回路65の一方の入
力端子に入力されており、このオア回路65の出力は、同
期確定手段66に入力されている。
力端子に入力されており、このオア回路65の出力は、同
期確定手段66に入力されている。
同期確定手段66は、オア回路65の出力が“1"レベルに
なったとき、同期確定処理を行ない、同期確定処理中
は、同期外れ判定手段64と後述する比較器85の動作を停
止させる。
なったとき、同期確定処理を行ない、同期確定処理中
は、同期外れ判定手段64と後述する比較器85の動作を停
止させる。
第２図は、この同期確定の処理手順を示すフローチャ
ートであり、スイッチ58を受信信号側に切換えた状態
で、受信信号を連続してＭビット（この場合Ｍ＝６）読
込んで各シフトレジスタ51〜56にセットし、第１のPN信
号発生回路50を起動させ、第１の誤り判定回路62でＭビ
ット連続して誤りがなければ、始めにセットされた信号
に誤りがなく、同期確定したものとして、スイッチ61を
EXOR57の出力側に戻す（ステップ１〜５）とともに動作
を停止させた同期外れ判定手段64と比較器85の動作を再
開させる。
ートであり、スイッチ58を受信信号側に切換えた状態
で、受信信号を連続してＭビット（この場合Ｍ＝６）読
込んで各シフトレジスタ51〜56にセットし、第１のPN信
号発生回路50を起動させ、第１の誤り判定回路62でＭビ
ット連続して誤りがなければ、始めにセットされた信号
に誤りがなく、同期確定したものとして、スイッチ61を
EXOR57の出力側に戻す（ステップ１〜５）とともに動作
を停止させた同期外れ判定手段64と比較器85の動作を再
開させる。
もし、このＭビットの誤り判定で誤りがあった場合
は、新たに受信信号をＭビット分シフトレジスタ51〜56
にセットして、同一の誤り判定を行なう。したがって、
少なくとも誤りのない信号が２・Ｍビット連続して受信
されなければ同期確定状態にならない。
は、新たに受信信号をＭビット分シフトレジスタ51〜56
にセットして、同一の誤り判定を行なう。したがって、
少なくとも誤りのない信号が２・Ｍビット連続して受信
されなければ同期確定状態にならない。
70（第１図において）は、第１のPN信号発生回路50と
全く同一に構成された第２のPN信号発生回路であり、受
信信号を、シフトレジスタ71〜76に順次移送し、EXOR77
より次の信号を出力する。
全く同一に構成された第２のPN信号発生回路であり、受
信信号を、シフトレジスタ71〜76に順次移送し、EXOR77
より次の信号を出力する。
81は、第１の誤り判定回路62からの不一致ビットの数
を計数する第２の誤りカウンタ、82は、第２のPN信号発
生回路70から出力される信号列と受信信号列との不一致
をビット単位で判定する第２の誤り判定回路、83は、第
２の誤り判定回路82からの不一致ビットの数を計数する
第３の誤りカウンタである。
を計数する第２の誤りカウンタ、82は、第２のPN信号発
生回路70から出力される信号列と受信信号列との不一致
をビット単位で判定する第２の誤り判定回路、83は、第
２の誤り判定回路82からの不一致ビットの数を計数する
第３の誤りカウンタである。
84は、第２、第３の誤りカウンタ81、83のゲート信号
を出力するゲートタイマであり、このゲート時間は、前
述した同期外れ判定における所定の誤り判定回数（例え
ば1000）に要する判定時間Ｔより短い時間、例えば20ビ
ット分に相当する判定時間ｔに予め設定されている。
を出力するゲートタイマであり、このゲート時間は、前
述した同期外れ判定における所定の誤り判定回数（例え
ば1000）に要する判定時間Ｔより短い時間、例えば20ビ
ット分に相当する判定時間ｔに予め設定されている。
85は、第２の誤りカウンタ81の計数結果が、第３の誤
りカウンタ83の計数結果より大きいとき、“1"レベルの
スリップ検出信号をオア回路66に出力する比較器であ
る。
りカウンタ83の計数結果より大きいとき、“1"レベルの
スリップ検出信号をオア回路66に出力する比較器であ
る。
86は、スリップ検出信号の発生回数を計数するスリッ
プカウンタである。
プカウンタである。
なお、第１図で67、87は、第１の誤りカウンタ63およ
びスリップカウンタ86の計数値を表示する表示器であ
る。
びスリップカウンタ86の計数値を表示する表示器であ
る。
次に、この誤り測定装置40の動作について説明する。
予め、初期の同期確定処理がなされ、第１、第２のPN
信号発生回路50、70の各シフトレジスタ51〜56、71〜76
には、第３図の（ａ）に示すように、A0、B0、…、F0の
誤りのない信号が記憶されているものとすると、第１、
第２のPN信号発生回路50、70からは、誤りのない信号A1
がともに出力される。
信号発生回路50、70の各シフトレジスタ51〜56、71〜76
には、第３図の（ａ）に示すように、A0、B0、…、F0の
誤りのない信号が記憶されているものとすると、第１、
第２のPN信号発生回路50、70からは、誤りのない信号A1
がともに出力される。
このとき、データ伝送路１から誤った信号、即ち、正
規の信号A1に対して反転した信号１が入力されたとす
ると、第１、第２の誤り判定回路62、82からは、ともに
不一致ビットが出力される。
規の信号A1に対して反転した信号１が入力されたとす
ると、第１、第２の誤り判定回路62、82からは、ともに
不一致ビットが出力される。
次のタイミングでは、同図の（ｂ）に示すように、第
１、第２のPN信号発生回路50、70から誤りのない信号B1
がともに出力され、データ伝送路１からも誤りのない信
号B1が入力されると、第１、第２の誤り判定回路62、82
からは不一致ビットは出力されない。
１、第２のPN信号発生回路50、70から誤りのない信号B1
がともに出力され、データ伝送路１からも誤りのない信
号B1が入力されると、第１、第２の誤り判定回路62、82
からは不一致ビットは出力されない。
以後、データ伝送路１からの信号に誤りのない状態が
続いて、第３図の（ｃ）に示すように信号F1が受信され
るタイミングになると、第２のPN信号発生回路70のシフ
トレジスタ75に誤った信号１が移送されてくるため、
出力される信号も正規の信号F1に対して反転した信号
１となり、第２の誤り判定回路82から不一致ビットが出
力されることになる。
続いて、第３図の（ｃ）に示すように信号F1が受信され
るタイミングになると、第２のPN信号発生回路70のシフ
トレジスタ75に誤った信号１が移送されてくるため、
出力される信号も正規の信号F1に対して反転した信号
１となり、第２の誤り判定回路82から不一致ビットが出
力されることになる。
一方、第１のPN信号発生回路50は、自ら発生させた正
しい信号を帰還しているため、第１の誤り判定回路62か
らは、不一致ビットは出力されない。
しい信号を帰還しているため、第１の誤り判定回路62か
らは、不一致ビットは出力されない。
次のタイミングにおいても、同図の（ｄ）に示すよう
に、第２のPN信号発生回路70から発生される信号は、正
規の信号A2に対して反転した信号２となり、データ伝
送路１から誤りのない信号A2が入力されると、第２の誤
り判定回路82のみから不一致ビットが出力されることに
なる。
に、第２のPN信号発生回路70から発生される信号は、正
規の信号A2に対して反転した信号２となり、データ伝
送路１から誤りのない信号A2が入力されると、第２の誤
り判定回路82のみから不一致ビットが出力されることに
なる。
このように、受信信号列にレベルの誤りがあった場合
は、第２の誤りカウンタ81の計数結果より、第３の誤り
カウンタ83の計数結果の方が常に多くなり、比較器85の
出力は“1"レベルとはならない。
は、第２の誤りカウンタ81の計数結果より、第３の誤り
カウンタ83の計数結果の方が常に多くなり、比較器85の
出力は“1"レベルとはならない。
次に、第４図の（ａ）に示す信号A1の入力状態から同
図の（ｂ）に示す信号B1の入力状態へ、誤りのない状態
で移行した後、次のタイミングにビット抜け（C1）が発
生して、同図の（ｃ）に示すように、データ伝送路１か
ら信号D1が入力された場合、第１、第２の誤り判定回路
62、82は、１ビット分ずれた信号同士の誤り判定を行な
うことになり、ほぼ1/2の確率で不一致ビットが出力さ
れることになる。
図の（ｂ）に示す信号B1の入力状態へ、誤りのない状態
で移行した後、次のタイミングにビット抜け（C1）が発
生して、同図の（ｃ）に示すように、データ伝送路１か
ら信号D1が入力された場合、第１、第２の誤り判定回路
62、82は、１ビット分ずれた信号同士の誤り判定を行な
うことになり、ほぼ1/2の確率で不一致ビットが出力さ
れることになる。
この不定状態は６ビット連続し、７ビット目のタイミ
ングでは、第４図の（ｄ）に示すように、第２のPN信号
発生回路70側でのビット抜けによる影響がなくなり、正
しい信号D2の入力に対して第２の誤り判定回路82から
は、不一致ビットは出力されない。
ングでは、第４図の（ｄ）に示すように、第２のPN信号
発生回路70側でのビット抜けによる影響がなくなり、正
しい信号D2の入力に対して第２の誤り判定回路82から
は、不一致ビットは出力されない。
これに対し、第１の誤り判定回路62側では、不定状態
が継続しているため、７ビット目以後における第１の誤
り判定回路62から出力される不一致ビットの数は、第２
の誤り判定回路82からの不一致ビットの数より格段に多
くなる。
が継続しているため、７ビット目以後における第１の誤
り判定回路62から出力される不一致ビットの数は、第２
の誤り判定回路82からの不一致ビットの数より格段に多
くなる。
したがって、第４図の（ａ）の状態から判定時間ｔ内
における第２の誤りカウンタ81の計数結果は、第３の誤
りカウンタ83の計数結果より大きくなり、比較器85から
“1"レベルのスリップ検出信号がオア回路66に出力され
る。
における第２の誤りカウンタ81の計数結果は、第３の誤
りカウンタ83の計数結果より大きくなり、比較器85から
“1"レベルのスリップ検出信号がオア回路66に出力され
る。
このため、前述した同期確定処理が速やかになされ、
この同期確定後再び前述の誤り測定がなされることにな
る。
この同期確定後再び前述の誤り測定がなされることにな
る。
なお、受信信号にビットの割込みがあった場合の動作
も全く同様であるので説明を省略する。
も全く同様であるので説明を省略する。
＜本発明の他の実施例＞ なお、前記実施例では、第１、第２のPN信号発生回路
50、70として、６ビット構成の回路を用いていたが、送
信側と同一系のものであればCCITT規格に準拠した７〜2
3ビット構成のPN信号発生回路や他の形式の回路を用い
てもよい。
50、70として、６ビット構成の回路を用いていたが、送
信側と同一系のものであればCCITT規格に準拠した７〜2
3ビット構成のPN信号発生回路や他の形式の回路を用い
てもよい。
また、スリップ検出のための判定時間ｔは、前記実施
例のように20ビット分の誤り判定に要する時間に限定さ
れるものではなく、例えば、この判定時間ｔに相当する
ビット数を、第１、第２のPN信号発生回路50、70のシフ
トレジスタのビット数より小さくしてもよく、この場合
はスリップ検出信号が複数回連続して出力された場合
に、同期確定処理を行なえばよい。
例のように20ビット分の誤り判定に要する時間に限定さ
れるものではなく、例えば、この判定時間ｔに相当する
ビット数を、第１、第２のPN信号発生回路50、70のシフ
トレジスタのビット数より小さくしてもよく、この場合
はスリップ検出信号が複数回連続して出力された場合
に、同期確定処理を行なえばよい。
＜本発明の効果＞ 以上説明したように、本発明の誤り測定装置は、被測
定伝送路でクロックスリップ現象によるビットの抜けや
割込みが発生した場合に、受信信号列に対して抜けや割
込みのあった分だけずれた信号列を出力する第１のPN信
号発生回路と、ビットの抜けや割込みがあっても、シフ
トレジスタの段数に相当する時間だけ経過した後に、受
信信号と同期した状態に復帰する第２のPN信号発生回路
と、第１のPN信号発生回路の出力信号と受信信号との誤
り回数の計数と、第２のPN信号発生回路の出力信号と受
信信号との誤り回数の計数とを、第１の誤りカウンタよ
り短かい判定期間でそれぞれ同時計数する第２、第３の
誤りカウンタとを備えており、第２の誤りカウンタの計
数結果が、第３の誤りカウンタの計数結果より大きいと
き、受信信号列にビットの抜けや割込みがあったと判定
して、同期確定処理を行なうようにしている。
定伝送路でクロックスリップ現象によるビットの抜けや
割込みが発生した場合に、受信信号列に対して抜けや割
込みのあった分だけずれた信号列を出力する第１のPN信
号発生回路と、ビットの抜けや割込みがあっても、シフ
トレジスタの段数に相当する時間だけ経過した後に、受
信信号と同期した状態に復帰する第２のPN信号発生回路
と、第１のPN信号発生回路の出力信号と受信信号との誤
り回数の計数と、第２のPN信号発生回路の出力信号と受
信信号との誤り回数の計数とを、第１の誤りカウンタよ
り短かい判定期間でそれぞれ同時計数する第２、第３の
誤りカウンタとを備えており、第２の誤りカウンタの計
数結果が、第３の誤りカウンタの計数結果より大きいと
き、受信信号列にビットの抜けや割込みがあったと判定
して、同期確定処理を行なうようにしている。
このため、受信信号列に抜けや割込みが発生したこと
を、非常に短かい時間で検出して、同期確定処理を速や
かに行なうことができ、無駄な測定を長時間行なわずに
済む。
を、非常に短かい時間で検出して、同期確定処理を速や
かに行なうことができ、無駄な測定を長時間行なわずに
済む。
第１図は、本発明の一実施例の構成を示すブロック図、
第２図は、一実施例の要部の処理手順を示すフローチャ
ート、第３図および第４図は、一実施例の動作を説明す
るための概略図である。 第５図は、従来装置の構成を示すブロック図である。 40……誤り測定装置、50……第１のPN信号発生回路、51
〜56……シフトレジスタ、57……排他的論理和回路、58
……スイッチ、62……第１の誤り判定回路、63……第１
の誤りカウンタ、64……同期外れ判定手段、65……同期
確定手段、70……第２のPN信号発生回路、71〜76……シ
フトレジスタ、77……排他的論理和回路、81……第２の
誤りカウンタ、82……第２の誤り判定回路、83……第３
の誤りカウンタ、84……ゲートタイマ、85……比較器。
第２図は、一実施例の要部の処理手順を示すフローチャ
ート、第３図および第４図は、一実施例の動作を説明す
るための概略図である。 第５図は、従来装置の構成を示すブロック図である。 40……誤り測定装置、50……第１のPN信号発生回路、51
〜56……シフトレジスタ、57……排他的論理和回路、58
……スイッチ、62……第１の誤り判定回路、63……第１
の誤りカウンタ、64……同期外れ判定手段、65……同期
確定手段、70……第２のPN信号発生回路、71〜76……シ
フトレジスタ、77……排他的論理和回路、81……第２の
誤りカウンタ、82……第２の誤り判定回路、83……第３
の誤りカウンタ、84……ゲートタイマ、85……比較器。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04L 1/00 H03M 13/00 H04L 7/00
Claims (1)
- 【請求項１】特定パターンの擬似ランダム信号を受信
し、この受信信号の誤りをビット単位で測定する誤り測
定装置において、 直列Ｍ段のシフトレジスタ（51〜56）と、該シフトレジ
スタの出力のうちの所定の複数段の出力の排他的論理和
をとる排他的論理和回路（57）と、受信信号と前記排他
的論理和回路の出力とを切換えて前記シフトレジスタに
入力するスイッチ（58）とを有し、前記スイッチが受信
信号を入力するときには同期引き込みを行い、且つ同期
確定後、前記スイッチが前記排他的論理和回路の出力を
入力するときには擬似ランダム信号を発生する第１の擬
似ランダム信号発生回路（50）と、 前記第１の擬似ランダム信号発生回路から出力される信
号と受信信号との不一致判定をビット単位で行う第１の
誤り判定回路（62）と、 前記第１の誤り判定回路の出力を受け、不一致ビットの
数を所定時間（Ｔ）計数する第１の誤りカウンタ（63）
と、 前記第１の誤り判定回路の出力を受け、不一致ビットの
数を前記所定時間（Ｔ）より短い所定時間（ｔ）計数す
る第２の誤りカウンタ（81）と、 前記第１の擬似ランダム信号発生回路が前記擬似ランダ
ム信号を発生している状態において、前記第１の誤りカ
ウンタの計数値が、所定許容値（Ｎ）以上になったと
き、同期外れ信号を出力する同期外れ判定手段（64）
と、 受信信号が常時入力される直列Ｍ段のシフトレジスタ
（71〜76）と、該シフトレジスタの出力のうち前記所定
の複数段の出力の排他的論理和をとる排他的論理和回路
（77）とを有する第２の擬似ランダム信号発生回路（7
0）と、 前記第２の擬似ランダム信号発生回路から出力される擬
似ランダム信号と受信信号との不一致判定をビット単位
で行う第２の誤り判定回路（82）と、 前記第２の誤り判定回路の出力を受け、不一致ビットの
数を前記所定時間（ｔ）計数する第３の誤りカウンタ
（83）と、 前記第１の擬似ランダム信号発生回路が前記擬似ランダ
ム信号を発生している状態において、前記第２、第３の
誤りカウンタの計数結果の大小を比較し、第２の誤りカ
ウンタの計数結果の方が大きいとき、スリップ検出信号
を発生する比較手段（85）と、 前記同期外れ信号または前記スリップ検出信号を受けた
ときは、前記第１の擬似ランダム信号発生回路が同期引
き込み動作を行うように、前記第１の擬似ランダム信号
発生回路のスイッチを切換えて受信信号を前記シフトレ
ジスタに入力させるとともに、前記第１の誤り判定回路
から出力される不一致ビットの監視を開始し、該不一致
ビットの数がＭビット以上連続で発生しなくなったとき
に同期確定と判断し、前記第１の擬似ランダム信号発生
回路のスイッチを切換えて前記排他的論理和回路の出力
を前記シフトレジスタに入力させる同期確定手段（66）
とを備えたことを特徴とする誤り測定装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181119A JP2920778B2 (ja) | 1990-07-09 | 1990-07-09 | 誤り測定装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2181119A JP2920778B2 (ja) | 1990-07-09 | 1990-07-09 | 誤り測定装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0470025A JPH0470025A (ja) | 1992-03-05 |
| JP2920778B2 true JP2920778B2 (ja) | 1999-07-19 |
Family
ID=16095185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2181119A Expired - Fee Related JP2920778B2 (ja) | 1990-07-09 | 1990-07-09 | 誤り測定装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2920778B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5627533B2 (ja) * | 2011-04-18 | 2014-11-19 | 富士通テレコムネットワークス株式会社 | 試験装置及び試験方法 |
-
1990
- 1990-07-09 JP JP2181119A patent/JP2920778B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0470025A (ja) | 1992-03-05 |
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