JPH0529955A

JPH0529955A - 符号誤り検出装置

Info

Publication number: JPH0529955A
Application number: JP3179863A
Authority: JP
Inventors: Hiroyuki Yasujima; 裕之安嶌
Original assignee: Anritsu Corp
Current assignee: Anritsu Corp
Priority date: 1991-07-19
Filing date: 1991-07-19
Publication date: 1993-02-05

Abstract

(57)【要約】【目的】Ｍ系列のＰＮ信号を試験信号に使用してデジ
タル被測定システムの符号誤りを検出する場合に、内部
に組込まれたＦＳＲから出力されるＰＮ信号が受信信号
に同期するまでの期間に入力された受信信号の先頭部分
に対しても確実に符号誤り検出を実施する。【構成】内部の設けられたＦＳＲから出力されるＰＮ
信号の受信信号に対する同期が確立するまでの期間に入
力した受信信号を（２^m−１）ビットの整数倍だけ遅延
させるＦＩＦＯ型シフトレジスを設け、同期が確立され
た後に遅延させておいた受信信号の各ビットに対する符
号誤り検出を実行する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＭ系列（最大長周期系
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に関する。

【０００２】

【従来の技術】例えばデジタル伝送システムにおいて発
生する符号誤りを検出する場合には、図４に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。

【０００３】試験信号発生装置２内には、図５に示すよ
うに、直列ｍ段のシフトレジスタ４と、このシフトレジ
スタ４を構成する複数レジスタ４ａにおける各出力の排
他的論理和をとる１個又は複数のＥＸＯＲゲート（排他
的論理和回路）４ｂとで構成されたｍ段構成のＦＳＲ(F
eedback Shift Register) ６が組込まれている。そし
て、先頭のレジスタ４ａの入力端に接続された切換回路
８をＥＸＯＲゲート４ｂ側に接続することによって、こ
のＦＳＲ６によって（２^m−１）ビットの周期を有する
ＰＮ信号を生成する。例えば、５段（ｍ＝５）構成のＦ
ＳＲは図６に示すように構成されている。

【０００４】前記符号誤り検出装置３内には試験信号発
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。

【０００５】なお、ＦＳＲが試験信号と同一系列のＰＮ
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。

【０００６】このような符号誤り検出装置３は例えば図
７に示すように構成されている。

【０００７】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して例えば図５に示した直列ｍ段のシフトレジスタと排
他的論理和回路からなるＦＳＲ９内の先頭レジスタ４ａ
のデータ端子へ印加される。このＦＳＲ９の出力端子か
ら出力されるＰＮ信号ｂは比較回路１０を構成するＥＸ
ＯＲゲート１０ａの一方の入力端子へ入力される。ま
た、同時に、ＦＳＲ９から出力されたＰＮ信号ｂは切換
回路８の他方の入力端子へ入力される。この切換回路８
は制御部１１からの切換信号ｃにて切換制御される。

【０００８】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。

【０００９】比較回路１０はＰＮ信号ｂの各ビットデー
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、例えば入力された不一致検出信号数を計数して、誤
り率を算出する。

【００１０】このような構成の符号誤り検出装置３にお
ける制御部１１の動作を図８の流れ図を用いて説明す
る。

【００１１】まず、ハイ（Ｈ）レベルの切換信号ｃを出
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。

【００１２】Ｐ５にて比較回路１０から誤り検出信号が
入力されると、Ｐ１へ戻り、再度切換回路８を入力端子
側へ切り換えて受信信号ａのｍビット分のデータをＦＳ
Ｒ９へ読込む。

【００１３】Ｐ５にて誤り検出信号が入力されなけれ
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度誤り検出
信号の有無を調べる。

【００１４】Ｐ６にてカウント値ＣＮがｍに達したこと
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。

【００１５】同期が確立するとＰ７にて受信信号ａに対
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。

【００１６】

【発明が解決しようとする課題】図４に示す被試験シス
テム１の規格や種類によっては、図９に示すように、例
えば一定期間Ｔ_Bだけ信号を送出し、次の一定期間Ｔ_C
は休止することを繰返すバーストフレーム伝送方式が採
用される場合がある。したがって、この場合、休止期間
Ｔ_Cは符号誤り検出装置３においては受信信号ａが途絶
えることになる。

【００１７】バーストフレームの先頭から受信信号ａと
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間Ｔ_Aは、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。

【００１８】従来の符号誤り検出装置では、バーストフ
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間Ｔ_Aの受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。

【００１９】また、同期確立までの期間Ｔ_Aに発生する
ビット誤りを検出できないので、実際の誤り測定期間Ｔ
_Mが短縮される。この同期確立までの期間Ｔ_Aはバース
トフレーム期間Ｔ_B(280ビット）に比べて無視できない
値であり、バーストフレーム全体のビット誤り率を測定
しようとした場合、正しい測定結果が得られない。

【００２０】また、バーストフレームを用いない通常の
連続したデータの送受信システムにおいても、誤り測定
開始時点におけるデータから符号誤り検出を開始できな
い問題がある。

【００２１】本発明はこのような事情に鑑みてなされた
ものであり、受信信号をこの受信信号周期の整数倍だけ
遅延させておくＦＩＦＯ型シフトレジスを設けることに
よって、同期確立までに入力された受信信号に対しても
確実に誤り検出を実施できる符号誤り検出装置を提供す
ることを目的とする。

【００２２】

【課題を解決するための手段】上記課題を解消するため
に本発明は、入力端子から入力されたＭ系列の（２^m−
１）周期を有する受信信号の連続するｍ個の各ビットデ
ータを切換回路を介してｍ段構成のＦＳＲの各レジスタ
に取込んだ後、切換回路を動作させてＦＳＲの入出力間
を接続してこのＦＳＲを自走状態にし、このＦＳＲから
出力されるＰＮ信号の各ビットデータと受信信号の各ビ
ットデータとが一致するか否かを順次比較して、一致ビ
ットがｍ個連続するとＰＮ信号の受信信号に対する同期
が確立したと判断して、受信信号の各ビットデータとＰ
Ｎ信号の各ビットデータとを比較することによって受信
信号の符号誤りを検出する符号誤り検出装置において、
入力端子から入力された受信信号を周期の整数倍だけ遅
延させるＦＩＦＯ型シフトレジスタと、このＦＩＦＯ型
シフトレジスタにて遅延された受信信号の各ビットデー
タと同期確立後のＰＮ信号の各ビットデータとが一致す
るか否かを比較して不一致のとき不一致検出信号を出力
する比較回路とを備えたものである。

【００２３】

【作用】このように構成された符号誤り検出装置であれ
ば、入力端子を介して入力される受信信号の各ビットデ
ータは切換回路を介してＦＳＲの各レジスタへ順次格納
されると共に、ＦＩＦＯ（先入れ先出し）型シフトレジ
スタの各レジスタに順次格納されていく。そして、ＦＳ
Ｒから出力されるＰＮ信号の受信信号に対する同期が確
立する。

【００２４】また、ＦＩＦＯ型シフトレジスタは受信信
号を正確に整数周期分だけ遅延させるので、ＦＳＲから
出力されたＰＮ信号は入力端子に入力されている受信信
号に同期するとともにＦＩＦＯ型シフトレジスタから出
力されている受信信号にも同期する。

【００２５】よって、受信信号の先頭ビットデータがＦ
ＩＦＯ型シフトレジスタから出力される時刻から、この
遅延された受信信号の各ビットデータと同期確立後のＰ
Ｎ信号の各ビットデータとをビット単位で比較すること
によって、同期確立以前に入力され受信信号のビット誤
り測定が実施される。

【００２６】

【実施例】以下本発明の一実施例を図面を用いて説明す
る。

【００２７】図１は実施例の符号誤り検出装置の概略構
成を示すブロック図である。図７に示す従来の符号誤り
検出装置と同一部分には同一符号が付してある。

【００２８】図４に示す被試験システム１から出力され
て入力端子７へ入力される受信信号ａは、例えば図３に
示すように、Ｎビットのバースト期間Ｔ_Bと休止期間Ｔ
_Cとを有するバーストフレーム伝送方式における期間Ｔ
_Bのバーストフレームに組込まれている。そして、この
受信信号ａはＭ系列のビット周期（２^m−１）を有する
ＰＮ信号である。

【００２９】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して、例えば図５に示した直列ｍ段のシフトレジスタと
排他的論理和回路とからなるｍ段構成のＦＳＲ９内の先
頭レジスタのデータ端子へ印加される。このＦＳＲ９の
出力端子から出力されるＰＮ信号ｂは同期検出用の比較
回路１０を構成するＥＸＯＲゲート１０ａの一方の入力
端子へ入力される。同時に、ＦＳＲ９から出力されるＰ
Ｎ信号ｂは、切換回路８の他方の入力端子へ入力され
る。切換回路８は制御部１５からの切換信号ｃにて切換
制御される。

【００３０】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１５内の各カウンタ
１６ａ，１６ｂへ印加される。したがって、この各カウ
ンタ１６ａ，１６ｂは受信信号ａのビット数を計数す
る。

【００３１】比較回路１０はＦＳＲ９から出力されるＰ
Ｎ信号ｂの各ビットデータと受信信号ａの各ビットデー
タとを比較して不一致の場合に不一致検出信号ｄを制御
部１５へ出力する。また、入力端子７から入力されたバ
ーストフレームに組込まれた受信信号ａの開始および終
了位置を示すバーストゲート信号ｃ₁が制御部１５へ入
力される。

【００３２】さらに、入力端子７から入力された受信信
号ａは直列Ｄ段のＦＩＦＯ（先入れ先出し）型シフトレ
ジスタ１８へ入力される。このＦＩＦＯ型シフトレジス
タ１８のクロック端子にはクロック抽出回路１２からの
クロック信号が供給される。したがって、このＦＩＦＯ
型シフトレジスタ１８へ入力された受信信号ａの各ビッ
トはＤビット分だけ遅延される。

【００３３】なお、この遅延量を特定する段数Ｄは、バ
ースト期間Ｔ_Bに含まれるビット数Ｎ，ＰＮ信号周期の
ビット数（２^m−１）に対して、（２^m−１）（ｋ−１）＜Ｎ≦（２^m−１）ｋを満足する自然数ｋに対してＤ＝（２^m−１）ｋとしている。すなわち、遅延ビット数ＤはＰＮ信号周期
のビット数の整数倍に設定されている。

【００３４】ＦＩＦＯ型シフトレジスタ１８にてＤビッ
ト分遅延された受信信号ａ₁はビット誤り検出用の比較
回路１９のＥＸＯＲゲート１９ａの一方の入力端子に入
力されれる。このＥＸＯＲゲート１９ａの他方の入力端
子にはＦＳＲ９から出力される基準となるＰＮ信号ｂが
入力される。比較回路１９はＦＳＲ９から出力されたＰ
Ｎ信号ｂの各ビットデータとＦＩＦＯ型シフトレジスタ
１８から出力されたＤビット分遅延された受信信号ａ₁
の各ビットデータとを比較して不一致の場合には不一致
検出信号ｅを誤り測定部２０へ出力する。誤り測定部２
０は例えば不一致検出信号ｅを計数して符号誤り率等を
算出する。

【００３５】このような構成の符号誤り検出装置におけ
る制御部１５の動作を図２の流れ図を用いて説明する。

【００３６】まず、バーストゲート信号ｃ₁が入力する
のを待つ。バーストゲート信号ｃ₁が入力されると、バ
ーストが開始されたので、カウンタ１６ｂのカウント値
ＣＮｂを０にリセットする。さらに、切換信号ｃをハイ
（Ｈ）レベルにして切換回路８を入力端子７側に設定す
る（Ｑ１）。そして、カウンタ１６ａのカウント値ＣＮ
ａを０に初期設定した後（Ｑ２）、クロック信号にてカ
ウント値ＣＮａがインクリメントされ、カウント値ＣＮ
ａがｍになるのを待つ（Ｑ３）。

【００３７】カウント値ＣＮａがｍになると、受信信号
ａの連続するｍビット分のデータが切換回路８を介して
ＦＳＲ９を構成する直列ｍ段のシフトレジスタの各段に
読込まれたと判断する。そして、切換信号ｃをロー
（Ｌ）レベルへ変更して、切換回路８をＦＳＲ９の出力
端子側に切換える。同時にカウンタ１６ａのカウント値
ＣＮａを０に初期設定する。すると、ＦＳＲ９の入力端
子にはこのＦＳＲ９から出力されるＰＮ信号ｂが入力さ
れる。そして、ＦＳＲ９は基準となるＰＮ信号ｂを継続
して出力する自走状態になる。

【００３８】そして、Ｑ４にて比較回路１０から不一致
検出信号ｄが検出されると、Ｑ１へ戻り、再度切換回路
８を入力端子側に投入して、受信信号ａのｍ個分のビッ
トデータをＦＳＲ９へ読込む。

【００３９】Ｑ４にて不一致検出信号ｄが検出されなけ
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。

【００４０】Ｑ５にて、カウント値ＣＮａがｍに達する
と、達連続したｍ個のビットにおいて不一致検出信号ｄ
が検出されないので、この時点で、ＦＳＲ９から出力さ
れるＰＮ信号ｂの受信信号ａに対する同期が確立したと
判断する。

【００４１】同期が確立すると、ＦＳＲ９を自走状態に
したまま、Ｑ６にてカウンタ１６ｂのカウント値ＣＮｂ
がＤに達するまで待つ。カウント値ＣＮｂがＤに達する
と（ＣＮｂ＝Ｄ）、受信信号ａの先頭のビッドがＦＩＦ
Ｏ型シフトレジスタ１８の出力端子から出力されたと判
断する。そして、Ｑ７にて受信信号ａに対する符号誤り
検出処理を実行する。すなわち、誤り測定部２０に対し
て誤り測定指令を出力して、比較回路１９から出力され
る不一致検出信号数を一定時間計数して符号誤り率を算
出する。

【００４２】次に、図３のタイムチャートを用いて装置
全体の動作を説明する。時刻ｔ₀にてバーストフレーム
が開始されると、受信信号ａの各ビットはＦＳＲ９およ
びＦＩＦＯ型シフトレジスタ１８に順次入力されてい
く。そして、時刻ｔ₁にてＰＮ信号ｂの受信信号ａに対
する同期が確立すると、ＦＳＲ９は同期が確立した状態
で自走状態となる。

【００４３】時刻ｔ₂にてＮビット分のバーストフレー
ムが終了し、時刻ｔ₃にてＦＩＦＯ型シフトレジスタ１
８からＤビット分だけ遅延された受信信号ａ₁が出力開
始されると、この受信信号ａ₁とＦＳＲ９から出力され
るＰＮ信号ｂとは同期している。そして、比較回路１９
で両信号ａ₁，ｂの各ビットを順番に一致，不一致を比
較していく。

【００４４】そして、不一致のビットが存在すると、不
一致検出信号ｅが誤り測定部２０へ入力される。誤り測
定部２０は不一致検出信号数を計数開始する。時刻ｔ₄
にて受信信号ａ₁に含まれるＮビット分のビットデータ
に対する符号誤り数の計測が終了すると、不一致検出信
号数を集計して符号誤り率を算出する。

【００４５】このように構成された符号誤り検出装置で
あれば、同期確立後のＦＳＲ９から出力されるＰＮ信号
ｂとＦＩＦＯ型シフトレジスタ１８で周期の整数倍（Ｄ
ビット分）だけ遅延された受信信号ａ₁とが比較回路１
９にて比較対照されて符号誤りが検出される。

【００４６】すなわち、同期確立までに要する期間Ｔ_A
が存在したとしても、受信信号ａの先頭のビットからＮ
番目の最終ビットまで確実に符号誤り検出が実施され
る。

【００４７】特に、図３に示すようなＮビットのバース
ト期間Ｔ_Bと休止期間Ｔ_Cとを有するバーストフレーム
伝送方式において有効である。バーストフレームの繰返
し周期をＴ_F（Ｒビット）とすると、次式で示すよう
に、バースト期間Ｔ_B（Ｎビット）にＦＩＦＯ型シフト
レジスタ１８の遅延期間（Ｄビット）を加算した期間
［（Ｎ＋Ｄ）ビット］がバーストフレームの繰返し周期
Ｔ_F（Ｒビット）を越えなければ、周期Ｔ_Fでもって繰
り返し入力される受信信号ａのビット誤り測定を連続し
て実施できる。

【００４８】Ｎ＋Ｄ≦Ｒ例えば、９段（ｍ＝９）構成のＰＮ信号を使用して前述
のバーストフレーム（Ｎ＝２８０）に組込まれた受信信
号ａの符号誤りを検出することを考えると、ＰＮ信号の
周期が（２⁹−１）ビットとなり、遅延Ｄビット＝５１
１となり、バーストフレームの繰返し周期（Ｔ_F＝８４
０ビット）より加算期間（Ｎ＋Ｄ＝７９１）が短いため
全てのバーストの符号誤り測定を連続的に実施できる。

【００４９】なお、本発明は上述した実施例に限定され
るものではない。実施例装置においては、同期検出用の
比較回路１０と誤り測定用の比較回路１９とを個別に設
けたが、１個の比較回路でもって両方の機能を兼用させ
ることも可能である。

【００５０】また、上述した実施例においては、受信信
号ａを、図３に示すように、バーストフレームに組込ま
れた信号としたが、バーストフレームに組込まれていな
い連続した受信信号であってもよいことは勿論である。

【００５１】

【発明の効果】以上説明したように本発明の符号誤り検
出装置によれば、受信信号のビットデータをＦＩＦＯ型
シフトレジスによって遅延させておき、同期が確立され
た後に遅延させておいた受信信号の各ビットに対する符
号誤検出を実行している。したがって、同期確立までに
入力された受信信号の各ビットに対しても確実に符号誤
り検出を実施でき、たとえバーストフレーム伝送方式の
ように受信信号の継続時間が短かったとしてもこの受信
信号に対する符号誤り検出精度を向上できる。

【図面の簡単な説明】

【図１】本発明の一実施例に関わる符号誤り検出装置
の概略構成を示すブロック図、

【図２】同実施例装置の動作を示す流れ図、

【図３】同実施例装置の動作を示すタイムチャート、

【図４】一般的な符号誤り検出システムを示す模式
図、

【図５】一般的なＦＳＲの概略構成を示すブロック
図、

【図６】５段シフトレジレジスを用いたＦＳＲを示す
ブロック図、

【図７】従来の符号誤り検出装置の概略構成を示すブ
ロック図、

【図８】同従来装置の動作を示す流れ図、

【図９】同従来装置の動作を示すタイムチャート。

【符号の説明】

７…入力端子、８…切換回路、９…ＦＳＲ、１０，１９
…比較回路、１２…クロック抽出回路、１５…制御部、
１６ａ，１６ｂ…カウンタ、１８…ＦＩＦＯ型シフトレ
ジスタ、２０…誤り測定部、ａ…受信信号、ｂ…ＰＮ信
号、ｅ…不一致検出信号。

Claims

【特許請求の範囲】【請求項１】入力端子から入力されたＭ系列の（２^m
−１）周期を有する受信信号(a) の連続するｍ個の各ビ
ットデータを切換回路(8) を介してｍ段構成のＦＳＲ
(9) の各レジスタに取込んだ後、前記切換回路を動作さ
せて前記ＦＳＲの入出力間を接続してこのＦＳＲを自走
状態にし、このＦＳＲから出力されるＰＮ信号(b) の各
ビットデータと前記受信信号の各ビットデータとが一致
するか否かを順次比較して、一致ビットがｍ個連続する
と前記ＰＮ信号の前記受信信号に対する同期が確立した
と判断して、前記受信信号の各ビットデータと前記ＰＮ
信号の各ビットデータとを比較することによって前記受
信信号の符号誤りを検出する符号誤り検出装置におい
て、前記入力端子から入力された受信信号を前記周期の整数
倍だけ遅延させるＦＩＦＯ型シフトレジスタ(18)と、こ
のＦＩＦＯ型シフトレジスタにて遅延された受信信号の
各ビットデータと同期確立後の前記ＰＮ信号の各ビット
データとが一致するか否かを比較して不一致のとき不一
致検出信号を出力する比較回路(19)とを備えた符号誤り
検出装置。