JP3225060B2 - 符号誤り検出装置 - Google Patents
符号誤り検出装置Info
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- JP3225060B2 JP3225060B2 JP17988091A JP17988091A JP3225060B2 JP 3225060 B2 JP3225060 B2 JP 3225060B2 JP 17988091 A JP17988091 A JP 17988091A JP 17988091 A JP17988091 A JP 17988091A JP 3225060 B2 JP3225060 B2 JP 3225060B2
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Description
【０００１】
【産業上の利用分野】本発明はＭ系列（最大長周期系
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。
【０００２】
【従来の技術】例えばデジタル伝送システムにおいて発
生する符号誤りを検出する場合には、図１３に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。
生する符号誤りを検出する場合には、図１３に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。
【０００３】試験信号発生装置２内には、図１４に示す
ように、直列ｍ段のシフトレジスタ４と、このシフトレ
ジスタ４を構成する複数レジスタ４ａにおける各出力の
排他的論理和をとる１個又は複数のＥＸＯＲゲート（排
他的論理和回路）４ｂとで構成されたｍ段構成のＦＳＲ
(Feedback Shift Register) ６が組込まれている。そし
て、先頭のレジスタ４ａの入力端に接続された切換回路
８をＥＸＯＲゲート４ｂ側に接続することによって、こ
のＦＳＲ６によって（２m −１）ビットの周期を有する
ＰＮ信号を生成する。例えば、５段（ｍ＝５）構成のＦ
ＳＲは図１５に示すように構成されている。
ように、直列ｍ段のシフトレジスタ４と、このシフトレ
ジスタ４を構成する複数レジスタ４ａにおける各出力の
排他的論理和をとる１個又は複数のＥＸＯＲゲート（排
他的論理和回路）４ｂとで構成されたｍ段構成のＦＳＲ
(Feedback Shift Register) ６が組込まれている。そし
て、先頭のレジスタ４ａの入力端に接続された切換回路
８をＥＸＯＲゲート４ｂ側に接続することによって、こ
のＦＳＲ６によって（２m −１）ビットの周期を有する
ＰＮ信号を生成する。例えば、５段（ｍ＝５）構成のＦ
ＳＲは図１５に示すように構成されている。
【０００４】前記符号誤り検出装置３内には試験信号発
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。
【０００５】なお、ＦＳＲが試験信号と同一系列のＰＮ
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。
【０００６】このような符号誤り検出装置３は例えば図
１６に示すように構成されている。
１６に示すように構成されている。
【０００７】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して例えば図１４に示した直列ｍ段のシフトレジスタと
排他的論理和回路からなるＦＳＲ９内の先頭レジスタ４
ａのデータ端子へ印加される。このＦＳＲ９の出力端子
から出力されるＰＮ信号ｂは比較回路１０を構成するＥ
ＸＯＲゲート１０ａの一方の入力端子へ入力される。ま
た、同時に、ＦＳＲ９から出力されたＰＮ信号ｂは切換
回路８の他方の入力端子へ入力される。この切換回路８
は制御部１１からの切換信号ｃにて切換制御される。
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して例えば図１４に示した直列ｍ段のシフトレジスタと
排他的論理和回路からなるＦＳＲ９内の先頭レジスタ４
ａのデータ端子へ印加される。このＦＳＲ９の出力端子
から出力されるＰＮ信号ｂは比較回路１０を構成するＥ
ＸＯＲゲート１０ａの一方の入力端子へ入力される。ま
た、同時に、ＦＳＲ９から出力されたＰＮ信号ｂは切換
回路８の他方の入力端子へ入力される。この切換回路８
は制御部１１からの切換信号ｃにて切換制御される。
【０００８】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。
【０００９】比較回路１０はＰＮ信号ｂの各ビットデー
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、例えば入力された不一致検出信号数を計数して、誤
り率を算出する。
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、例えば入力された不一致検出信号数を計数して、誤
り率を算出する。
【００１０】このような構成の符号誤り検出装置３にお
ける制御部１１の動作を図１７の流れ図を用いて説明す
る。
ける制御部１１の動作を図１７の流れ図を用いて説明す
る。
【００１１】まず、ハイ（Ｈ）レベルの切換信号ｃを出
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。
【００１２】Ｐ５にて比較回路１０から不一致検出信号
が入力されると、Ｐ１へ戻り、再度切換回路８を入力端
子側へ切り換えて受信信号ａのｍビット分のデータをＦ
ＳＲ９へ読込む。
が入力されると、Ｐ１へ戻り、再度切換回路８を入力端
子側へ切り換えて受信信号ａのｍビット分のデータをＦ
ＳＲ９へ読込む。
【００１３】Ｐ５にて不一致検出信号が入力されなけれ
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度不一致検
出信号の有無を調べる。
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度不一致検
出信号の有無を調べる。
【００１４】Ｐ６にてカウント値ＣＮがｍに達したこと
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。
【００１５】同期が確立するとＰ７にて受信信号ａに対
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。
【００１６】
【発明が解決しようとする課題】図１３に示す被試験シ
ステム１の規格や種類によっては、図１８に示すよう
に、例えば一定期間ＴB だけ信号を送出し、次の一定期
間ＴC は休止することを繰返すバーストフレーム伝送方
式が採用される場合がある。したがって、この場合、休
止期間ＴC は符号誤り検出装置３においては受信信号ａ
が途絶えることになる。したがって、ＰＮ信号を用いて
このバーストフレーム伝送方式における符号誤りを測定
するときに、各バーストフレーム毎にパターン同期を取
り直すことが必要となる場合がある。
ステム１の規格や種類によっては、図１８に示すよう
に、例えば一定期間ＴB だけ信号を送出し、次の一定期
間ＴC は休止することを繰返すバーストフレーム伝送方
式が採用される場合がある。したがって、この場合、休
止期間ＴC は符号誤り検出装置３においては受信信号ａ
が途絶えることになる。したがって、ＰＮ信号を用いて
このバーストフレーム伝送方式における符号誤りを測定
するときに、各バーストフレーム毎にパターン同期を取
り直すことが必要となる場合がある。
【００１７】バーストフレームの先頭から受信信号ａと
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間ＴA は、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間ＴA は、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。
【００１８】従来の符号誤り検出装置では、バーストフ
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間ＴA の受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間ＴM が短縮され
る。この同期確立までの期間ＴA はバーストフレーム期
間ＴB （280 ビット）に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間ＴA の受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間ＴM が短縮され
る。この同期確立までの期間ＴA はバーストフレーム期
間ＴB （280 ビット）に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。
【００１９】本発明はこのような事情に鑑みてなされた
ものであり、同期確立時点におけるＦＳＲの所定ビット
前の遅延ＰＮ信号をＦＳＲの各レジスタから出力される
単位ＰＮ信号から作成する信号選択回路および排他的論
理和回路と、内部ＰＮ信号の外部ＰＮ信号に対する同期
が確立するまでの期間に受信信号のビットデータを遅延
させておくＦＩＦＯ型シフトレジスを設けることによっ
て、同期確立までに入力された受信信号の各ビットデー
タに対しても確実に誤り検出を実施でき、たとえ受信信
号の継続時間が短かったとしてもこの受信信号に対する
誤り検出精度を向上できる符号誤り検出装置を提供する
ことを目的とする。
ものであり、同期確立時点におけるＦＳＲの所定ビット
前の遅延ＰＮ信号をＦＳＲの各レジスタから出力される
単位ＰＮ信号から作成する信号選択回路および排他的論
理和回路と、内部ＰＮ信号の外部ＰＮ信号に対する同期
が確立するまでの期間に受信信号のビットデータを遅延
させておくＦＩＦＯ型シフトレジスを設けることによっ
て、同期確立までに入力された受信信号の各ビットデー
タに対しても確実に誤り検出を実施でき、たとえ受信信
号の継続時間が短かったとしてもこの受信信号に対する
誤り検出精度を向上できる符号誤り検出装置を提供する
ことを目的とする。
【００２０】
【課題を解決するための手段】上記課題を解消するため
に本発明は、バーストフレームに組込まれた状態で入力
端子から入力されたＭ系列の（２m −１）周期を有する
受信信号の連続するｍ個の各ビットデータを切換回路を
介してｍ段構成のＦＳＲの各レジスタに取込んだ後、切
換回路を動作させてＦＳＲの入出力間を接続してこのＦ
ＳＲを自走状態にし、このＦＳＲから出力されるＰＮ信
号の各ビットデータと受信信号の各ビットデータとが一
致するか否かを順次比較して、一致ビットがｍ個連続す
るとＰＮ信号の受信信号に対する同期が確立したと判断
して、その後受信信号の符号誤りを検出する符号誤り検
出装置において、受信信号を規定ビット数だけ遅延させ
るＦＩＦＯ型シフトレジスタと、ＦＳＲのｍ個の各レジ
スタから出力される各単位ＰＮ信号の出力路に介挿され
た信号選択回路と、この信号選択回路にて選択された単
位ＰＮ信号どうしの排他的論理和を算出して、ＦＳＲか
ら出力されるＰＮ信号に対して所定ビット数遅延した遅
延ＰＮ信号として出力する排他的論理和回路と、遅延ビ
ット数に対して一義的に定まる各単位ＰＮ信号に対する
各選択信号を信号選択回路へ出力する信号選択制御段
と、同期確立後に排他的論理和回路から出力される遅延
ＰＮ信号の各ビットデータとＦＩＦＯ型シフトレジスタ
にて遅延された受信信号の各ビットデータとが一致する
か否かを比較して不一致のとき不一致検出信号を出力す
る比較回路とを備えたものである。
に本発明は、バーストフレームに組込まれた状態で入力
端子から入力されたＭ系列の（２m −１）周期を有する
受信信号の連続するｍ個の各ビットデータを切換回路を
介してｍ段構成のＦＳＲの各レジスタに取込んだ後、切
換回路を動作させてＦＳＲの入出力間を接続してこのＦ
ＳＲを自走状態にし、このＦＳＲから出力されるＰＮ信
号の各ビットデータと受信信号の各ビットデータとが一
致するか否かを順次比較して、一致ビットがｍ個連続す
るとＰＮ信号の受信信号に対する同期が確立したと判断
して、その後受信信号の符号誤りを検出する符号誤り検
出装置において、受信信号を規定ビット数だけ遅延させ
るＦＩＦＯ型シフトレジスタと、ＦＳＲのｍ個の各レジ
スタから出力される各単位ＰＮ信号の出力路に介挿され
た信号選択回路と、この信号選択回路にて選択された単
位ＰＮ信号どうしの排他的論理和を算出して、ＦＳＲか
ら出力されるＰＮ信号に対して所定ビット数遅延した遅
延ＰＮ信号として出力する排他的論理和回路と、遅延ビ
ット数に対して一義的に定まる各単位ＰＮ信号に対する
各選択信号を信号選択回路へ出力する信号選択制御段
と、同期確立後に排他的論理和回路から出力される遅延
ＰＮ信号の各ビットデータとＦＩＦＯ型シフトレジスタ
にて遅延された受信信号の各ビットデータとが一致する
か否かを比較して不一致のとき不一致検出信号を出力す
る比較回路とを備えたものである。
【００２１】また、別の発明においては、上述した各手
段に加えて、同期確立後に排他的論理和回路から出力さ
れる遅延ＰＮ信号のデータを取込み、所定ビット前のＦ
ＳＲの動作状態で定まる遅延ＰＮ信号を出力する補助Ｆ
ＳＲを設け、比較回路によって、補助ＦＳＲから出力さ
れる遅延ＰＮ信号の各ビットデータとＦＩＦＯ型シフト
レジスタにて遅延された受信信号の各ビットデータとが
一致するか否かを比較するようにしている。
段に加えて、同期確立後に排他的論理和回路から出力さ
れる遅延ＰＮ信号のデータを取込み、所定ビット前のＦ
ＳＲの動作状態で定まる遅延ＰＮ信号を出力する補助Ｆ
ＳＲを設け、比較回路によって、補助ＦＳＲから出力さ
れる遅延ＰＮ信号の各ビットデータとＦＩＦＯ型シフト
レジスタにて遅延された受信信号の各ビットデータとが
一致するか否かを比較するようにしている。
【００２２】
【作用】まず、信号選択回路と排他的論理和回路と信号
選択制御手段とを用いて、ＦＳＲから出力されるＰＮ信
号に対して所定ビット前のＰＮ信号、すなわち遅延ＰＮ
信号を生成できる理由を説明する。
選択制御手段とを用いて、ＦＳＲから出力されるＰＮ信
号に対して所定ビット前のＰＮ信号、すなわち遅延ＰＮ
信号を生成できる理由を説明する。
【００２３】一般に、図３に示すように、ｍ個のレジス
タ４1 ，４2 ，４3 ，…，４m からなるＦＳＲ６におい
ては、一つのＥＸＯＲゲートの出力信号をこのＦＳＲ６
から出力されるＰＮ信号ＰＮ0 としている。しかし、各
レジスタから取出される各信号もＰＮ信号である。そし
て、各レジスタから取出される各ＰＮ信号を単位ＰＮ信
号とすると、任意のレジスタ４i から取出される単位Ｐ
Ｎ信号ＰＮi は、一つ前のレジスタ４i-1 から取出され
る単位ＰＮ信号ＰＮi-1 に比較して１ビット先の（進ん
だ）単位ＰＮ信号である。すなわち、各レジスタ４1 ，
４2 ，４3 ，…，４m-1 から出力される各単位ＰＮ信号
ＰＮ1 ，ＰＮ2 ，ＰＮ3 ，…，ＰＮm-1は（２m −１）
のビット周期とビットパターンは等しいがビット位相が
互いに異なる単位ＰＮ信号となる。
タ４1 ，４2 ，４3 ，…，４m からなるＦＳＲ６におい
ては、一つのＥＸＯＲゲートの出力信号をこのＦＳＲ６
から出力されるＰＮ信号ＰＮ0 としている。しかし、各
レジスタから取出される各信号もＰＮ信号である。そし
て、各レジスタから取出される各ＰＮ信号を単位ＰＮ信
号とすると、任意のレジスタ４i から取出される単位Ｐ
Ｎ信号ＰＮi は、一つ前のレジスタ４i-1 から取出され
る単位ＰＮ信号ＰＮi-1 に比較して１ビット先の（進ん
だ）単位ＰＮ信号である。すなわち、各レジスタ４1 ，
４2 ，４3 ，…，４m-1 から出力される各単位ＰＮ信号
ＰＮ1 ，ＰＮ2 ，ＰＮ3 ，…，ＰＮm-1は（２m −１）
のビット周期とビットパターンは等しいがビット位相が
互いに異なる単位ＰＮ信号となる。
【００２４】そして、図３に示すように、各単位ＰＮ信
号に対してＥＸＯＲゲート４ｅを介して信号合成された
各ＰＮ信号ＰＮe1，ＰＮe2，ＰＮe3，……もそれぞれ前
記ＰＮ信号ＰＮ0 に対して所定ビットだけ位相がずれた
ＰＮ信号となる。このように、各レジスタ４1 ，４2 ，
４3 ，…，４m から出力される各単位ＰＮ信号ＰＮ1，
ＰＮ2 ，ＰＮ3 ，…，ＰＮm をそのまま、または一つの
ＥＸＯＲゲート４ｅ、または複数のＥＸＯＲゲート４ｅ
でもって信号構成することによって、種々のビット数だ
けビット位相がずれたＰＮ信号を作成することが可能と
なる。すなわち、互いにビット位相がずれた（２m −
１）個のＰＮ信号が得られる。
号に対してＥＸＯＲゲート４ｅを介して信号合成された
各ＰＮ信号ＰＮe1，ＰＮe2，ＰＮe3，……もそれぞれ前
記ＰＮ信号ＰＮ0 に対して所定ビットだけ位相がずれた
ＰＮ信号となる。このように、各レジスタ４1 ，４2 ，
４3 ，…，４m から出力される各単位ＰＮ信号ＰＮ1，
ＰＮ2 ，ＰＮ3 ，…，ＰＮm をそのまま、または一つの
ＥＸＯＲゲート４ｅ、または複数のＥＸＯＲゲート４ｅ
でもって信号構成することによって、種々のビット数だ
けビット位相がずれたＰＮ信号を作成することが可能と
なる。すなわち、互いにビット位相がずれた（２m −
１）個のＰＮ信号が得られる。
【００２５】このことは、逆に、任意のビット数だけビ
ット位相が異なるＰＮ信号を得るには、どのレジスタの
単位ＰＮ信号とどのレジスタの単位ＰＮ信号を使用して
幾つのＥＸＯＲゲート４ｅを用いれば良いかが一義的に
定まる。よって、信号選択回路でもって必要とするシフ
トレジスタの単位ＰＮ信号を選択して、排他論理和回路
でもって信号合成すれば、目的とする所定ビット位相だ
け前の遅延ＰＮ信号、すなわち遅延ＰＮ信号が得られ
る。
ット位相が異なるＰＮ信号を得るには、どのレジスタの
単位ＰＮ信号とどのレジスタの単位ＰＮ信号を使用して
幾つのＥＸＯＲゲート４ｅを用いれば良いかが一義的に
定まる。よって、信号選択回路でもって必要とするシフ
トレジスタの単位ＰＮ信号を選択して、排他論理和回路
でもって信号合成すれば、目的とする所定ビット位相だ
け前の遅延ＰＮ信号、すなわち遅延ＰＮ信号が得られ
る。
【００２６】図５は、図４に示す５個のレジスタ（ｍ＝
５）４1 〜４5 からなるＦＳＲから出力されるＰＮ信号
（ＰＮ0 ）に対して、ビット周期である３１の各ビット
位相遅れ０〜３０を有する遅延ＰＮ信号を生成するため
に、選択する単位ＰＮ信号とＥＸＯＲゲート数を示す選
択テーブル２６である。なお、一つの単位ＰＮ信号のみ
が選択された場合は当然使用するＥＸＯＲゲート数は０
である。したがって、制御部に予めこの選択テーブル２
６を記憶しておけば、即座に必要とするビット数だけ前
の遅延ＰＮ信号が得られる。
５）４1 〜４5 からなるＦＳＲから出力されるＰＮ信号
（ＰＮ0 ）に対して、ビット周期である３１の各ビット
位相遅れ０〜３０を有する遅延ＰＮ信号を生成するため
に、選択する単位ＰＮ信号とＥＸＯＲゲート数を示す選
択テーブル２６である。なお、一つの単位ＰＮ信号のみ
が選択された場合は当然使用するＥＸＯＲゲート数は０
である。したがって、制御部に予めこの選択テーブル２
６を記憶しておけば、即座に必要とするビット数だけ前
の遅延ＰＮ信号が得られる。
【００２７】このような機能の信号選択回路と排他論理
和回路と信号選択制御手段を有した符号誤り検出装置に
おいて、入力される受信信号の各ビットデータは切換回
路を介してＦＳＲの各レジスタへ順次格納されると共
に、ＦＩＦＯ（先入れ先出し）型シフトレジスタの各レ
ジスタに順次格納されていく。そして、ＦＳＲから出力
されるＰＮ信号の受信信号に対する同期が確立する。
和回路と信号選択制御手段を有した符号誤り検出装置に
おいて、入力される受信信号の各ビットデータは切換回
路を介してＦＳＲの各レジスタへ順次格納されると共
に、ＦＩＦＯ（先入れ先出し）型シフトレジスタの各レ
ジスタに順次格納されていく。そして、ＦＳＲから出力
されるＰＮ信号の受信信号に対する同期が確立する。
【００２８】よって、排他的論理和回路は予め信号選択
制御手段によって設定された所定ビット数前における遅
延ＰＮ信号を出力する。そして、所定ビット数をＦＩＦ
Ｏ型シフトレジスの遅延ビット数に一致させておけば、
同期確立後に排他的論理和回路から出力される遅延ＰＮ
信号はＦＩＦＯ型シフトレジスタから出力されている受
信信号に同期する。
制御手段によって設定された所定ビット数前における遅
延ＰＮ信号を出力する。そして、所定ビット数をＦＩＦ
Ｏ型シフトレジスの遅延ビット数に一致させておけば、
同期確立後に排他的論理和回路から出力される遅延ＰＮ
信号はＦＩＦＯ型シフトレジスタから出力されている受
信信号に同期する。
【００２９】よって、受信信号の先頭ビットデータがＦ
ＩＦＯ型シフトレジスタから出力される時刻から、この
遅延された受信信号の各ビットデータと同期確立後に信
号選択回路と排他的論理和回路にて生成された遅延ＰＮ
信号の各ビットデータとを比較することによって、同期
確立以前に入力され受信信号の符号誤り測定が実施され
る。
ＩＦＯ型シフトレジスタから出力される時刻から、この
遅延された受信信号の各ビットデータと同期確立後に信
号選択回路と排他的論理和回路にて生成された遅延ＰＮ
信号の各ビットデータとを比較することによって、同期
確立以前に入力され受信信号の符号誤り測定が実施され
る。
【００３０】また、別の発明においては、排他的論理和
回路から出力される遅延ＰＮ信号のデータを前記同期検
出用のＦＲＲと同一構成のｍ段の補助ＦＳＲへ入力して
いる。そして、この補助ＦＳＲから遅延ＰＮ信号を出力
させて、ＦＩＦＯ型シフトレジスタから出力されている
受信信号と比較対照して符号誤りを検出している。
回路から出力される遅延ＰＮ信号のデータを前記同期検
出用のＦＲＲと同一構成のｍ段の補助ＦＳＲへ入力して
いる。そして、この補助ＦＳＲから遅延ＰＮ信号を出力
させて、ＦＩＦＯ型シフトレジスタから出力されている
受信信号と比較対照して符号誤りを検出している。
【００３１】補助ＳＦＲは排他的論理和回路からデータ
を取込んで、自走状態に移行させることが可能となる。
よって、たとえＦＩＦＯ型シフトレジスタから出力され
ている受信信号が終了しないうちに、次のバースト信号
が入力して、途中でゲート回路からのデータが途絶えた
としても、受信信号に対する符号誤り検出を最終ビット
まで実施できる。
を取込んで、自走状態に移行させることが可能となる。
よって、たとえＦＩＦＯ型シフトレジスタから出力され
ている受信信号が終了しないうちに、次のバースト信号
が入力して、途中でゲート回路からのデータが途絶えた
としても、受信信号に対する符号誤り検出を最終ビット
まで実施できる。
【００３２】すなわち、たとえ休止期間ＴC がバースト
期間ＴBより短かったとしても、受信信号における１バ
ーストフレーム分のビットデータに対して必ず符号誤り
検出が実行される。
期間ＴBより短かったとしても、受信信号における１バ
ーストフレーム分のビットデータに対して必ず符号誤り
検出が実行される。
【００３３】
【実施例】以下本発明の一実施例を図面を用いて説明す
る。
る。
【００３４】図１は実施例の符号誤り検出装置の概略構
成を示すブロック図である。図１６に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。
成を示すブロック図である。図１６に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。
【００３５】図１３に示す被試験システム１から出力さ
れて入力端子７へ入力される受信信号ａは、例えば図７
に示すように、Ｎビットのバースト期間ＴBと休止期間
ＴC とを有するバーストフレーム伝送方式における期間
ＴB のバーストフレームに組込まれている。そして、こ
の受信信号ａはＭ系列のビット周期（２m −１）を有す
るＰＮ信号である。
れて入力端子７へ入力される受信信号ａは、例えば図７
に示すように、Ｎビットのバースト期間ＴBと休止期間
ＴC とを有するバーストフレーム伝送方式における期間
ＴB のバーストフレームに組込まれている。そして、こ
の受信信号ａはＭ系列のビット周期（２m −１）を有す
るＰＮ信号である。
【００３６】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して、例えば図１４に示した直列ｍ段のシフトレジスタ
と排他的論理和回路とからなるｍ段構成のＦＳＲ９内の
先頭レジスタ４ａのデータ端子へ印加される。このＦＳ
Ｒ９の出力端子から出力されるＰＮ信号ｂは同期検出用
の比較回路１０を構成するＥＸＯＲゲート１０ａの一方
の入力端子へ入力される。また、ＦＳＲ９から出力され
たＰＮ信号ｂは切換回路８の他方の入力端子へ入力され
る。この切換回路８は制御部１５からの切換信号ｃにて
切換制御される。
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して、例えば図１４に示した直列ｍ段のシフトレジスタ
と排他的論理和回路とからなるｍ段構成のＦＳＲ９内の
先頭レジスタ４ａのデータ端子へ印加される。このＦＳ
Ｒ９の出力端子から出力されるＰＮ信号ｂは同期検出用
の比較回路１０を構成するＥＸＯＲゲート１０ａの一方
の入力端子へ入力される。また、ＦＳＲ９から出力され
たＰＮ信号ｂは切換回路８の他方の入力端子へ入力され
る。この切換回路８は制御部１５からの切換信号ｃにて
切換制御される。
【００３７】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、比較回路１０はＦＳＲ９から出力されたＰＮ信号ｂ
の各ビットデータと受信信号ａの各ビットデータとを比
較して不一致の場合に不一致検出信号ｄを制御部１５へ
出力する。また、入力端子７から入力されたバーストフ
レームに組込まれた受信信号ａの開始および終了位置を
示すバーストゲート信号ｃ1 が制御部１５へ入力され
る。
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、比較回路１０はＦＳＲ９から出力されたＰＮ信号ｂ
の各ビットデータと受信信号ａの各ビットデータとを比
較して不一致の場合に不一致検出信号ｄを制御部１５へ
出力する。また、入力端子７から入力されたバーストフ
レームに組込まれた受信信号ａの開始および終了位置を
示すバーストゲート信号ｃ1 が制御部１５へ入力され
る。
【００３８】ＦＳＲ９のクロック端子には受信信号ａか
らクロック抽出回路１２にて再生された、受信信号ａの
ビットレートに対応するクロック信号が供給される。さ
らに、この再生されたクロック信号は制御部１５内の各
カウンタ１６ａ，１６ｂへ印加される。したがって、こ
の各カウンタ１６ａ，１６ｂは受信信号ａのビット数を
計数する。
らクロック抽出回路１２にて再生された、受信信号ａの
ビットレートに対応するクロック信号が供給される。さ
らに、この再生されたクロック信号は制御部１５内の各
カウンタ１６ａ，１６ｂへ印加される。したがって、こ
の各カウンタ１６ａ，１６ｂは受信信号ａのビット数を
計数する。
【００３９】また、ＦＳＲ９のｍ個の各レジスタから出
力される各単位ＰＮ信号ｇ1 ，ｇ2 ，…ｇm はゲート回
路１８へ入力される。ゲート回路１８は、図２に示すよ
うに、信号選択回路２４と排他的論理和回路２５とで構
成されている。そして、各レジスタから出力される各単
位ＰＮ信号ｇ1 ，ｇ2 ，…ｇm は信号選択回路２４内の
各アンドゲート２４ａの一方の入力端子を介して排他的
論理和回路２５へ入力される。
力される各単位ＰＮ信号ｇ1 ，ｇ2 ，…ｇm はゲート回
路１８へ入力される。ゲート回路１８は、図２に示すよ
うに、信号選択回路２４と排他的論理和回路２５とで構
成されている。そして、各レジスタから出力される各単
位ＰＮ信号ｇ1 ，ｇ2 ，…ｇm は信号選択回路２４内の
各アンドゲート２４ａの一方の入力端子を介して排他的
論理和回路２５へ入力される。
【００４０】各アンドゲート２４ａの他方の入力端子に
は信号選択制御手段としての制御部１５からそれぞれ選
択信号Ｓ1 ，Ｓ2 ，Ｓ3 ，…，Ｓm-1 ，Ｓm が入力され
る。なお、制御部１５内には、ｍビット構成のＦＳＲ９
に対応して（２m −１）種類のビット遅れを有した遅延
ＰＮ信号ｂ1 を生成するための選択テーブル２６が記憶
されている。排他的論理和回路２５は、選択テーブル２
６に指定された各排他的論理和演算を実施するための多
数のＥＸＯＲゲートが格納されている。すなわち、制御
部１５は排他的論理和回路２５から出力される遅延ＰＮ
信号ｂ1 のＦＳＲ９からの遅延ビット量を任意に設定可
能である。
は信号選択制御手段としての制御部１５からそれぞれ選
択信号Ｓ1 ，Ｓ2 ，Ｓ3 ，…，Ｓm-1 ，Ｓm が入力され
る。なお、制御部１５内には、ｍビット構成のＦＳＲ９
に対応して（２m −１）種類のビット遅れを有した遅延
ＰＮ信号ｂ1 を生成するための選択テーブル２６が記憶
されている。排他的論理和回路２５は、選択テーブル２
６に指定された各排他的論理和演算を実施するための多
数のＥＸＯＲゲートが格納されている。すなわち、制御
部１５は排他的論理和回路２５から出力される遅延ＰＮ
信号ｂ1 のＦＳＲ９からの遅延ビット量を任意に設定可
能である。
【００４１】したがって、ゲート回路１８は、ＦＳＲ９
から出力されるＰＮ信号ｂに対して制御部１５にて予め
指定されたＤビットだけ遅れたＰＮ信号ｂ1を出力す
る。なお、この遅延ビット数Ｄは使用するＦＩＦＯ型シ
フトレジスタ２１の遅延ビット数Ｄに一致させている。
から出力されるＰＮ信号ｂに対して制御部１５にて予め
指定されたＤビットだけ遅れたＰＮ信号ｂ1を出力す
る。なお、この遅延ビット数Ｄは使用するＦＩＦＯ型シ
フトレジスタ２１の遅延ビット数Ｄに一致させている。
【００４２】さらに、入力端子７から入力された受信信
号ａはＤ段構成のＦＩＦＯ（先入れ先出し）型シフトレ
ジススタ２１へ入力される。このＦＩＦＯ型シフトレジ
スタ２１のクロック端子にはクロック抽出回路１２から
のクロック信号が供給される。したがって、このＦＩＦ
Ｏ型シフトレジスタ２１へ入力された受信信号ａの各ビ
ットデータはＤビット分だけ遅延される。
号ａはＤ段構成のＦＩＦＯ（先入れ先出し）型シフトレ
ジススタ２１へ入力される。このＦＩＦＯ型シフトレジ
スタ２１のクロック端子にはクロック抽出回路１２から
のクロック信号が供給される。したがって、このＦＩＦ
Ｏ型シフトレジスタ２１へ入力された受信信号ａの各ビ
ットデータはＤビット分だけ遅延される。
【００４３】ＦＩＦＯ型シフトレジスタ２１にてＤビッ
ト分遅延された受信信号ａ1 は符号誤り検出用の比較回
路１９のＥＸＯＲゲート１９ａの一方の入力端子に入力
されれる。このＥＸＯＲゲート１９ａの他方の入力端子
にはゲート回路１８から出力される遅延ＰＮ信号ｂ1 が
入力される。比較回路１９はゲート回路１８から出力さ
れた遅延ＰＮ信号ｂ1 の各ビットデータとＤビット分遅
延された受信信号ａ1 の各ビットデータとを比較して不
一致の場合に不一致検出信号ｅを誤り測定部２０へ出力
する。誤り測定部２０は入力された不一致検出信号数を
計数して例えば符号誤り率等を算出する。
ト分遅延された受信信号ａ1 は符号誤り検出用の比較回
路１９のＥＸＯＲゲート１９ａの一方の入力端子に入力
されれる。このＥＸＯＲゲート１９ａの他方の入力端子
にはゲート回路１８から出力される遅延ＰＮ信号ｂ1 が
入力される。比較回路１９はゲート回路１８から出力さ
れた遅延ＰＮ信号ｂ1 の各ビットデータとＤビット分遅
延された受信信号ａ1 の各ビットデータとを比較して不
一致の場合に不一致検出信号ｅを誤り測定部２０へ出力
する。誤り測定部２０は入力された不一致検出信号数を
計数して例えば符号誤り率等を算出する。
【００４４】このような構成の符号誤り検出装置におけ
る制御部１５の動作を図６の流れ図を用いて説明する。
る制御部１５の動作を図６の流れ図を用いて説明する。
【００４５】まず、選択テーブル２６を参照して、ゲー
ト回路１８から出力される遅延ＰＮ信号ｂ1 の内部ＰＮ
信号ｂに対する遅延ビット数を、ＦＦＩＦＯ型シフトレ
ジスタ２１の遅延ビット数Ｄに等しくなるように、各選
択信号Ｓ1 〜Ｓm を信号選択回路２４へ送出する。
ト回路１８から出力される遅延ＰＮ信号ｂ1 の内部ＰＮ
信号ｂに対する遅延ビット数を、ＦＦＩＦＯ型シフトレ
ジスタ２１の遅延ビット数Ｄに等しくなるように、各選
択信号Ｓ1 〜Ｓm を信号選択回路２４へ送出する。
【００４６】そしてバーストゲート信号ｃ1 が入力する
のを待つ。バーストゲート信号ｃ1 が入力されると、バ
ーストが開始されたので、カウンタ１６ｂのカウント値
ＣＮｂを０にリセットする。さらに、切換信号ｃをハイ
（Ｈ）レベルにして切換回路８を入力端子７側に設定す
る（Ｑ１）。そして、カウンタ１６ａのカウント値ＣＮ
ａを０に初期設定した後（Ｑ２）、クロック信号にてカ
ウント値ＣＮａがインクリメントされ、カウント値ＣＮ
ａがｍになるのを待つ（Ｑ３）。
のを待つ。バーストゲート信号ｃ1 が入力されると、バ
ーストが開始されたので、カウンタ１６ｂのカウント値
ＣＮｂを０にリセットする。さらに、切換信号ｃをハイ
（Ｈ）レベルにして切換回路８を入力端子７側に設定す
る（Ｑ１）。そして、カウンタ１６ａのカウント値ＣＮ
ａを０に初期設定した後（Ｑ２）、クロック信号にてカ
ウント値ＣＮａがインクリメントされ、カウント値ＣＮ
ａがｍになるのを待つ（Ｑ３）。
【００４７】カウント値ＣＮａがｍになると、受信信号
ａの連続するｍビット分のデータが切換回路８を介して
ＦＳＲ９を構成する直列ｍ段のシフトレジスタの各段に
読込まれたと判断する。そして、切換信号ｃをロー
（Ｌ）レベルへ変更して、切換回路８をＦＳＲ９の出力
端子側に切換える。同時にカウンタ１６ａのカウント値
ＣＮａを０に初期設定する。すると、ＦＳＲ９の入力端
子にはこのＦＳＲ９から出力されるＰＮ信号ｂが入力さ
れる。そして、ＦＳＲ９は基準となるＰＮ信号ｂを継続
して出力する自走状態になる。
ａの連続するｍビット分のデータが切換回路８を介して
ＦＳＲ９を構成する直列ｍ段のシフトレジスタの各段に
読込まれたと判断する。そして、切換信号ｃをロー
（Ｌ）レベルへ変更して、切換回路８をＦＳＲ９の出力
端子側に切換える。同時にカウンタ１６ａのカウント値
ＣＮａを０に初期設定する。すると、ＦＳＲ９の入力端
子にはこのＦＳＲ９から出力されるＰＮ信号ｂが入力さ
れる。そして、ＦＳＲ９は基準となるＰＮ信号ｂを継続
して出力する自走状態になる。
【００４８】そして、Ｑ４にて比較回路１０から不一致
検出信号ｄが検出されると、再度切換回路８を入力端子
側に投入して、受信信号ａのｍ個分のビットデータをＦ
ＳＲ９へ読込む。
検出信号ｄが検出されると、再度切換回路８を入力端子
側に投入して、受信信号ａのｍ個分のビットデータをＦ
ＳＲ９へ読込む。
【００４９】Ｑ４にて不一致検出信号ｄが検出されなけ
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。
【００５０】Ｑ５にて、カウント値ＣＮａがｍに達する
と、連続したｍ個のビットにおいて不一致検出信号ｄが
検出されないので、この時点で、ＦＳＲ９から出力され
るＰＮ信号ｂの受信信号ａに対する同期が確立したと判
断する。
と、連続したｍ個のビットにおいて不一致検出信号ｄが
検出されないので、この時点で、ＦＳＲ９から出力され
るＰＮ信号ｂの受信信号ａに対する同期が確立したと判
断する。
【００５１】ゲート回路１８には、ＦＳＲ９のｍ個のレ
ジスタの各単位ＰＮ信号ｇ1 〜ｇm 印加されているの
で、このゲート回路１８から出力される遅延ＰＮ信号ｂ
1 は常にＦＳＲ９から出力されるＰＮ信号ｂよりＤビッ
ト遅延している。
ジスタの各単位ＰＮ信号ｇ1 〜ｇm 印加されているの
で、このゲート回路１８から出力される遅延ＰＮ信号ｂ
1 は常にＦＳＲ９から出力されるＰＮ信号ｂよりＤビッ
ト遅延している。
【００５２】一旦同期が確立すると、ＦＳＲ９を自走状
態としたまま、Ｑ６にてカウンタ１６ｂのカウント値Ｃ
ＮｂがＤに達するまで待つ。カウント値ＣＮｂがＤに達
すると（ＣＮｂ＝Ｄ）、受信信号ａの先頭のビッドデー
タがＤビット分遅延されて、ＦＩＦＯ型シフトレジスタ
２１の出力端子から出力されたと判断する。よって、こ
のＦＩＦＰ型シフトレジスタ２１から出力された受信信
号ａ1はゲート回路１８から出力された遅延ＰＮ信号ｂ
1 に同期している。しかして、Ｑ７にて受信信号ａ1 に
対する符号誤り検出処理を実行する。すなわち、誤り測
定部２０に対して誤り測定指令を出力する。誤り測定部
２０は比較回路１９から出力される不一致検出信号数を
一定時間計数して符号誤り率を算出する。
態としたまま、Ｑ６にてカウンタ１６ｂのカウント値Ｃ
ＮｂがＤに達するまで待つ。カウント値ＣＮｂがＤに達
すると（ＣＮｂ＝Ｄ）、受信信号ａの先頭のビッドデー
タがＤビット分遅延されて、ＦＩＦＯ型シフトレジスタ
２１の出力端子から出力されたと判断する。よって、こ
のＦＩＦＰ型シフトレジスタ２１から出力された受信信
号ａ1はゲート回路１８から出力された遅延ＰＮ信号ｂ
1 に同期している。しかして、Ｑ７にて受信信号ａ1 に
対する符号誤り検出処理を実行する。すなわち、誤り測
定部２０に対して誤り測定指令を出力する。誤り測定部
２０は比較回路１９から出力される不一致検出信号数を
一定時間計数して符号誤り率を算出する。
【００５３】次に、図７のタイムチャートを用いて装置
全体の動作を説明する。時刻ｔ0 にてバーストフレーム
が開始されると、受信信号ａの各ビットデータはＦＳＲ
９およびＦＩＦＯ型シフトレジスタ２１に順次入力され
ていく。そして、時刻ｔ1 にてＰＮ信号ｂの受信信号ａ
に対する同期が確立すると、ＦＳＲ９は同期が確立した
状態で自走状態となる。
全体の動作を説明する。時刻ｔ0 にてバーストフレーム
が開始されると、受信信号ａの各ビットデータはＦＳＲ
９およびＦＩＦＯ型シフトレジスタ２１に順次入力され
ていく。そして、時刻ｔ1 にてＰＮ信号ｂの受信信号ａ
に対する同期が確立すると、ＦＳＲ９は同期が確立した
状態で自走状態となる。
【００５４】したがって、ゲート回路１８もＤビット前
の遅延ＰＮ信号ｂ1でもって自走状態となる。時刻ｔ2
にてＤビット分のビットデータが入力すると、ＦＩＦＯ
型シフトレジスタ２１からＤビット分だけ遅延された受
信信号ａ1 が出力開始される。この受信信号ａ1 とゲー
ト回路１８から出力される遅延ＰＮ信号ｂ1 とは同期し
ている。そして、比較回路１９で受信信号ａ1 ，と遅延
ＰＮ信号ｂ1 の各ビットデータを順番に一致，不一致を
比較していく。
の遅延ＰＮ信号ｂ1でもって自走状態となる。時刻ｔ2
にてＤビット分のビットデータが入力すると、ＦＩＦＯ
型シフトレジスタ２１からＤビット分だけ遅延された受
信信号ａ1 が出力開始される。この受信信号ａ1 とゲー
ト回路１８から出力される遅延ＰＮ信号ｂ1 とは同期し
ている。そして、比較回路１９で受信信号ａ1 ，と遅延
ＰＮ信号ｂ1 の各ビットデータを順番に一致，不一致を
比較していく。
【００５５】そして、不一致のビットが存在すると、不
一致検出信号ｅが誤り測定部２０へ入力される。誤り測
定部２０は不一致検出信号数を計数開始する。時刻ｔ4
にて受信信号ａ1 に含まれるＮビット分のビットデータ
に対する不一致検出信号数の計測が終了すると、誤り測
定部２０は不一致検出信号数を集計して符号誤り率を算
出する。
一致検出信号ｅが誤り測定部２０へ入力される。誤り測
定部２０は不一致検出信号数を計数開始する。時刻ｔ4
にて受信信号ａ1 に含まれるＮビット分のビットデータ
に対する不一致検出信号数の計測が終了すると、誤り測
定部２０は不一致検出信号数を集計して符号誤り率を算
出する。
【００５６】このように構成された符号誤り検出装置で
あれば、同期確立後のゲート回路１８から出力される遅
延ＰＮ信号ｂ1 とＦＩＦＯ型シフトレジスタ２１でＤビ
ット分だけ遅延された受信信号ａ1 とが比較回路１９に
て比較対照されて符号誤りが検出される。
あれば、同期確立後のゲート回路１８から出力される遅
延ＰＮ信号ｂ1 とＦＩＦＯ型シフトレジスタ２１でＤビ
ット分だけ遅延された受信信号ａ1 とが比較回路１９に
て比較対照されて符号誤りが検出される。
【００５７】すなわち、同期確立までに要する期間ＴA
が存在したとしても、受信信号ａの先頭のビットデータ
からＮ番目の最終ビットデータまで確実に符号誤り検出
が実施される。よって、符号誤り検出装置全体の検出精
度を向上できる。特に、図７に示すようなＮビットのバ
ースト期間ＴB と休止期間ＴC とを有するバーストフレ
ーム伝送方式において有効である。
が存在したとしても、受信信号ａの先頭のビットデータ
からＮ番目の最終ビットデータまで確実に符号誤り検出
が実施される。よって、符号誤り検出装置全体の検出精
度を向上できる。特に、図７に示すようなＮビットのバ
ースト期間ＴB と休止期間ＴC とを有するバーストフレ
ーム伝送方式において有効である。
【００５８】なお、制御部１５内に記憶される選択テー
ブル２６の記憶容量は、使用するＦＳＲ９のレジスタ数
が例えば１０段（ｍ＝１０）の場合は、２10×１０ビッ
ト（＝約２３０ｋビット）であり、比較的簡単に作成で
きる。
ブル２６の記憶容量は、使用するＦＳＲ９のレジスタ数
が例えば１０段（ｍ＝１０）の場合は、２10×１０ビッ
ト（＝約２３０ｋビット）であり、比較的簡単に作成で
きる。
【００５９】図８は本発明の他の実施例に係わる符号誤
り検出装置の概略構成を示すブロック図である。図１の
実施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明を省略する。
り検出装置の概略構成を示すブロック図である。図１の
実施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明を省略する。
【００６０】この実施例においては、制御部１５はゲー
ト回路１８の信号選択回路２４に対して、ゲート回路１
８から出力される遅延ＰＮ信号ｂ2 のビット遅れを（Ｄ
＋ｍ）ビットになるように選択信号Ｓ1 〜Ｓm を送出し
ておく。
ト回路１８の信号選択回路２４に対して、ゲート回路１
８から出力される遅延ＰＮ信号ｂ2 のビット遅れを（Ｄ
＋ｍ）ビットになるように選択信号Ｓ1 〜Ｓm を送出し
ておく。
【００６１】そして、ゲート回路１８から出力されるＦ
ＳＲ９のＰＮ信号ｂに対して（Ｄ＋ｍ）ビット分前の
（遅延した）遅延ＰＮ信号ｂ2 は、同期確立用のＦＳＲ
９と同一構成の補助ＦＳＲ２２の入力端子へ入力され
る。補助ＦＳＲ２２から出力される遅延ＰＮ信号ｂ3 は
比較回路１９の一方の入力端子へ入力される。また、入
力端子７へ入力された受信信号ａは（Ｄ＋ｍ）個のレジ
スタで構成されたＦＩＦＯ型シフトレジスタ２１ａへ入
力される。そして、このＦＩＦＯ型シフトレジスタ２１
ａでもって（Ｄ＋ｍ）ビット分遅延された受信信号ａ2
は比較回路１９へ入力される。
ＳＲ９のＰＮ信号ｂに対して（Ｄ＋ｍ）ビット分前の
（遅延した）遅延ＰＮ信号ｂ2 は、同期確立用のＦＳＲ
９と同一構成の補助ＦＳＲ２２の入力端子へ入力され
る。補助ＦＳＲ２２から出力される遅延ＰＮ信号ｂ3 は
比較回路１９の一方の入力端子へ入力される。また、入
力端子７へ入力された受信信号ａは（Ｄ＋ｍ）個のレジ
スタで構成されたＦＩＦＯ型シフトレジスタ２１ａへ入
力される。そして、このＦＩＦＯ型シフトレジスタ２１
ａでもって（Ｄ＋ｍ）ビット分遅延された受信信号ａ2
は比較回路１９へ入力される。
【００６２】図９は図８に示す符号誤り検出装置の動作
を示すタイムチャートである。図１の実施例と同様に、
時刻ｔ1 にて同期が確立すると、その時点から同期確立
したＰＮ信号ｂに対して（Ｄ＋ｍ）ビット前（遅延し
た）の遅延ＰＮ信号ｂ2 がゲート回路１８から出力開始
する。補助ＦＳＲ２２はバーストフレームの先頭ビット
からＤビット目にゲート回路１８から出力されている遅
延ＰＮ信号ｂ2 の読込みを開始する。補助ＦＳＲ２２は
ｍ段構成であるので、入力開始時刻ｔ1 からｍビット分
時間経過した時刻から、ＦＳＲ９のＰＮ信号ｂに対して
（Ｄ＋ｍ）ビット分遅延した遅延ＰＮ信号ｂ3 が出力開
始する。よって、この遅延ＰＮ信号ｂ3 とＦＩＦＯ型シ
フトレジスタ２１ａから出力された受信信号ａ2 とが同
期する。その結果、（Ｄ＋ｍ）ビット分遅延した受信信
号ａ2 がＦＩＦＯ型シフトレジスタ２１ａから出力開始
する時刻ｔ2 から実際の誤り検出が開始される。
を示すタイムチャートである。図１の実施例と同様に、
時刻ｔ1 にて同期が確立すると、その時点から同期確立
したＰＮ信号ｂに対して（Ｄ＋ｍ）ビット前（遅延し
た）の遅延ＰＮ信号ｂ2 がゲート回路１８から出力開始
する。補助ＦＳＲ２２はバーストフレームの先頭ビット
からＤビット目にゲート回路１８から出力されている遅
延ＰＮ信号ｂ2 の読込みを開始する。補助ＦＳＲ２２は
ｍ段構成であるので、入力開始時刻ｔ1 からｍビット分
時間経過した時刻から、ＦＳＲ９のＰＮ信号ｂに対して
（Ｄ＋ｍ）ビット分遅延した遅延ＰＮ信号ｂ3 が出力開
始する。よって、この遅延ＰＮ信号ｂ3 とＦＩＦＯ型シ
フトレジスタ２１ａから出力された受信信号ａ2 とが同
期する。その結果、（Ｄ＋ｍ）ビット分遅延した受信信
号ａ2 がＦＩＦＯ型シフトレジスタ２１ａから出力開始
する時刻ｔ2 から実際の誤り検出が開始される。
【００６３】このように構成された符号誤り検出装置で
あれば、補助ＦＳＲ２２はゲート回路１８からｍビット
分のデータを読込んだ時点で、制御部１５からの入力切
換信号ｆ2 にて内蔵されている切換回路を作動させて、
ゲーシ回路１８からのデータ入力を遮断し、その代りに
自己の出力信号を自己の先頭のレジスタのデータ入力端
子に印加することによって、自走状態に移行することが
可能となる。
あれば、補助ＦＳＲ２２はゲート回路１８からｍビット
分のデータを読込んだ時点で、制御部１５からの入力切
換信号ｆ2 にて内蔵されている切換回路を作動させて、
ゲーシ回路１８からのデータ入力を遮断し、その代りに
自己の出力信号を自己の先頭のレジスタのデータ入力端
子に印加することによって、自走状態に移行することが
可能となる。
【００６４】したがって、図９に示すように、たとえバ
ーストフレームの繰返し周期ＴF 内における休止期間Ｔ
C がバースト期間ＴBより短かったとしても、各バース
トフレームに組込まれた受信信号ａの符号誤りを確実に
検出できる（但し、休止期間ＴC のビット数がＦＳＲの
段数ｍ以上である必要がある）。すなわち、任意の間隔
で到来する受信信号ａの符号誤りを正確に検出できる。
ーストフレームの繰返し周期ＴF 内における休止期間Ｔ
C がバースト期間ＴBより短かったとしても、各バース
トフレームに組込まれた受信信号ａの符号誤りを確実に
検出できる（但し、休止期間ＴC のビット数がＦＳＲの
段数ｍ以上である必要がある）。すなわち、任意の間隔
で到来する受信信号ａの符号誤りを正確に検出できる。
【００６５】図１０は本発明の他の実施例に係わる符号
誤り検出装置の概略構成を示すブロック図である。図１
の実施例と同一部分には同一符号が付してある。したが
って、重複する部分の詳細説明を省略する。
誤り検出装置の概略構成を示すブロック図である。図１
の実施例と同一部分には同一符号が付してある。したが
って、重複する部分の詳細説明を省略する。
【００６６】この実施例において、制御部１５はゲート
回路１８の信号選択回路２４に対して、ゲート回路１８
から出力される遅延ＰＮ信号ｂ1 のビット遅れをＤビッ
トになるように選択信号Ｓ1 〜Ｓm を送出しておく。
回路１８の信号選択回路２４に対して、ゲート回路１８
から出力される遅延ＰＮ信号ｂ1 のビット遅れをＤビッ
トになるように選択信号Ｓ1 〜Ｓm を送出しておく。
【００６７】そして、ゲート回路１８から出力されるＦ
ＳＲ９のＰＮ信号ｂに対してＤビット分前の（遅延し
た）遅延ＰＮ信号ｂ1 はｍ段構成のシフトレジスタ２３
へ入力される。このシフトレジスタ２３のｍ段の各レジ
スタの出力信号はＦＳＲ９と同一構成の補助ＦＳＲ２２
ａの１番からｍ番までの各レジスタへ入力される。補助
ＦＳＲ２２ａは、制御部１５からロード信号ｆが印加さ
れると、シフトレジスタ２３における各レジスタのビッ
トデータを自己の各レジスタに取込んで自走状態とな
る。補助ＦＳＲ２２ａから出力された遅延ＰＮ信号ｂ5
は比較回路１９の一方の入力端子へ入力される。比較回
路１９の他方の入力端子にはＦＩＦＯ型シフトレジスタ
２１にてＤビット分だけ遅延された受信信号ａ1 が印加
される。
ＳＲ９のＰＮ信号ｂに対してＤビット分前の（遅延し
た）遅延ＰＮ信号ｂ1 はｍ段構成のシフトレジスタ２３
へ入力される。このシフトレジスタ２３のｍ段の各レジ
スタの出力信号はＦＳＲ９と同一構成の補助ＦＳＲ２２
ａの１番からｍ番までの各レジスタへ入力される。補助
ＦＳＲ２２ａは、制御部１５からロード信号ｆが印加さ
れると、シフトレジスタ２３における各レジスタのビッ
トデータを自己の各レジスタに取込んで自走状態とな
る。補助ＦＳＲ２２ａから出力された遅延ＰＮ信号ｂ5
は比較回路１９の一方の入力端子へ入力される。比較回
路１９の他方の入力端子にはＦＩＦＯ型シフトレジスタ
２１にてＤビット分だけ遅延された受信信号ａ1 が印加
される。
【００６８】図１１は図１０に示す符号誤り検出装置の
動作を示すタイムチャートである。時刻ｔ1 にて同期が
確立すると、その時点においてｍビット前からＰＮ信号
ｂは同期している。よって、同期が確立した時刻ｔ1 に
おいて、シフトレジスタ２３のｍ個の各レジスタには、
ＦＳＲ９の各レジスタのビットデータ列に対してＤビッ
ト前のビットデータ列になる。よって、バーストフレー
ムの入力時刻ｔ0 からＤビット経過した時刻ｔ2 にてロ
ード信号ｆを出力して補助ＦＳＲ２２ａの各レジスタに
シフトレジスタ２３の各ビットデータをロードして、自
走させると、ＦＩＦＯ型シフトレジスタ２１から出力さ
れる受信信号ａ1 において時刻ｔ2 以降に符号誤り検出
を開始できる。
動作を示すタイムチャートである。時刻ｔ1 にて同期が
確立すると、その時点においてｍビット前からＰＮ信号
ｂは同期している。よって、同期が確立した時刻ｔ1 に
おいて、シフトレジスタ２３のｍ個の各レジスタには、
ＦＳＲ９の各レジスタのビットデータ列に対してＤビッ
ト前のビットデータ列になる。よって、バーストフレー
ムの入力時刻ｔ0 からＤビット経過した時刻ｔ2 にてロ
ード信号ｆを出力して補助ＦＳＲ２２ａの各レジスタに
シフトレジスタ２３の各ビットデータをロードして、自
走させると、ＦＩＦＯ型シフトレジスタ２１から出力さ
れる受信信号ａ1 において時刻ｔ2 以降に符号誤り検出
を開始できる。
【００６９】このように構成された符号誤り検出装置に
おいても上述した各実施例とほぼ同様の効果を得ること
ができる。さらに、この実施例においては、休止期間Ｔ
C のビット数Ｋが（Ｄ＋ｍ−Ｎ）より短い場合であって
も、正常に受信信号ａの符号誤りを検出できる。
おいても上述した各実施例とほぼ同様の効果を得ること
ができる。さらに、この実施例においては、休止期間Ｔ
C のビット数Ｋが（Ｄ＋ｍ−Ｎ）より短い場合であって
も、正常に受信信号ａの符号誤りを検出できる。
【００７０】このように本発明においては、たとえバー
ストフレームの繰返し周期ＴF 内における休止期間ＴC
がバースト期間ＴB より短かったとしても、各バースト
フレームに組込まれた受信信号ａの符号誤りを確実に検
出できる。すなわち、任意の間隔で到来する受信信号ａ
の符号誤りを正確に測定できる。
ストフレームの繰返し周期ＴF 内における休止期間ＴC
がバースト期間ＴB より短かったとしても、各バースト
フレームに組込まれた受信信号ａの符号誤りを確実に検
出できる。すなわち、任意の間隔で到来する受信信号ａ
の符号誤りを正確に測定できる。
【００７１】したがって、バーストフレーム毎にパター
ン同期を取り直すことにより、ＡＴＭ（非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずにビット誤りだけを測定すること
が可能である。
ン同期を取り直すことにより、ＡＴＭ（非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずにビット誤りだけを測定すること
が可能である。
【００７２】さらに、ＴＤＭ（時分割多重化）伝送方式
のデジタル無線通信システムでは、1 つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
ビット誤り検出を容易におこなうことができる。
のデジタル無線通信システムでは、1 つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
ビット誤り検出を容易におこなうことができる。
【００７３】例えば３つの移動局から基地局に伝送する
システムのビット誤りを検出する方法を図１２を用いて
説明する。各移動局Ａ，Ｂ，Ｃにそれぞれ独立して非同
期にＰＮ信号を出力するＰＮ信号発生装置を取付け、基
地局に１台の符号誤り検出装置を接続する。
システムのビット誤りを検出する方法を図１２を用いて
説明する。各移動局Ａ，Ｂ，Ｃにそれぞれ独立して非同
期にＰＮ信号を出力するＰＮ信号発生装置を取付け、基
地局に１台の符号誤り検出装置を接続する。
【００７４】この場合、前述したように、移動局側では
前回送出したバーストフレームと次に送出するバースト
フレームとがＰＮ信号のビットパターンとして連続して
いる必要がなく、また各ＰＮ信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。
前回送出したバーストフレームと次に送出するバースト
フレームとがＰＮ信号のビットパターンとして連続して
いる必要がなく、また各ＰＮ信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。
【００７５】
【発明の効果】以上説明したように本発明の符号誤り検
出装置によれば、同期確立時点におけるＦＳＲの所定ビ
ット前の遅延ＰＮ信号をＦＳＲの各レジスタから出力さ
れる単位ＰＮ信号から作成する信号選択回路および排他
的論理和回路からなるゲート回路と、受信信号のビット
データを遅延させておくＦＩＦＯ型シフトレジスタを設
けている。そして、ＰＮ信号の受信信号に対する同期が
確立するまでの期間に入力した受信信号のビットデータ
をＦＩＦＯ型シフトレジスタによって遅延させておき、
同期が確立された後にゲート回路から出力される所定ビ
ット数前の遅延ＰＮ信号を用いて受信信号の各ビットデ
ータにに対する誤り検出を実行している。したがって、
同期確立までに入力された受信信号の各ビットデータに
対しても確実に符号誤り検出を実施でき、たとえバース
トフレーム伝送方式のように受信信号の継続時間が短か
ったとしてもこの受信信号に対する符号誤り検出精度を
向上できる。
出装置によれば、同期確立時点におけるＦＳＲの所定ビ
ット前の遅延ＰＮ信号をＦＳＲの各レジスタから出力さ
れる単位ＰＮ信号から作成する信号選択回路および排他
的論理和回路からなるゲート回路と、受信信号のビット
データを遅延させておくＦＩＦＯ型シフトレジスタを設
けている。そして、ＰＮ信号の受信信号に対する同期が
確立するまでの期間に入力した受信信号のビットデータ
をＦＩＦＯ型シフトレジスタによって遅延させておき、
同期が確立された後にゲート回路から出力される所定ビ
ット数前の遅延ＰＮ信号を用いて受信信号の各ビットデ
ータにに対する誤り検出を実行している。したがって、
同期確立までに入力された受信信号の各ビットデータに
対しても確実に符号誤り検出を実施でき、たとえバース
トフレーム伝送方式のように受信信号の継続時間が短か
ったとしてもこの受信信号に対する符号誤り検出精度を
向上できる。
【００７６】また、遅延ＰＮ信号における遅延ビット数
もＦＩＦＯ型シフトレジスタの遅延量に対応して制御部
からの制御によって任意に設定でき、この装置の適用範
囲を広げることが可能である。
もＦＩＦＯ型シフトレジスタの遅延量に対応して制御部
からの制御によって任意に設定でき、この装置の適用範
囲を広げることが可能である。
【図１】 本発明の一実施例に関わる符号誤り検出装置
の概略構成を示すブロック図、
の概略構成を示すブロック図、
【図２】 同実施例装置のゲート回路を示す詳細ブロッ
ク図、
ク図、
【図３】 本発明の動作原理を説明するためのＦＳＲか
ら出力される各単位ＰＮ信号とＥＸＯＲゲートとの関係
を示す図、
ら出力される各単位ＰＮ信号とＥＸＯＲゲートとの関係
を示す図、
【図４】 本発明の動作原理を説明するための簡略化し
たＦＳＲを示す模式図、
たＦＳＲを示す模式図、
【図５】 図４のＦＳＲにおける遅延ビット数と各単位
ＰＮ信号の組合わせとの関係を示す選択テーブルを示す
図、
ＰＮ信号の組合わせとの関係を示す選択テーブルを示す
図、
【図６】 同実施例装置の動作を示す流れ図、
【図７】 同実施例装置の動作を示すタイムチャート、
【図８】 本発明の他の実施例の符号誤り検出装置の概
略構成を示すブロック図、
略構成を示すブロック図、
【図９】 同実施例装置の動作を示すタイムチャート、
【図１０】 本発明のさらに別の実施例の符号誤り検出
装置の概略構成を示すブロック図、
装置の概略構成を示すブロック図、
【図１１】 同実施例装置の動作を示すタイムチャー
ト、
ト、
【図１２】 実施例装置を複数の移動局と基地局との間
の符号誤り検出に用いた場合の検出方法を示す図、
の符号誤り検出に用いた場合の検出方法を示す図、
【図１３】 一般的な誤り検出システムを示す模式図、
【図１４】 一般的なＦＳＲの概略構成を示すブロック
図、
図、
【図１５】 ５段のシフトレジスを用いたＦＳＲを示す
ブロック図、
ブロック図、
【図１６】 従来の符号誤り検出装置の概略構成を示す
ブロック図、
ブロック図、
【図１７】 同従来装置の動作を示す流れ図、
【図１８】 同従来装置の動作を示すタイムチャート。
７…入力端子、８…切換回路、９…ＦＳＲ、１０，１９
…比較回路、１２…クロック抽出回路、１５…制御部、
１６ａ，１６ｂ…カウンタ、１８，…ゲート回路、１９
……比較回路、２０…誤り測定部、２１，２１ａ…ＦＩ
ＦＯ型シフトレジスタ、２２，２２ａ…補助ＦＳＲ、２
４…信号選択回路、２５…排他的論理和回路、ａ，ａ1
…受信信号、ｂ…ＰＮ信号、ｂ1 ，ｂ2…遅延ＰＮ信
号、ｅ…不一致検出信号、ｇ1 ，ｇ2 ，…，ｇm …単位
ＰＮ信号，Ｓ1 ，Ｓ2 ，…，Ｓm …選択信号。
…比較回路、１２…クロック抽出回路、１５…制御部、
１６ａ，１６ｂ…カウンタ、１８，…ゲート回路、１９
……比較回路、２０…誤り測定部、２１，２１ａ…ＦＩ
ＦＯ型シフトレジスタ、２２，２２ａ…補助ＦＳＲ、２
４…信号選択回路、２５…排他的論理和回路、ａ，ａ1
…受信信号、ｂ…ＰＮ信号、ｂ1 ，ｂ2…遅延ＰＮ信
号、ｅ…不一致検出信号、ｇ1 ，ｇ2 ，…，ｇm …単位
ＰＮ信号，Ｓ1 ，Ｓ2 ，…，Ｓm …選択信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−60120（ＪＰ，Ａ) 特開 平５−29955（ＪＰ，Ａ) 特開 平５−29956（ＪＰ，Ａ) 特開 平５−29957（ＪＰ，Ａ) 特開 平５−29959（ＪＰ，Ａ) 特公 平７−105786（ＪＰ，Ｂ２) 特許2920778（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 13/00 301 H04L 1/00 H04L 7/00
Claims (2)
- 【請求項１】 バーストフレームに組込まれた状態で入
力端子から入力されたＭ系列の（２m −１）周期を有す
る受信信号(a) の連続するｍ個の各ビットデータを切換
回路(8) を介してｍ段構成のＦＳＲ(9) の各レジスタに
取込んだ後、前記切換回路を動作させて前記ＦＳＲの入
出力間を接続してこのＦＳＲを自走状態にし、このＦＳ
Ｒから出力されるＰＮ信号(b) の各ビットデータと前記
受信信号の各ビットデータとが一致するか否かを順次比
較して、一致ビットがｍ個連続すると前記ＰＮ信号の前
記受信信号に対する同期が確立したと判断して、その後
前記受信信号の符号誤りを検出する符号誤り検出装置に
おいて、 前記受信信号を規定ビット数だけ遅延させるＦＩＦＯ型
シフトレジスタ(21)と、前記ＦＳＲのｍ個の各レジスタ
から出力される各単位ＰＮ信号の出力路に介挿された信
号選択回路(24)と、この信号選択回路にて選択された単
位ＰＮ信号どうしの排他的論理和を算出して、前記ＦＳ
Ｒから出力されるＰＮ信号に対して所定ビット数遅延し
た遅延ＰＮ信号として出力する排他的論理和回路(25)
と、前記遅延ビット数に対して一義的に定まる各単位Ｐ
Ｎ信号に対する各選択信号を前記信号選択回路へ出力す
る信号選択制御段(15)と、前記同期確立後に前記排他的
論理和回路から出力される遅延ＰＮ信号（ｂ1）の各ビ
ットデータと前記ＦＩＦＯ型シフトレジスタにて遅延さ
れた受信信号（ａ1 ）の各ビットデータとが一致するか
否かを比較して不一致のとき不一致検出信号を出力する
比較回路(19)とを備えた符号誤り検出装置。 - 【請求項２】 バーストフレームに組込まれた状態で入
力端子から入力されたＭ系列の（２m −１）周期を有す
る受信信号(a) の連続するｍ個の各ビットデータを切換
回路(8) を介してｍ段構成のＦＳＲ(9) の各レジスタに
取込んだ後、前記切換回路を動作させて前記ＦＳＲの入
出力間を接続してこのＦＳＲを自走状態にし、このＦＳ
Ｒから出力されるＰＮ信号(b) の各ビットデータと前記
受信信号の各ビットデータとが一致するか否かを順次比
較して、一致ビットがｍ個連続すると前記ＰＮ信号の前
記受信信号に対する同期が確立したと判断して、その後
前記受信信号の符号誤りを検出する符号誤り検出装置に
おいて、 前記受信信号を規定ビット数だけ遅延させるＦＩＦＯ型
シフトレジスタ(21,21a)と、前記ＦＳＲのｍ個の各レジ
スタから出力される各単位ＰＮ信号の出力路に介挿され
た信号選択回路(24)と、この信号選択回路にて選択され
た単位ＰＮ信号どうしの排他的論理和を算出して、前記
ＦＳＲから出力されるＰＮ信号に対して所定ビット数遅
延した遅延ＰＮ信号として出力する排他的論理和回路(2
5)と、前記遅延ビット数に対して一義的に定まる各単位
ＰＮ信号に対する各選択信号を前記信号選択回路へ出力
する信号選択制御段(15)と、前記同期確立後に前記排他
的論理和回路から出力される遅延ＰＮ信号のデータを取
込み、前記所定ビット前の前記ＦＳＲの動作状態で定ま
る遅延ＰＮ信号を出力する補助ＦＳＲ(22,22a)と、この
補助ＦＳＲから出力される遅延ＰＮ信号（ｂ3 ，ｂ5 ）
の各ビットデータと前記ＦＩＦＯ型シフトレジスタにて
遅延された受信信号（ａ2 , ａ1 ）の各ビットデータと
が一致するか否かを比較して不一致のとき不一致検出信
号を出力する比較回路(19)とを備えた符号誤り検出装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17988091A JP3225060B2 (ja) | 1991-07-19 | 1991-07-19 | 符号誤り検出装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17988091A JP3225060B2 (ja) | 1991-07-19 | 1991-07-19 | 符号誤り検出装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0529958A JPH0529958A (ja) | 1993-02-05 |
| JP3225060B2 true JP3225060B2 (ja) | 2001-11-05 |
Family
ID=16073518
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17988091A Expired - Fee Related JP3225060B2 (ja) | 1991-07-19 | 1991-07-19 | 符号誤り検出装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3225060B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015177917A1 (ja) * | 2014-05-23 | 2015-11-26 | 富士通株式会社 | 演算回路、符号化回路及び復号回路 |
-
1991
- 1991-07-19 JP JP17988091A patent/JP3225060B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2015177917A1 (ja) * | 2014-05-23 | 2015-11-26 | 富士通株式会社 | 演算回路、符号化回路及び復号回路 |
| JPWO2015177917A1 (ja) * | 2014-05-23 | 2017-04-20 | 富士通株式会社 | 演算回路、符号化回路及び復号回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0529958A (ja) | 1993-02-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |