JP3225058B2 - 符号誤り検出装置 - Google Patents
符号誤り検出装置Info
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Description
【０００１】
【産業上の利用分野】本発明はＭ系列（最大長周期系
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。
列）のＰＮ信号（擬似ランダム信号）を用いて各種デジ
タル伝送システムおよびデジタル伝送装置の符号誤りを
検出する場合に用いる符号誤り検出装置に係わり、特に
バーストフレームに組込まれた受信信号の符号誤りを検
出する符号誤り検出装置に関する。
【０００２】
【従来の技術】例えばデジタル伝送システムにおいて発
生する符号誤りを検出する場合には、図９に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。
生する符号誤りを検出する場合には、図９に示すよう
に、被試験システム１の信号入力端に試験信号発生装置
２を接続する。そして、この試験信号発生装置２から被
試験システム１へ試験信号としてＰＮ信号を送出させ、
被試験システム１の信号出力端に接続した符号誤り検出
装置３にて符号誤りを検出する。
【０００３】試験信号発生装置２内には、図１０に示す
ように、直列ｍ段のシフトレジスタ４と、このシフトレ
ジスタ４を構成する複数レジスタ４ａにおける各出力の
排他的論理和をとる１個又は複数のＥＸＯＲゲート（排
他的論理和回路）４ｂとで構成されたｍ段構成のＦＳＲ
(Feedback Shift Register) ６が組込まれている。そし
て、先頭のレジスタ４ａの入力端に接続された切換回路
８をＥＸＯＲゲート４ｂ側に接続することによって、こ
のＦＳＲ６によって（２m −１）ビットの周期を有する
ＰＮ信号を生成する。例えば、５段（ｍ＝５）構成のＦ
ＳＲは図１１に示すように構成されている。
ように、直列ｍ段のシフトレジスタ４と、このシフトレ
ジスタ４を構成する複数レジスタ４ａにおける各出力の
排他的論理和をとる１個又は複数のＥＸＯＲゲート（排
他的論理和回路）４ｂとで構成されたｍ段構成のＦＳＲ
(Feedback Shift Register) ６が組込まれている。そし
て、先頭のレジスタ４ａの入力端に接続された切換回路
８をＥＸＯＲゲート４ｂ側に接続することによって、こ
のＦＳＲ６によって（２m −１）ビットの周期を有する
ＰＮ信号を生成する。例えば、５段（ｍ＝５）構成のＦ
ＳＲは図１１に示すように構成されている。
【０００４】前記符号誤り検出装置３内には試験信号発
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。
生装置２のＦＳＲ６と同一構成のＦＳＲ６が組込まれて
いる。そして、ＦＳＲ６によって試験信号と同一系列の
ＰＮ信号（基準信号）を生成させ、被試験システム１か
ら受信した受信信号と基準となるＰＮ信号とを比較する
ことにより、被試験システム１を経由する間に発生した
受信信号の符号誤りを検出する。
【０００５】なお、ＦＳＲが試験信号と同一系列のＰＮ
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。
信号を生成している状態を、ＦＳＲが受信信号に同期し
ていると言うが、同期外れの状態では、ＦＳＲが生成す
るＰＮ信号と受信信号とを少なくとも連続するｍビット
の間だけ比較すれば不一致が検出される。逆に、ＦＳＲ
が生成するＰＮ信号と受信信号とを連続するｍビットの
間だけ比較して不一致が検出されなければ同期が確立し
たと判定する。
【０００６】このような符号誤り検出装置３は例えば図
１２に示すように構成されている。
１２に示すように構成されている。
【０００７】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して例えば図１０に示した直列ｍ段のシフトレジスタと
排他的論理和回路からなるＦＳＲ９内の先頭レジスタ４
ａのデータ端子へ印加される。このＦＳＲ９の出力端子
から出力されるＰＮ信号ｂは比較回路１０を構成するＥ
ＸＯＲゲート１０ａの一方の入力端子へ入力される。ま
た、同時に、ＦＳＲ９から出力されたＰＮ信号ｂは切換
回路８の他方の入力端子へ入力される。この切換回路８
は制御部１１からの切換信号ｃにて切換制御される。
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
して例えば図１０に示した直列ｍ段のシフトレジスタと
排他的論理和回路からなるＦＳＲ９内の先頭レジスタ４
ａのデータ端子へ印加される。このＦＳＲ９の出力端子
から出力されるＰＮ信号ｂは比較回路１０を構成するＥ
ＸＯＲゲート１０ａの一方の入力端子へ入力される。ま
た、同時に、ＦＳＲ９から出力されたＰＮ信号ｂは切換
回路８の他方の入力端子へ入力される。この切換回路８
は制御部１１からの切換信号ｃにて切換制御される。
【０００８】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。ま
た、ＦＳＲ９のクロック端子には受信信号ａからクロッ
ク抽出回路１２にて再生された、受信信号ａのビットレ
ートに対応するクロック信号が供給される。さらに、こ
の再生されたクロック信号は制御部１１内のカウンタ１
４へ印加される。
【０００９】比較回路１０はＰＮ信号ｂの各ビットデー
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、例えば入力された不一致検出信号数を計数して、誤
り率を算出する。
タと受信信号ａの各ビットデータとを比較して不一致の
場合に不一致検出信号ｄを出力する。比較回路１０から
出力された不一致検出信号ｄは制御部１１へ入力される
と共に誤り測定部１３へ入力される。誤り測定部１３
は、例えば入力された不一致検出信号数を計数して、誤
り率を算出する。
【００１０】このような構成の符号誤り検出装置３にお
ける制御部１１の動作を図１３の流れ図を用いて説明す
る。
ける制御部１１の動作を図１３の流れ図を用いて説明す
る。
【００１１】まず、ハイ（Ｈ）レベルの切換信号ｃを出
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。
力して切換回路８を入力端子側に設定する（Ｐ１）。次
に、カウンタ１４のカウント値ＣＮを０に設定し、カウ
ント値ＣＮがｍになるのを待つ。カウント値ＣＮがｍに
なると、受信信号ａのｍビット分のデータがＦＳＲ９を
構成する直列ｍ段のシフトレジスタの各段に読込まれた
と判断する（Ｐ２）。ｍビット分のデータがＦＳＲ９へ
読込まれると、切換信号ｃをロー（Ｌ）レベルへ変更し
て、切換回路８をＦＳＲ９の出力端子側へ切り換える。
すると、ＦＳＲ９は基準となるＰＮ信号ｂを発生する自
走状態になる（Ｐ３）。同時にカウント値ＣＮを０に設
定する（Ｐ４）。
【００１２】Ｐ５にて比較回路１０から誤り検出信号が
入力されると、Ｐ１へ戻り、再度切換回路８を入力端子
側へ切り換えて受信信号ａのｍビット分のデータをＦＳ
Ｒ９へ読込む。
入力されると、Ｐ１へ戻り、再度切換回路８を入力端子
側へ切り換えて受信信号ａのｍビット分のデータをＦＳ
Ｒ９へ読込む。
【００１３】Ｐ５にて誤り検出信号が入力されなけれ
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度誤り検出
信号の有無を調べる。
ば、Ｐ６にてカウンタ１４のカウント値ＣＮがｍに達し
ていないことを確認すると、Ｐ５へ戻り、再度誤り検出
信号の有無を調べる。
【００１４】Ｐ６にてカウント値ＣＮがｍに達したこと
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。
を確認すると、連続するｍビットのデータにおいてＦＳ
Ｒ９から出力されるＰＮ信号ｂと受信信号ａとを比較し
て不一致が検出されなかったので、この時点で、ＦＳＲ
９から出力されるＰＮ信号ｂの受信信号ａに対する同期
が確立したと判断する。
【００１５】同期が確立するとＰ７にて受信信号ａに対
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。
する符号誤り検出を開始する。すなわち、誤り測定部１
３に対して誤り測定指令を出力して、比較回路１０から
出力される不一致検出信号数を一定時間計数してビット
誤り率を算出する。
【００１６】
【発明が解決しようとする課題】図９に示す被試験シス
テム１の規格や種類によっては、図１４に示すように、
例えば一定期間ＴB だけ信号を送出し、次の一定期間Ｔ
C は休止することを繰返すバーストフレーム伝送方式が
採用される場合がある。したがって、この場合、休止期
間ＴC は符号誤り検出装置３においては受信信号ａが途
絶えることになる。したがって、ＰＮ信号を用いてこの
バーストフレーム伝送方式における符号誤りを測定する
ときに、各バーストフレーム毎にパターン同期を取り直
すことが必要となる場合がある。
テム１の規格や種類によっては、図１４に示すように、
例えば一定期間ＴB だけ信号を送出し、次の一定期間Ｔ
C は休止することを繰返すバーストフレーム伝送方式が
採用される場合がある。したがって、この場合、休止期
間ＴC は符号誤り検出装置３においては受信信号ａが途
絶えることになる。したがって、ＰＮ信号を用いてこの
バーストフレーム伝送方式における符号誤りを測定する
ときに、各バーストフレーム毎にパターン同期を取り直
すことが必要となる場合がある。
【００１７】バーストフレームの先頭から受信信号ａと
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間ＴA は、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。
ＰＮ信号ｂとの間における同期が確立するまでに要する
期間ＴA は、前述したＦＳＲ９の段数ｍに対して、最低
でも２ｍビット必要とし、かつ符号誤りの発生状況に応
じてその長さが変動する。
【００１８】従来の符号誤り検出装置では、バーストフ
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間ＴA の受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間ＴM が短縮され
る。この同期確立までの期間ＴA はバーストフレーム期
間ＴB （280 ビット）に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。
レームの最終ビット受信までの間にはＰＮ信号の同期が
確立することは前提としても、バーストフレームの先頭
からＰＮ信号の同期が確立するまでの期間ＴA の受信信
号ａに含まれる符号誤りを正しく検出できない欠点があ
る。したがって、実際の誤り測定期間ＴM が短縮され
る。この同期確立までの期間ＴA はバーストフレーム期
間ＴB （280 ビット）に比べて無視できない値であり、
例えばバーストフレーム全体の符号誤り率を測定しよう
とした場合、正しい測定結果が得られない。
【００１９】本発明はこのような事情に鑑みてなされた
ものであり、受信信号と同一ビットパターンを出力する
従来の正順ＦＳＲの他に、逆方向のビットパータンを出
力する逆順ＦＳＲおよびＬＩＦＯ型シフトレジスタを用
いることによって、同期確立までに入力された受信信号
の各ビットデータに対しても確実に符号誤り検出を実施
でき、たとえバーストフレーム期間が短かったとしても
このバーストフレームに組込まれた受信信号に対する符
号誤り検出精度を向上できる符号誤り検出装置を提供す
ることを目的とする。
ものであり、受信信号と同一ビットパターンを出力する
従来の正順ＦＳＲの他に、逆方向のビットパータンを出
力する逆順ＦＳＲおよびＬＩＦＯ型シフトレジスタを用
いることによって、同期確立までに入力された受信信号
の各ビットデータに対しても確実に符号誤り検出を実施
でき、たとえバーストフレーム期間が短かったとしても
このバーストフレームに組込まれた受信信号に対する符
号誤り検出精度を向上できる符号誤り検出装置を提供す
ることを目的とする。
【００２０】
【課題を解決するための手段】上記課題を解消するため
に本発明は、バーストフレームに組込まれた状態で入力
端子から入力されたＭ系列の（２m −１）周期を有する
受信信号の連続するｍ個の各ビットデータを切換回路を
介してｍ段構成の正順ＦＳＲの各レジスタに取込んだ
後、切換回路を動作させて正順ＦＳＲの入出力間を接続
してこの正順ＦＳＲを自走状態にし、この正順ＦＳＲか
ら出力される正順ＰＮ信号の各ビットデータと受信信号
の各ビットデータとが一致するか否かを順次比較して、
一致ビットがｍ個連続すると正順ＰＮ信号の受信信号に
対する同期が確立したと判断して、その後受信信号の符
号誤りを検出する符号誤り検出装置において、バースト
フレーム長を示すバーストビット数以上のレジスタを有
し、受信信号の各ビットデータを順次各レジスタに記憶
していき、バーストビット数分のビットデータが記憶さ
れると、記憶したときと逆の順序で出力していくＬＩＦ
Ｏ型シフトレジスタと、正順ＦＳＲのｍ個の各レジスタ
のビットデータが自己のｍ個の各レジスタにロードされ
る逆順ＦＳＲと、この逆順ＦＳＲから出力される逆順Ｐ
Ｎ信号の各ビットデータとＬＩＦＯ型シフトレジスタか
ら順次出力される受信信号の各ビットデータとが一致す
るか否かを比較して不一致のとき不一致検出信号を出力
する比較回路とを備えたものである。
に本発明は、バーストフレームに組込まれた状態で入力
端子から入力されたＭ系列の（２m −１）周期を有する
受信信号の連続するｍ個の各ビットデータを切換回路を
介してｍ段構成の正順ＦＳＲの各レジスタに取込んだ
後、切換回路を動作させて正順ＦＳＲの入出力間を接続
してこの正順ＦＳＲを自走状態にし、この正順ＦＳＲか
ら出力される正順ＰＮ信号の各ビットデータと受信信号
の各ビットデータとが一致するか否かを順次比較して、
一致ビットがｍ個連続すると正順ＰＮ信号の受信信号に
対する同期が確立したと判断して、その後受信信号の符
号誤りを検出する符号誤り検出装置において、バースト
フレーム長を示すバーストビット数以上のレジスタを有
し、受信信号の各ビットデータを順次各レジスタに記憶
していき、バーストビット数分のビットデータが記憶さ
れると、記憶したときと逆の順序で出力していくＬＩＦ
Ｏ型シフトレジスタと、正順ＦＳＲのｍ個の各レジスタ
のビットデータが自己のｍ個の各レジスタにロードされ
る逆順ＦＳＲと、この逆順ＦＳＲから出力される逆順Ｐ
Ｎ信号の各ビットデータとＬＩＦＯ型シフトレジスタか
ら順次出力される受信信号の各ビットデータとが一致す
るか否かを比較して不一致のとき不一致検出信号を出力
する比較回路とを備えたものである。
【００２１】
【作用】まず、正順ＦＳＲと逆順ＦＳＲとの関係を説明
する。正順ＦＳＲはバーストフレームに組込まれて入力
される受信信号のＰＮ信号と同一周期（２m −１）を有
する同一系列のＰＮ信号、すなわち正順ＰＮ信号を出力
するＦＳＲである。一方、逆順ＦＳＲは正順ＰＮ信号と
同一周期（２m −１）を有するが、逆系列のＰＮ信号、
すなわち逆順ＰＮ信号を出力するＦＳＲである。具体的
には、前述した図１０のＦＳＲを正順ＦＳＲとすると、
図２で示すＦＳＲが逆順ＦＳＲとなり、ＥＸＯＲゲート
の接続位置が対称位置となる。
する。正順ＦＳＲはバーストフレームに組込まれて入力
される受信信号のＰＮ信号と同一周期（２m −１）を有
する同一系列のＰＮ信号、すなわち正順ＰＮ信号を出力
するＦＳＲである。一方、逆順ＦＳＲは正順ＰＮ信号と
同一周期（２m −１）を有するが、逆系列のＰＮ信号、
すなわち逆順ＰＮ信号を出力するＦＳＲである。具体的
には、前述した図１０のＦＳＲを正順ＦＳＲとすると、
図２で示すＦＳＲが逆順ＦＳＲとなり、ＥＸＯＲゲート
の接続位置が対称位置となる。
【００２２】しかして、入力端子を介して入力される受
信信号は切換回路を介して正順ＦＳＲのデータ端子へ印
加されると共に、ＬＩＦＯ（先入れ後出し）型シフトレ
ジスタの各レジスタに順次格納されていく。そして、正
順ＦＳＲから出力される正順ＰＮ信号の受信信号に対す
る同期が確立する。同期が確立すると、正順ＦＳＲは自
走状態になる。また、正順ＦＳＲの各レジスタの出力が
逆順ＦＳＲの各レジスタにロードされるので、逆順ＦＳ
Ｒは、正順ＳＦＲが出力する正順ＰＮ信号に対する逆順
ＰＮ信号を出力する。
信信号は切換回路を介して正順ＦＳＲのデータ端子へ印
加されると共に、ＬＩＦＯ（先入れ後出し）型シフトレ
ジスタの各レジスタに順次格納されていく。そして、正
順ＦＳＲから出力される正順ＰＮ信号の受信信号に対す
る同期が確立する。同期が確立すると、正順ＦＳＲは自
走状態になる。また、正順ＦＳＲの各レジスタの出力が
逆順ＦＳＲの各レジスタにロードされるので、逆順ＦＳ
Ｒは、正順ＳＦＲが出力する正順ＰＮ信号に対する逆順
ＰＮ信号を出力する。
【００２３】一方、バーストフレームに組込まれた受信
信号のすべてのビットデータがＬＩＦＯ型シフトレジス
タに取込まれた時点で、ＬＩＦＯ型シフトレジスタから
受信信号の各ビットデータが最終ビットデータから逆順
序で順次出力される。よって、逆順ＰＮ信号は逆の順序
で出力される受信信号に同期する。受信信号の最終ビッ
トデータがＬＩＦＯ型シフトレジスタから出力される時
刻から、この順序が逆転された受信信号の各ビットデー
タと逆順ＰＮ信号の各ビットデータとを比較することに
よって、同期確立以前に入力され受信信号の符号誤り検
出が実施される。
信号のすべてのビットデータがＬＩＦＯ型シフトレジス
タに取込まれた時点で、ＬＩＦＯ型シフトレジスタから
受信信号の各ビットデータが最終ビットデータから逆順
序で順次出力される。よって、逆順ＰＮ信号は逆の順序
で出力される受信信号に同期する。受信信号の最終ビッ
トデータがＬＩＦＯ型シフトレジスタから出力される時
刻から、この順序が逆転された受信信号の各ビットデー
タと逆順ＰＮ信号の各ビットデータとを比較することに
よって、同期確立以前に入力され受信信号の符号誤り検
出が実施される。
【００２４】
【実施例】以下本発明の一実施例を図面を用いて説明す
る。
る。
【００２５】図１は実施例の符号誤り検出装置の概略構
成を示すブロック図である。図１２に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。
成を示すブロック図である。図１２に示す従来の符号誤
り検出装置と同一部分には同一符号が付してある。
【００２６】図９に示す被試験システム１から出力され
て入力端子７へ入力される受信信号ａは、例えば図５に
示すように、Ｎビットのバースト期間ＴB と休止期間Ｔ
C とを有するバーストフレーム伝送方式における期間Ｔ
B のバーストフレームに組込まれている。したがって、
受信信号ａは１フレーム内に合計Ｎ個のビットデータを
有する。そして、この受信信号ａはＭ系列のビット周期
（２m −１）を有するＰＮ信号である。
て入力端子７へ入力される受信信号ａは、例えば図５に
示すように、Ｎビットのバースト期間ＴB と休止期間Ｔ
C とを有するバーストフレーム伝送方式における期間Ｔ
B のバーストフレームに組込まれている。したがって、
受信信号ａは１フレーム内に合計Ｎ個のビットデータを
有する。そして、この受信信号ａはＭ系列のビット周期
（２m −１）を有するＰＮ信号である。
【００２７】入力端子７から入力された受信信号ａは２
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
してｍ段構成の図１２のＦＳＲ９と同一構成の正順ＦＳ
Ｒ９ａ内の先頭レジスタのデータ端子へ印加される。こ
の正順ＦＳＲ９ａの出力端子から出力される正順ＰＮ信
号ｂ1 は同期検出用の比較回路１０を構成するＥＸＯＲ
ゲート１０ａの一方の入力端子へ入力される。同時に正
順ＦＳＲ９ａから出力された正順ＰＮ信号ｂ1 は切換回
路８の他方の入力端子へ入力される。この切換回路８は
制御部１５からの切換信号ｃにて切換制御される。
個のアンドゲート８ａ，８ｂ、オアゲート８ｃおよびイ
ンバータ８ｄからなる切換回路８の一方の入力端子を介
してｍ段構成の図１２のＦＳＲ９と同一構成の正順ＦＳ
Ｒ９ａ内の先頭レジスタのデータ端子へ印加される。こ
の正順ＦＳＲ９ａの出力端子から出力される正順ＰＮ信
号ｂ1 は同期検出用の比較回路１０を構成するＥＸＯＲ
ゲート１０ａの一方の入力端子へ入力される。同時に正
順ＦＳＲ９ａから出力された正順ＰＮ信号ｂ1 は切換回
路８の他方の入力端子へ入力される。この切換回路８は
制御部１５からの切換信号ｃにて切換制御される。
【００２８】一方、入力端子７へ入力された受信信号ａ
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。比較
回路１０は正順ＦＳＲ９ａから出力された正順ＰＮ信号
ｂ1 の各ビットデータと受信信号ａの各ビットデータと
を比較して不一致の場合に不一致検出信号ｄを制御部１
５へ出力する。また、入力端子７から入力されたバース
トフレームに組込まれた受信信号ａの開始および終了位
置を示すバーストゲート信号ｃ1 が制御部１５へ入力さ
れる。
は切換回路８へ入力されると共に、比較回路１０のＥＸ
ＯＲゲート１０ａの他方の入力端子へ入力される。比較
回路１０は正順ＦＳＲ９ａから出力された正順ＰＮ信号
ｂ1 の各ビットデータと受信信号ａの各ビットデータと
を比較して不一致の場合に不一致検出信号ｄを制御部１
５へ出力する。また、入力端子７から入力されたバース
トフレームに組込まれた受信信号ａの開始および終了位
置を示すバーストゲート信号ｃ1 が制御部１５へ入力さ
れる。
【００２９】正順ＦＳＲ９ａのクロック端子には受信信
号ａからクロック抽出回路１２にて再生された、受信信
号ａのビットレートに対応するクロック信号が供給され
る。さらに、この再生されたクロック信号は制御部１５
内の各カウンタ１６ａ，１６ｂへ印加される。したがっ
て、この各カウンタ１６ａ，１６ｂは受信信号ａのビッ
ト数を計数する。
号ａからクロック抽出回路１２にて再生された、受信信
号ａのビットレートに対応するクロック信号が供給され
る。さらに、この再生されたクロック信号は制御部１５
内の各カウンタ１６ａ，１６ｂへ印加される。したがっ
て、この各カウンタ１６ａ，１６ｂは受信信号ａのビッ
ト数を計数する。
【００３０】また、正順ＦＳＲ９ａのｍ個の各レジスタ
の各出力信号は逆順ＦＳＲ１８のｍ個の各レジスタにロ
ードされる。この逆順ＦＳＲ１８は、図２に示すよう
に、図１０で示した正順ＦＳＲ９ａと同一のｍ個のレジ
スタ１８ａと複数のＥＸＯＲゲート１８ｂとで構成され
ている。そして、図１０の正順ＦＳＲ９ａと逆方向にデ
ータがシフトしていく。
の各出力信号は逆順ＦＳＲ１８のｍ個の各レジスタにロ
ードされる。この逆順ＦＳＲ１８は、図２に示すよう
に、図１０で示した正順ＦＳＲ９ａと同一のｍ個のレジ
スタ１８ａと複数のＥＸＯＲゲート１８ｂとで構成され
ている。そして、図１０の正順ＦＳＲ９ａと逆方向にデ
ータがシフトしていく。
【００３１】したがって、この逆順ＦＳＲ１８は、クロ
ック抽出回路１２からのクロック信号に同期して、正順
ＦＳＲ９ａから出力される正順ＰＭ信号ｂ1に対して配
列ビットパターンが逆順序となる逆順ＰＮ信号ｂ2 を出
力する。出力された逆順ＰＮ信号ｂ2 は比較回路１９の
ＥＸＯＲゲート１９ａの一方の入力端子へ入力される。
ック抽出回路１２からのクロック信号に同期して、正順
ＦＳＲ９ａから出力される正順ＰＭ信号ｂ1に対して配
列ビットパターンが逆順序となる逆順ＰＮ信号ｂ2 を出
力する。出力された逆順ＰＮ信号ｂ2 は比較回路１９の
ＥＸＯＲゲート１９ａの一方の入力端子へ入力される。
【００３２】さらに、入力端子７から入力された受信信
号ａはＬＩＦＯ（先入れ後出し）型シフトレジススタ２
１へ入力される。このＬＩＦＯ型シフトレジススタ２１
は内部にＤ個のレジスタが組込まれている。具体的には
図３に示すように、Ｄ個のレジスタが組込まれたＲＡＭ
２１ａとアップ／ダウンカウンタ２１ｂとで構成されて
いる。制御部１５からの切換信号ｇがハイ（Ｈ）レベル
の場合に入力モードになり、クロック抽出回路１２から
のクロック信号に同期してアドレスが上昇して、受信信
号ａの各ビットデータを指定アドレスに順番に格納して
いく。制御部１５からの切換信号ｇがロー（Ｌ）レベル
の場合に出力モードになり、クロック信号に同期してア
ドレスが下降して、指定されたアドレスの各レジスタに
記憶された受信信号ａの各ビットデータが最終ビットデ
ータから先頭ビットデータまで逆順序に出力されてい
く。逆順序に出力された受信信号ａ1 は比較回路１９の
ＥＸＯＲゲート１９ａの他方の入力端子へ入力される。
号ａはＬＩＦＯ（先入れ後出し）型シフトレジススタ２
１へ入力される。このＬＩＦＯ型シフトレジススタ２１
は内部にＤ個のレジスタが組込まれている。具体的には
図３に示すように、Ｄ個のレジスタが組込まれたＲＡＭ
２１ａとアップ／ダウンカウンタ２１ｂとで構成されて
いる。制御部１５からの切換信号ｇがハイ（Ｈ）レベル
の場合に入力モードになり、クロック抽出回路１２から
のクロック信号に同期してアドレスが上昇して、受信信
号ａの各ビットデータを指定アドレスに順番に格納して
いく。制御部１５からの切換信号ｇがロー（Ｌ）レベル
の場合に出力モードになり、クロック信号に同期してア
ドレスが下降して、指定されたアドレスの各レジスタに
記憶された受信信号ａの各ビットデータが最終ビットデ
ータから先頭ビットデータまで逆順序に出力されてい
く。逆順序に出力された受信信号ａ1 は比較回路１９の
ＥＸＯＲゲート１９ａの他方の入力端子へ入力される。
【００３３】比較回路１９は逆順ＦＳＲ１８から出力さ
れた逆順ＰＮ信号ｂ2 の各ビットデータとＬＩＦＯ型シ
フトレジスタ２１から出力された逆順序の受信信号ａ1
の各ビットデータとを比較して不一致の場合に不一致検
出信号ｅを誤り測定部２０へ出力する。誤り測定部２０
は入力された不一致検出信号数を計数して例えば符号誤
り率等を算出する。
れた逆順ＰＮ信号ｂ2 の各ビットデータとＬＩＦＯ型シ
フトレジスタ２１から出力された逆順序の受信信号ａ1
の各ビットデータとを比較して不一致の場合に不一致検
出信号ｅを誤り測定部２０へ出力する。誤り測定部２０
は入力された不一致検出信号数を計数して例えば符号誤
り率等を算出する。
【００３４】このような構成の符号誤り検出装置におけ
る制御部１５の動作を図５の流れ図を用いて説明する。
る制御部１５の動作を図５の流れ図を用いて説明する。
【００３５】まず、バーストゲート信号ｃ1 が入力する
のを待つ。バーストゲート信号ｃ1 が入力されると、バ
ーストが開始されたので、カウンタ１６ｂのカウント値
ＣＮｂを０にリセットする。さらに、切換信号ｃをハイ
（Ｈ）レベルにして切換回路８を入力端子７側に設定す
る（Ｑ１）。そして、カウンタ１６ａのカウント値ＣＮ
ａを０に初期設定した後（Ｑ２）、クロック信号にてカ
ウント値ＣＮａがインクリメントされ、カウント値ＣＮ
ａがｍになるのを待つ（Ｑ３）。
のを待つ。バーストゲート信号ｃ1 が入力されると、バ
ーストが開始されたので、カウンタ１６ｂのカウント値
ＣＮｂを０にリセットする。さらに、切換信号ｃをハイ
（Ｈ）レベルにして切換回路８を入力端子７側に設定す
る（Ｑ１）。そして、カウンタ１６ａのカウント値ＣＮ
ａを０に初期設定した後（Ｑ２）、クロック信号にてカ
ウント値ＣＮａがインクリメントされ、カウント値ＣＮ
ａがｍになるのを待つ（Ｑ３）。
【００３６】カウント値ＣＮａがｍになると、受信信号
ａの連続するｍビット分のデータが切換回路８を介して
正順ＦＳＲ９ａを構成する直列ｍ段のシフトレジスタの
各段に読込まれたと判断する。そして、切換信号ｃをロ
ー（Ｌ）レベルへ変更して、切換回路８を正順ＦＳＲ９
ａの出力端子側に切換える。同時にカウンタ１６ａのカ
ウント値ＣＮａを０に初期設定する。すると、正順ＦＳ
Ｒ９の入力端子にはこの正順ＦＳＲ９から出力される正
順ＰＮ信号ｂ1 が入力される。そして、正順ＦＳＲ９は
基準となる正順ＰＮ信号ｂ1 を継続して出力する自走状
態になる。
ａの連続するｍビット分のデータが切換回路８を介して
正順ＦＳＲ９ａを構成する直列ｍ段のシフトレジスタの
各段に読込まれたと判断する。そして、切換信号ｃをロ
ー（Ｌ）レベルへ変更して、切換回路８を正順ＦＳＲ９
ａの出力端子側に切換える。同時にカウンタ１６ａのカ
ウント値ＣＮａを０に初期設定する。すると、正順ＦＳ
Ｒ９の入力端子にはこの正順ＦＳＲ９から出力される正
順ＰＮ信号ｂ1 が入力される。そして、正順ＦＳＲ９は
基準となる正順ＰＮ信号ｂ1 を継続して出力する自走状
態になる。
【００３７】そして、Ｑ４にて比較回路１０から不一致
検出信号ｄが検出されると、再度切換回路８を入力端子
側に投入して、受信信号ａのｍ個分のビットデータを正
順ＦＳＲ９ａへ読込む。
検出信号ｄが検出されると、再度切換回路８を入力端子
側に投入して、受信信号ａのｍ個分のビットデータを正
順ＦＳＲ９ａへ読込む。
【００３８】Ｑ４にて不一致検出信号ｄが検出されなけ
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。
れば、Ｑ５にてカウント値ＣＮａがｍに達していないこ
とを確認した後、Ｑ４へ戻り、再度不一致検出信号ｄの
発生の有無を調べる。
【００３９】Ｑ５にて、カウント値ＣＮａがｍに達する
と、連続したｍ個のビットにおいて不一致検出信号ｄが
検出されないので、この時点で、正順ＦＳＲ９ａから出
力される正順ＰＮ信号ｂ1 の受信信号ａに対する同期が
確立したと判断する。
と、連続したｍ個のビットにおいて不一致検出信号ｄが
検出されないので、この時点で、正順ＦＳＲ９ａから出
力される正順ＰＮ信号ｂ1 の受信信号ａに対する同期が
確立したと判断する。
【００４０】同期が確立すると、正順ＦＳＲ９ａを自走
状態としたまま、Ｑ６にてカウンタ１６ｂのカウント値
ＣＮｂが受信信号ａにおける１フレーム分のビット数で
あるＮに達するまで待つ。Ｑ６にてカウント値ＣＮｂが
Ｎに達すると（ＣＮｂ＝Ｎ）、受信信号ａの１フレーム
分の全ビットデータがＬＩＦＯ型シフトレジスタ２１の
各レジスタに格納されたと判断する。そして、Ｑ７にて
ロード信号ｆを出力して、正順ＦＳＲ９ａの各レジスタ
のビットデータを逆順ＦＳＲ１８の各レジスタに書込
む。よって、逆順ＦＳＲ１８はクロック信号に同期して
逆順ＰＮ信号ｂ2 を出力する。また、同時に、切換信号
ｇをロー（Ｌ）レベルに変更して、ＬＩＦＯ型シフトレ
ジスタ２１の動作モードを出力モードに切換える。よっ
て、ＬＩＦＯ型シフトレジスタ２１から逆順序の受信信
号ａ1 が出力開始する。
状態としたまま、Ｑ６にてカウンタ１６ｂのカウント値
ＣＮｂが受信信号ａにおける１フレーム分のビット数で
あるＮに達するまで待つ。Ｑ６にてカウント値ＣＮｂが
Ｎに達すると（ＣＮｂ＝Ｎ）、受信信号ａの１フレーム
分の全ビットデータがＬＩＦＯ型シフトレジスタ２１の
各レジスタに格納されたと判断する。そして、Ｑ７にて
ロード信号ｆを出力して、正順ＦＳＲ９ａの各レジスタ
のビットデータを逆順ＦＳＲ１８の各レジスタに書込
む。よって、逆順ＦＳＲ１８はクロック信号に同期して
逆順ＰＮ信号ｂ2 を出力する。また、同時に、切換信号
ｇをロー（Ｌ）レベルに変更して、ＬＩＦＯ型シフトレ
ジスタ２１の動作モードを出力モードに切換える。よっ
て、ＬＩＦＯ型シフトレジスタ２１から逆順序の受信信
号ａ1 が出力開始する。
【００４１】このタイミングで出力開始された逆順ＰＮ
信号ｂ2 と逆順序の受信信号ａ1 とは完全に同期してい
るので、Ｑ８にて受信信号ａ1 に対する符号誤り検出を
実行する。すなわち、誤り測定部２０へ検出指令を出力
する。誤り測定部２０は比較回路１９から出力される不
一致検出信号数を計数する。
信号ｂ2 と逆順序の受信信号ａ1 とは完全に同期してい
るので、Ｑ８にて受信信号ａ1 に対する符号誤り検出を
実行する。すなわち、誤り測定部２０へ検出指令を出力
する。誤り測定部２０は比較回路１９から出力される不
一致検出信号数を計数する。
【００４２】次に、図５のタイムチャートを用いて装置
全体の動作を説明する。
全体の動作を説明する。
【００４３】時刻ｔ0 にてバーストフレームが開始され
ると、受信信号ａの各ビットデータは正順ＦＳＲ９ａお
よびＬＩＦＯ型シフトレジスタ２１に順次入力されてい
く。そして、時刻ｔ1 にて正順ＰＮ信号ｂ1 の受信信号
ａに対する同期が確立すると、正順ＦＳＲ９ａは同期が
確立した状態で自走状態となる。
ると、受信信号ａの各ビットデータは正順ＦＳＲ９ａお
よびＬＩＦＯ型シフトレジスタ２１に順次入力されてい
く。そして、時刻ｔ1 にて正順ＰＮ信号ｂ1 の受信信号
ａに対する同期が確立すると、正順ＦＳＲ９ａは同期が
確立した状態で自走状態となる。
【００４４】時刻ｔ2 にて、バーストフレームが終了
し、受信信号ａの１バーストフレームに含まれるＮ個の
全てのビットデータのＬＩＦＯ型シフトレジスタ２１に
対する格納が終了すると、ＬＩＦＯ型シフトレジスタ２
１から逆順序の受信信号ａ1 が出力開始されると同時
に、逆順ＦＳＲ１８から逆順ＰＮ信号ｂ2 が出力開始さ
れる。この受信信号ａ1 と逆順ＦＳＲ１８から出力され
る逆順ＰＮ信号ｂ2 とは同期している。そして、比較回
路１９で両信号ａ1 ，ｂ2 の各ビットデータを順番に一
致，不一致を比較していく。
し、受信信号ａの１バーストフレームに含まれるＮ個の
全てのビットデータのＬＩＦＯ型シフトレジスタ２１に
対する格納が終了すると、ＬＩＦＯ型シフトレジスタ２
１から逆順序の受信信号ａ1 が出力開始されると同時
に、逆順ＦＳＲ１８から逆順ＰＮ信号ｂ2 が出力開始さ
れる。この受信信号ａ1 と逆順ＦＳＲ１８から出力され
る逆順ＰＮ信号ｂ2 とは同期している。そして、比較回
路１９で両信号ａ1 ，ｂ2 の各ビットデータを順番に一
致，不一致を比較していく。
【００４５】そして、不一致のビットが存在すると、不
一致検出信号ｅが誤り測定部２０へ入力される。誤り測
定部２０は不一致検出信号数を計数開始する。時刻ｔ3
にて受信信号ａ1 に含まれるＮビット分のビットデータ
に対する符号誤り数の計数が終了すると、誤り測定部２
０は不一致検出信号数を集計して符号誤り率を算出す
る。
一致検出信号ｅが誤り測定部２０へ入力される。誤り測
定部２０は不一致検出信号数を計数開始する。時刻ｔ3
にて受信信号ａ1 に含まれるＮビット分のビットデータ
に対する符号誤り数の計数が終了すると、誤り測定部２
０は不一致検出信号数を集計して符号誤り率を算出す
る。
【００４６】このように構成された符号誤り検出装置で
あれば、同期確立後の逆順ＦＳＲ１８から出力される逆
順ＰＮ信号ｂ2 とＬＩＦＯ型シフトレジスタ２１でビッ
トパターンの各ビットデータの発生順序が逆転された受
信信号ａ1 とが比較回路１９にて比較対照されて符号誤
りが検出される。
あれば、同期確立後の逆順ＦＳＲ１８から出力される逆
順ＰＮ信号ｂ2 とＬＩＦＯ型シフトレジスタ２１でビッ
トパターンの各ビットデータの発生順序が逆転された受
信信号ａ1 とが比較回路１９にて比較対照されて符号誤
りが検出される。
【００４７】すなわち、同期確立までに要する期間ＴA
が存在したとしても、１バーストフレーム内における受
信信号ａの先頭のビットデータからＮ番目の最終ビット
データまで確実に符号誤り検出が実施される。よって、
符号誤り検出装置全体の検出精度を向上できる。
が存在したとしても、１バーストフレーム内における受
信信号ａの先頭のビットデータからＮ番目の最終ビット
データまで確実に符号誤り検出が実施される。よって、
符号誤り検出装置全体の検出精度を向上できる。
【００４８】また、実施例のＬＩＦＯ型シフトレジスタ
２１のレジスタ数Ｄはバーストフレーム長さを示すバー
ストビット数Ｎ以上に設定されていればよい。したがっ
て、逆に、ＬＩＦＯ型シフトレジスタ２１のレジスタ数
Ｄをバーストフレームの繰返し周期ＴF （Ｒビット）を
越えない範囲で多少多目に設定すれば、バーストフレー
ム期間ＴB が異なる被試験システム１においても正常に
測定できる。
２１のレジスタ数Ｄはバーストフレーム長さを示すバー
ストビット数Ｎ以上に設定されていればよい。したがっ
て、逆に、ＬＩＦＯ型シフトレジスタ２１のレジスタ数
Ｄをバーストフレームの繰返し周期ＴF （Ｒビット）を
越えない範囲で多少多目に設定すれば、バーストフレー
ム期間ＴB が異なる被試験システム１においても正常に
測定できる。
【００４９】図６は本発明の他の実施例に係わる符号誤
り検出装置の概略構成を示すブロック図である。図１の
実施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明を省略する。
り検出装置の概略構成を示すブロック図である。図１の
実施例と同一部分には同一符号が付してある。したがっ
て、重複する部分の詳細説明を省略する。
【００５０】この実施例においては、ＬＩＦＯ型シフト
レジスタ２１の他に同一構成の別のＬＩＦＯ型シフトレ
ジスタ２１ａおよび切換回路２２ａを設け、各ＬＩＦＯ
型シフトレジスタ２１，２１ａに入力される受信信号ａ
を制御部１５からのＬＩＦＯ切換信号ｈでもってバース
トフレームの繰返し周期ＴF 毎に切換えている。また、
各ＬＩＦＯ型シフトレジスタ２１，２１ａから出力され
る各ビットデータの発生順序が逆転された各受信信号ａ
1 ，ａ2を切換回路２２ｂを介して比較回路１９へ入力
している。したがって比較回路１９には制御部１５から
の入力切換信号ｉによってバーストフレームの繰返し周
期ＴF 毎に受信信号ａ1 ，ａ2 が交互に入力される。
レジスタ２１の他に同一構成の別のＬＩＦＯ型シフトレ
ジスタ２１ａおよび切換回路２２ａを設け、各ＬＩＦＯ
型シフトレジスタ２１，２１ａに入力される受信信号ａ
を制御部１５からのＬＩＦＯ切換信号ｈでもってバース
トフレームの繰返し周期ＴF 毎に切換えている。また、
各ＬＩＦＯ型シフトレジスタ２１，２１ａから出力され
る各ビットデータの発生順序が逆転された各受信信号ａ
1 ，ａ2を切換回路２２ｂを介して比較回路１９へ入力
している。したがって比較回路１９には制御部１５から
の入力切換信号ｉによってバーストフレームの繰返し周
期ＴF 毎に受信信号ａ1 ，ａ2 が交互に入力される。
【００５１】図７は図６に示す符号誤り検出装置の動作
を示すタイムチャートである。前述したようにバースト
フレームの繰返し周期ＴF 毎にＬＩＦＯ切換信号ｈを送
出して、各バーストフレームのＮビットの受信信号ａを
交互にＬＩＦＯ型シフトレジスタ２１，２１ａに記憶さ
れる。したがって、一方のＬＩＦＯ型シフトレジスタ２
１，２１ａが逆向きの受信信号ａ1 ，ａ2 を出力期間中
においては、他方のＬＩＦＯ型シフトレジスタ２１，２
１ａは入力端子７から入力された順方向の受信信号ａの
各ビットデータを順次取込むことが可能である。また、
入力切換信号ｉを出力することによって、比較回路１９
に入力される受信信号ａ1 ，ａ2 を切換ている。
を示すタイムチャートである。前述したようにバースト
フレームの繰返し周期ＴF 毎にＬＩＦＯ切換信号ｈを送
出して、各バーストフレームのＮビットの受信信号ａを
交互にＬＩＦＯ型シフトレジスタ２１，２１ａに記憶さ
れる。したがって、一方のＬＩＦＯ型シフトレジスタ２
１，２１ａが逆向きの受信信号ａ1 ，ａ2 を出力期間中
においては、他方のＬＩＦＯ型シフトレジスタ２１，２
１ａは入力端子７から入力された順方向の受信信号ａの
各ビットデータを順次取込むことが可能である。また、
入力切換信号ｉを出力することによって、比較回路１９
に入力される受信信号ａ1 ，ａ2 を切換ている。
【００５２】その結果、たとえバーストフレームの繰返
し周期ＴF 内における休止期間ＴC がバースト期間ＴB
より短かったとしても、各バーストフレームに組込まれ
た受信信号ａの符号誤りを確実に検出できる。すなわ
ち、任意の間隔で到来する受信信号ａの符号誤りを正確
に測定できる。
し周期ＴF 内における休止期間ＴC がバースト期間ＴB
より短かったとしても、各バーストフレームに組込まれ
た受信信号ａの符号誤りを確実に検出できる。すなわ
ち、任意の間隔で到来する受信信号ａの符号誤りを正確
に測定できる。
【００５３】したがって、バーストフレーム毎にパター
ン同期を取り直すことにより、ＡＴＭ（非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずにビット誤りだけを測定すること
が可能である。
ン同期を取り直すことにより、ＡＴＭ（非同期転送モー
ド) のようにバーストフレームの廃棄・順序の入れ替え
が起こり得る伝送方式や、バーストフレームの再送がお
こなわれる伝送方式でも、廃棄、順序の入れ替え、再送
等の要因に影響されずにビット誤りだけを測定すること
が可能である。
【００５４】さらに、ＴＤＭ（時分割多重化）伝送方式
のデジタル無線通信システムでは、1 つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
ビット誤り検出を容易におこなうことができる。
のデジタル無線通信システムでは、1 つの周波数を複数
の局が時分割で使用するが、多重化の有無に関係なく、
ビット誤り検出を容易におこなうことができる。
【００５５】例えば３つの移動局から基地局に伝送する
システムのビット誤りを検出する方法を図８を用いて説
明する。各移動局Ａ，Ｂ，Ｃにそれぞれ独立して非同期
にＰＮ信号を出力するＰＮ信号発生装置を取付け、基地
局に１台の符号誤り検出装置を接続する。
システムのビット誤りを検出する方法を図８を用いて説
明する。各移動局Ａ，Ｂ，Ｃにそれぞれ独立して非同期
にＰＮ信号を出力するＰＮ信号発生装置を取付け、基地
局に１台の符号誤り検出装置を接続する。
【００５６】この場合、前述したように、移動局側では
前回送出したバーストフレームと次に送出するバースト
フレームとがＰＮ信号のビットパターンとして連続して
いる必要がなく、また各ＰＮ信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。
前回送出したバーストフレームと次に送出するバースト
フレームとがＰＮ信号のビットパターンとして連続して
いる必要がなく、また各ＰＮ信号発生装置は独立に動作
させることができるため、パターンの発生が容易にな
る。基地局側では各バーストフレームがどの移動局から
送信されたものかを意識する必要がないために符号誤り
検出が容易になる。
【００５７】
【発明の効果】以上説明したように、本発明の符号誤り
検出装置によれば、受信信号と同一ビットパターンを出
力する従来の正順ＦＳＲの他に、逆方向のビットパータ
ンを出力する逆順ＦＳＲおよびＬＩＦＯ型シフトレジス
タを用いて、同期確立までに入力された受信信号を一旦
ＬＩＦＯ型シフトレジスタに記憶しておき、逆方向に出
力する過程で逆順ＰＮ信号を用いて符号誤りを測定して
いる。したがって、受信信号に含まれる全部のビットデ
ータに対する符号誤り検出を確実に実施できる。よっ
て、たとえバーストフレーム期間が短かったとしてもこ
のバーストフレームに組込まれた受信信号に対する符号
誤り検出精度を向上できる。
検出装置によれば、受信信号と同一ビットパターンを出
力する従来の正順ＦＳＲの他に、逆方向のビットパータ
ンを出力する逆順ＦＳＲおよびＬＩＦＯ型シフトレジス
タを用いて、同期確立までに入力された受信信号を一旦
ＬＩＦＯ型シフトレジスタに記憶しておき、逆方向に出
力する過程で逆順ＰＮ信号を用いて符号誤りを測定して
いる。したがって、受信信号に含まれる全部のビットデ
ータに対する符号誤り検出を確実に実施できる。よっ
て、たとえバーストフレーム期間が短かったとしてもこ
のバーストフレームに組込まれた受信信号に対する符号
誤り検出精度を向上できる。
【００５８】また、種々のバーストフレーム長を有する
受信信号も各設定値を変更することなくそのまま測定で
きる。
受信信号も各設定値を変更することなくそのまま測定で
きる。
【図１】 本発明の一実施例に関わる符号誤り検出装置
の概略構成を示すブロック図、
の概略構成を示すブロック図、
【図２】 同実施例装置の逆順ＦＳＲの概略構成を示す
ブロック図、
ブロック図、
【図３】 同実施例装置のＬＩＦＯ型シフトレジスタの
概略構成を示すブロック図、
概略構成を示すブロック図、
【図４】 同実施例装置の動作を示す流れ図、
【図５】 同実施例装置の動作を示すタイムチャート、
【図６】 本発明の他の実施例に関わる符号誤り検出装
置の概略構成を示すブロック図、
置の概略構成を示すブロック図、
【図７】 同実施例装置の動作を示すタイムチャート、
【図８】 同実施例装置を複数の移動局と基地局との間
の符号誤り検出に用いた場合の検出方法を示す図、
の符号誤り検出に用いた場合の検出方法を示す図、
【図９】 一般的な符号誤り検出システムを示す模式
図、
図、
【図１０】 一般的なＦＳＲの概略構成を示すブロック
図、
図、
【図１１】 ５段シフトレジスタを用いたＦＳＲを示す
ブロック図、
ブロック図、
【図１２】 従来の符号誤り検出装置の概略構成を示す
ブロック図、
ブロック図、
【図１３】 同従来装置の動作を示す流れ図、
【図１４】 同従来装置の動作を示すタイムチャート。
７…入力端子、８…切換回路、９ａ…正順ＦＳＲ、１
０，１９…比較回路、１２…クロック抽出回路、１５…
制御部、１６ａ，１６ｂ…カウンタ、１８…逆順ＦＳ
Ｒ、２０…誤り測定部、２１，２１ａ…ＬＩＦＯ型シフ
トレジスタ、２２ａ，２２ｂ…切換回路、ａ…受信信
号、ｂ1 …正順ＰＮ信号、ｂ2 …逆順ＰＮ信号、ｅ…不
一致検出信号。
０，１９…比較回路、１２…クロック抽出回路、１５…
制御部、１６ａ，１６ｂ…カウンタ、１８…逆順ＦＳ
Ｒ、２０…誤り測定部、２１，２１ａ…ＬＩＦＯ型シフ
トレジスタ、２２ａ，２２ｂ…切換回路、ａ…受信信
号、ｂ1 …正順ＰＮ信号、ｂ2 …逆順ＰＮ信号、ｅ…不
一致検出信号。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭64−60120（ＪＰ，Ａ) 特開 平７−29955（ＪＰ，Ａ) 特開 平５−29957（ＪＰ，Ａ) 特開 平５−29958（ＪＰ，Ａ) 特開 平５−29959（ＪＰ，Ａ) 特公 平７−105786（ＪＰ，Ｂ２) 特許2920778（ＪＰ，Ｂ２) (58)調査した分野(Int.Cl.7，ＤＢ名) H03M 13/00 G06F 13/00 301 H04L 1/00 H04L 7/00
Claims (1)
- 【請求項１】 バーストフレームに組込まれた状態で入
力端子から入力されたＭ系列の（２m −１）周期を有す
る受信信号(a) の連続するｍ個の各ビットデータを切換
回路(8) を介してｍ段構成の正順ＦＳＲ(9a)の各レジス
タに取込んだ後、前記切換回路を動作させて前記正順Ｆ
ＳＲの入出力間を接続してこの正順ＦＳＲを自走状態に
し、この正順ＦＳＲから出力される正順ＰＮ信号
(ｂ1 ) の各ビットデータと前記受信信号の各ビットデ
ータとが一致するか否かを順次比較して、一致ビットが
ｍ個連続すると前記正順ＰＮ信号の前記受信信号に対す
る同期が確立したと判断して、その後前記受信信号の符
号誤りを検出する符号誤り検出装置において、 前記バーストフレーム長を示すバーストビット数(N) 以
上のレジスタを有し、前記受信信号の各ビットデータを
順次各レジスタに記憶していき、バーストビット数分の
ビットデータが記憶されると、記憶したときと逆の順序
で出力していくＬＩＦＯ型シフトレジスタ(21)と、前記
正順ＦＳＲのｍ個の各レジスタのビットデータが自己の
ｍ個の各レジスタにロードされる逆順ＦＳＲ(18)と、こ
の逆順ＦＳＲから出力される逆順ＰＮ信号 (ｂ2 ) の各
ビットデータと前記ＬＩＦＯ型シフトレジスタから順次
出力される受信信号 (ａ1 ) の各ビットデータとが一致
するか否かを比較して不一致のとき不一致検出信号を出
力する比較回路(19)とを備えた符号誤り検出装置。
Priority Applications (1)
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|---|---|---|---|
| JP17987891A JP3225058B2 (ja) | 1991-07-19 | 1991-07-19 | 符号誤り検出装置 |
Applications Claiming Priority (1)
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| JP17987891A JP3225058B2 (ja) | 1991-07-19 | 1991-07-19 | 符号誤り検出装置 |
Publications (2)
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|---|---|
| JPH0529956A JPH0529956A (ja) | 1993-02-05 |
| JP3225058B2 true JP3225058B2 (ja) | 2001-11-05 |
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ID=16073483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17987891A Expired - Fee Related JP3225058B2 (ja) | 1991-07-19 | 1991-07-19 | 符号誤り検出装置 |
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| JP (1) | JP3225058B2 (ja) |
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1991
- 1991-07-19 JP JP17987891A patent/JP3225058B2/ja not_active Expired - Fee Related
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