JP2655624B2 - フレ−ム同期検出回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、デ−タ通信の伝送路な
どに接続される端末装置に供されるフレ−ム同期検出回
路にかかり、とくにフレ−ム同期パタ−ンを含んだ直列
通信デ−タからフレ−ム同期パタ−ンを検出し、そのフ
レ−ム同期パタ−ンによって通信デ−タ列に同期引き込
みをするフレ−ム同期検出回路に関する。

【０００２】

【従来の技術】一般に、長距離の有線あるいは無線のデ
−タ通信を行う場合、その伝送路あるいは帯域を減少さ
せるために、並列のデ−タを直列に変換して送信し、受
信側でその直列データを再生する。受信側で送信された
直列データを並列に変換する時、誤りなく完全に再生す
るには、その直列データの各ビットに同期した一定の周
波数の信号が必須で、それを用いて直列データが並列に
変換される。もし、その信号がないと誤りなく完全に変
換することができず、なんらかの誤り検出が必要にな
る。装置内部あるいは近距離の場合は、データの伝送路
とは別にその信号の伝送路を設けている。しかし、長距
離の有線あるいは無線のデ−タ通信を行う場合、直列受
信デ−タの中に一定の間隔でフレ−ム同期パタ−ンを挿
入することで、その伝送路あるいは帯域をより減少させ
ている。このフレ−ム同期パタ−ンを用いて直列データ
の同期を検出し監視することで、並列に変換する時のデ
ータの誤りが管理され、一つの伝送路で誤りのない直並
列データ変換が成されるようになっている。

【０００３】図３は、フレ−ム同期パタ−ンを検出し同
期引き込みを行なうフレ−ム同期検出回路の従来例の構
成をあらわしている。この図３に示すフレ−ム同期検出
回路は、入力されたデータ信号ＲＤを並列化し受信パタ
ーンＳＰとして出力するデータ遅延部１０４と、受信パ
ターンＳＰからフレ−ム同期パタ−ンを検出し受信パタ
ーン一致信号ＤＳＰ０，ＤＳＰ１を出力する受信パタ−
ン検出部１０２と、受信パターン一致信号ＤＳＰ０，Ｄ
ＳＰ１を入力し同期の状態を判定しその同期の状態に応
じてする同期検出部１０３と、フレ−ム同期パタ−ンが
挿入されている周期と同じ周期（１フレーム）を計時し
てフレームカウンタ同期信号ＬＳＰとして”１”を出力
するフレームカウンタ１０１とを備えている。クロック
信号ＣＫは、データ信号ＲＤの各ビットと同じ周波数の
安定な方形波信号で、データ遅延部１０４のデータ信号
ＲＤの並列化及びフレームカウンタ１０１の計時に用い
られる。

【０００４】これを詳しく説明すると、データ信号ＲＤ
は、クロック信号ＣＫによりデータ遅延部１０４の遅延
素子１１４に順次格納され、受信パターンＳＰに変換さ
れる。遅延素子１１４は、フレ−ム同期パタ−ンのビッ
ト数Ｌよりも一つ少ない「Ｌ−１」個有する。受信パタ
ーンＳＰは、フレ−ム同期パタ−ンのビット数Ｌと同じ
ビット数の並列データで、データ信号ＲＤのビット列か
ら順次１ビットずつずらしてＬビット取り出したものに
なっている。

【０００５】受信パターンＳＰは、受信パタ−ン検出部
１０２でフレ−ム同期パタ−ンと比較され、比較結果が
受信パターン一致信号ＤＳＰ０，ＤＳＰ１として出力さ
れる。受信パターン一致信号ＤＳＰ０はそれらが完全に
一致した時に”１”となり、受信パターン一致信号ＤＳ
Ｐ１はそれらの違いがＮビット以下であれば”１”とな
る。

【０００６】受信パターン一致信号ＤＳＰ０，ＤＳＰ１
は、フレームカウンタ１０１からのフレームカウンタ同
期信号ＬＳＰとともに同期検出部１０３に入力され、こ
れらの信号から同期の状態が同期検出部１０３によって
判定される。同期状態では、受信パターン一致信号ＤＳ
Ｐ１，フレームカウンタ同期信号ＬＳＰはともに”１”
となっている。フレームカウンタ同期信号ＬＳＰが”
１”となっていて、受信パターン一致信号ＤＳＰ１が連
続的に”１”でない場合が発生した時、同期検出部１０
３は同期がはずれたと判定し同期を引き込む動作を開始
する。

【０００７】同期検出部１０３の動作は、同期の状態に
より、同期確立状態（Ｓｔａｔｅ０），前方保護状態
（Ｓｔａｔｅ１），ハンチング状態（Ｓｔａｔｅ３），
後方保護状態（Ｓｔａｔｅ２）の４つの動作状態があ
り、信号ＯＳＦ，ＳＧは同期検出部１０３のそれらの動
作状態をあらわす信号である。

【０００８】同期検出部１０３は、同期確立状態（Ｓｔ
ａｔｅ０，ＯＳＦ＝０，ＳＧ＝０）では、フレームカウ
ンタ同期信号ＬＳＰが”１”となっている時、受信パタ
ーン一致信号ＤＳＰ１が”１”であれば、同期状態と判
定し、同期確立状態を保ち、受信パターン一致信号ＤＳ
Ｐ１が”０”であれば、前方保護状態（Ｓｔａｔｅ１）
に移る。

【０００９】次に、同期検出部１０３は、前方保護状態
（Ｓｔａｔｅ１，ＯＳＦ＝０，ＳＧ＝１）に移って、フ
レームカウンタ同期信号ＬＳＰが”１”となっている時
に、受信パターン一致信号ＤＳＰ１が”１”であれば、
同期状態と判定し、同期確立状態に戻り、受信パターン
一致信号ＤＳＰ１が”１”でなければ、同期がはずれた
と判定し、ハンチング状態（Ｓｔａｔｅ３）に移る。

【００１０】さらに、同期検出部１０３は、ハンチング
状態（Ｓｔａｔｅ３，ＯＳＦ＝１，ＳＧ＝１）に移る
と、信号ＨＣを”１”にして、フレームカウンタ１０１
の動作を停止させ、受信パターン一致信号ＤＳＰ０が”
１”になるまでこの状態を保つ。即ち、フレ−ム同期パ
タ−ンと完全に一致する受信パターンＳＰが伝送される
まで、この状態を保っている。そして、受信パターン一
致信号ＤＳＰ０が”１”になると後方保護状態（Ｓｔａ
ｔｅ２）に移る。

【００１１】同期検出部１０３は、後方保護状態（Ｓｔ
ａｔｅ２，ＯＳＦ＝１，ＳＧ＝０）に移ると、信号ＨＣ
を”０”にして、フレームカウンタ１０１の動作をさせ
た後、フレームカウンタ同期信号ＬＳＰが”１”となっ
ている時に、受信パターン一致信号ＤＳＰ０が”１”で
あれば、同期状態と判定し、同期確立状態に移り、受信
パターン一致信号ＤＳＰ０が”１”でなければ、同期が
はずれたと判定し、ハンチング状態（Ｓｔａｔｅ３）に
戻る。 即ち、フレ−ム同期パタ−ンと完全に一致し、フ
レームカウンタ同期信号ＬＳＰと同期する受信パターン
ＳＰが２つ続けて検出されるまで同期確立状態に移らな
い。

【００１２】図４は、同期検出部１０３の動作の状態遷
移の説明図である。

【００１３】

【発明が解決しようとする課題】前述したフレーム同期
検出回路では、ハンチング状態でフレ−ム同期パタ−ン
と完全に一致する受信パターンＳＰが伝送されて後方保
護状態に移り、１フレーム後に続けてもう一度フレ−ム
同期パタ−ンと完全に一致する受信パターンＳＰが伝送
されて同期確立状態に移るという動作をしている。直列
通信デ−タの１フレームのビット数に対し、フレ−ム同
期パタ−ンのビット数が少ない場合、通信デ−タ中の擬
似同期パターンを検出する確率が高く、擬似同期パター
ンが検出されて１フレーム後に続けてもう一度フレ−ム
同期パタ−ンと一致する受信パターンＳＰが検出される
ことはほとんどなく、偶然にそのような受信パターンＳ
Ｐが検出され伝送されたとしても、もう一度フレ−ム同
期パタ−ンと一致する受信パターンＳＰが検出されるこ
とはない。このように、擬似同期パターンが検出される
と、フレームカウンタ同期信号ＬＳＰと同期する受信パ
ターンＳＰが続けて検出されないため、ハンチング状態
と後方保護状態とを繰り返し、同期確立状態になりにく
くなる。その結果、正しい同期を検出するまでの時間
（同期復帰時間）が長くなるという欠点があった。

【００１４】

【発明の目的】本発明は、かかる従来例の有する不都合
を改善し、とくに、直列通信デ−タの１フレームのビッ
ト数に対し、フレ−ム同期パタ−ンのビット数が少ない
場合でも同期復帰時間を短く成し得るフレ−ム同期検出
回路を提供することを、その目的とする。

【００１５】

【課題を解決するための手段】本発明では、１フレ−ム
の時間間隔でフレ−ム同期パタ−ンが挿入された直列受
信デ−タを並列化し受信パタ−ンとして出力するデ−タ
遅延部と、そのデ−タ遅延部からの受信パタ−ンからフ
レ−ム同期パタ−ンとの一致を比較し検出出力する受信
パタ−ン検出部と、１フレ−ムの時間を計時出力するフ
レ−ムカウンタと、受信パタ−ン検出部からの検出出力
およびフレ−ムカウンタの計時出力を監視して同期状態
か非同期状態かを判定する同期検出部とを備えている。
更に、前述したパタ−ン検出部に、現時点での受信パタ
−ン検出部からの検出出力及び所定のフレ−ム前の時点
までの受信パタ−ン検出部からの検出出力とによって，
正しいフレ−ム同期パタ−ンであるか否かを判定し，且
つその判定結果を前述した同期検出部に出力する多点フ
レ−ム同期判定手段を併設する、等の構成を採ってい
る。これによって前述した目的を達成しようとするもの
である。

【００１６】

【作用】本発明では、１フレ−ムの時間間隔でフレ−ム
同期パタ−ンが挿入された直列受信デ−タは、デ−タ遅
延部で並列化し受信パタ−ンとして出力される。そのデ
−タ遅延部からの受信パタ−ンは、受信パタ−ン検出部
で、フレ−ム同期パタ−ンとの一致を比較され検出出力
される。フレ−ムカウンタは、１フレ−ムの時間を計時
出力する。同期検出部は、受信パタ−ン検出部からの検
出出力およびフレ−ムカウンタの計時出力を監視して同
期状態か非同期状態かを判定している。非同期状態にお
いて、多点フレ−ム同期判定手段では、現時点での前記
受信パタ−ン検出部からの検出出力と、所定フレ−ム前
の時点までの前記受信パタ−ン検出部からの検出出力と
によって正しいフレ−ム同期パタ−ンであるかを判定
し、前記同期検出部に判定出力して、正しいフレ−ム同
期パタ−ンを検出し同期引き込みを行なっている。

【００１７】

【実施例】以下、本発明の一実施例を図１ないし図２に
基づいて説明する。ここで、前述した従来例のフレ−ム
同期検出回路と同一ないし同等のものついては、同一の
符号を用いるとともに、その説明を簡略しもしくは省略
するものとする。

【００１８】この図１に示す実施例は、図３の従来例の
フレ−ム同期検出回路と比較して、受信パタ−ン検出部
１０２と同期検出部１０３との間に多点フレ−ム同期判
定手段１０を併設し、この多点フレ−ム同期判定手段に
よって、現時点での受信パタ−ン検出部１０２からの検
出出力と、所定フレ−ム前の時点までの受信パタ−ン検
出部１０２からの検出出力とによって正しいフレ−ム同
期パタ−ンであるかを判定し、同期検出部１０３に判定
出力して、正しいフレ−ム同期パタ−ンを検出し同期引
き込みを行なっている点に特徴を有している。

【００１９】多点フレ−ム同期判定手段１０は、受信パ
タ−ン検出部１０２からの受信パターン一致信号ＤＳＰ
０を１フレ−ム単位で遅延させることにより数フレ−ム
前の受信パターン一致信号ＤＳＰ０からパタ−ン一致を
判定し前フレ−ム受信パタ−ン一致信号ＦＤＥを出力す
る前フレ−ム受信パタ−ン一致検出部５と、非同期状態
でフレ−ム同期パタ−ンが検出されていないときにの
み、前フレ−ム受信パタ−ン一致信号ＦＤＥを有効にす
るイネ−ブル回路６と、イネ−ブル回路６からの出力お
よび受信パターン一致信号ＤＳＰ０を判定し、同期検出
部１０３に受信パターン一致信号ＤＳＰ０１を出力する
論理回路７とで構成されている。

【００２０】これをさらに詳述すると、前フレ−ム受信
パタ−ン一致検出部５は、受信パタ−ン検出部１０２か
らの受信パターン一致信号ＤＳＰ０をクロック信号ＣＫ
の１クロックごとに順次格納し、１フレーム遅延させ
る、Ｋ個直列につながれた遅延素子５１と、遅延素子５
１それぞれの出力の論理積をとり、前フレ−ム受信パタ
−ン一致信号ＦＤＥを出力する論理回路５２からなる。
前フレ−ム受信パタ−ン一致信号ＦＤＥは、１フレーム
からＫフレーム前の時点までのフレ−ム同期パタ−ンが
正しいフレ−ム同期パタ−ンか否かを示す信号となって
いて、正しいフレ−ム同期パタ−ンのとき”１”となっ
ている。 イネ−ブル回路６は、同期検出部１０３の信号
ＨＣと前フレ−ム受信パタ−ン一致信号ＦＤＥとの論理
和をとることにより、信号ＨＣが”１”のとき（ハンチ
ング状態）、前フレ−ム受信パタ−ン一致信号ＦＤＥの
信号を有効にする。 論理回路７は、イネ−ブル回路６と
受信パターン一致信号ＤＳＰ０との論理積をとることに
より、ハンチング状態において、現時点からＫフレーム
前の時点までの正しいフレ−ム同期パタ−ンを判定し、
受信パターン一致信号ＤＳＰ０１を同期検出部１０３に
出力する。受信パターン一致信号ＤＳＰ０１は、正しい
フレ−ム同期パタ−ンのときは”１”となっている。

【００２１】同期検出部１０３がハンチング状態になっ
ている場合において、擬似同期パターンが検出されたと
すると、擬似同期パターンがＫフレーム前まで続けて擬
似同期パタ−ンが検出されていることはほとんどなく、
前フレ−ム受信パタ−ン一致信号ＦＤＥは、”１”とな
っていないため、受信パターン一致信号ＤＳＰ０１
は、”１”にならないので、同期検出部１０３はハンチ
ング状態を保っている。 正しいフレ−ム同期パタ−ンが
検出されたとき、前フレ−ム受信パタ−ン一致信号ＦＤ
Ｅ，受信パターン一致信号ＤＳＰ０１は、”１”にな
り、ハンチング状態から，後方保護状態，同期確立状態
に遷移する。同期確立状態，前方保護状態では、前述し
た従来例のフレ−ム同期検出回路と同じ動作状態となっ
ている。図２は、本実施例のフレ−ム同期検出回路の状
態遷移の説明図である。受信パタ−ン監視ビット数が
（１＋Ｋ）Ｌビットに増加している点が従来例のフレ−
ム同期検出回路と異なっている。

【００２２】このように、本実施例のフレ−ム同期検出
回路では、ハンチング状態と後方保護状態とを繰り返す
ことなく、同期確立状態になり、その結果、正しい同期
を検出するまでの時間（同期復帰時間）が短くなってい
る。

【００２３】直列通信デ−タの１フレームのビット数に
対し、フレ−ム同期パタ−ンのビット数が少ない場合に
おいて、すなわち通信デ−タ中の擬似同期パターンを検
出する確率が非常に小さい場合において、装置の電源を
入れてすぐは、前フレ−ム受信パタ−ン一致検出部５の
Ｋ個直列につながれた遅延素子５１には受信パターン一
致信号ＤＳＰ０が格納されていないので、Ｋフレーム格
納されるまでの間フレ−ム同期検出回路が立ち上がるの
に、従来例のフレ−ム同期検出回路と比較して若干時間
がかかる。 このような時は、切り替え手段２０によって
前フレ−ム受信パタ−ン一致検出部５からの前フレ−ム
受信パタ−ン一致信号ＦＤＥを無効にすることにより、
フレ−ム同期検出回路が立ち上がる時間を短くすること
ができる。 前フレ−ム受信パタ−ン一致信号ＦＤＥを無
効にしたときは、従来例のフレ−ム同期検出回路と同じ
動作状態となっている。切り替え手段２０は、図１で
は、前フレ−ム受信パタ−ン一致検出部５の出力段に設
けられているが、論理回路７の出力段にてＤＳＰ０と切
り替えるようにしてもよい。

【００２４】本実施例では、前フレ−ム受信パタ−ン一
致検出部を、遅延素子５１と、論理回路５２から構成し
たが、近年安価になった半導体メモリを用いて構成して
もよい。また、多点フレ−ム同期判定手段を、その入力
を受信パターン一致信号ＤＳＰ０から受信パターン一致
信号ＤＳＰ１に変更し、前フレ−ム受信パタ−ン一致信
号ＦＤＥをクロック信号ＣＫの１クロックごとに順次格
納し、１フレーム遅延させる遅延素子を追加するなどの
構成にしてもよい。この場合は、無限フレームの受信パ
ターン一致を監視することができる。

【００２５】

【発明の効果】本発明は、以上のように構成され機能す
るので、これによれば、現時点での受信パタ−ンから所
定フレ−ム前の時点までの受信パタ−ンが正しいフレ−
ム同期パタ−ンであるかを判定して、擬似同期パターン
の検出をおさえているため、正しいフレ−ム同期パタ−
ンを検出し、直列通信デ−タの１フレームのビット数に
対し、フレ−ム同期パタ−ンのビット数が少ない場合で
も同期復帰時間が短いという従来にない優れたフレ−ム
同期検出回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図。

【図２】本発明の一実施例の状態遷移の説明図。

【図３】従来例を示すブロック図。

【図４】従来例の状態遷移の説明図。

【符号の説明】

５ 前フレ−ム受信パタ−ン一致検出部 ６ イネ−ブル回路 ７ 論理回路 １０ 多点フレ−ム同期判定手段 ２０ 切り替え手段 １０１ フレ−ムカウンタ １０２ 受信パタ−ン検出部 １０３ 同期検出部 １０４ デ−タ遅延部

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】１フレ−ムの時間間隔でフレ−ム同期パタ
   −ンが挿入された直列受信デ−タを並列化し受信パタ−
   ンとして出力するデ−タ遅延部と、このデ−タ遅延部よ
   り出力される受信パタ−ンから前記フレ−ム同期パタ−
   ンとの一致を検出し出力する受信パタ−ン検出部と、１
   フレ−ムの時間を計時し出力するフレ−ムカウンタと、
   前記受信パタ−ン検出部からの検出出力および前記フレ
   −ムカウンタの計時出力を監視して同期状態か非同期状
   態かを判定する同期検出部とを備えてなるフレ−ム同期
   検出回路において、 前記受信パタ−ン検出部に 、現時点での前記受信パタ−
   ン検出部からの検出出力及び所定のフレ−ム前の時点ま
   での前記受信パタ−ン検出部からの検出出力とによっ
   て，正しいフレ−ム同期パタ−ンであるか否かを判定
   し，且つその判定結果を前記同期検出部に出力する多点
   フレ−ム同期判定手段を併設したことを特徴とするフレ
   −ム同期検出回路。
2. 【請求項２】前記多点フレ−ム同期判定手段が、前記受
   信パタ−ン検出部からの検出出力を１フレ−ム単位で遅
   延させることにより数フレ−ム前の前記受信パタ−ン検
   出部の検出出力のパタ−ン一致を判定出力する前フレ−
   ム受信パタ−ン一致検出部と、非同期状態でフレ−ム同
   期パタ−ンが検出されていないときにのみ前記前フレ−
   ム受信パタ−ン一致検出部からの出力を有効にするイネ
   −ブル回路と、このイネ−ブル回路からの出力および前
   記受信パタ−ン検出部の出力を判定し且つ前記同期検出
   部に出力する論理回路とで構成されていることを特徴と
   する前記請求項１記載のフレ−ム同期検出回路。