JP2001127744A - 調歩同期式データ通信装置、及び調歩同期式データ通信方法 - Google Patents

Abstract

(57)【要約】 【課題】 本発明の課題は、受信データからキャラクタ
データを正常に検出することを可能とする調歩同期式デ
ータ通信装置、及び調歩同期式データ通信方法を提供す
ることである。 【解決手段】 スタート／ストップビット検出回路３
は、ストップビットｔ２として、キャラクタデータｔ３
直後のビット位置を検出し、そのデータが“０”である
場合には、キャラクタデータｔ３に続けてシリアル／パ
ラレル変換回路４に出力する。シリアル／パラレル変換
回路４は、入力されるデータのビット数をカウントし、
フレーミングエラー検出回路５にカウント値を出力す
る。フレーミングエラー検出回路５は、カウント値
「９」が入力されると、スタート／ストップビット検出
回路３にフレーミングエラー検出信号を出力し、スター
ト／ストップビット検出回路３は、ストップビットｔ２
として検出したビット位置をスタートビットｔ１として
検出し直す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、受信した調歩同期
式データからキャラクタデータを検出する調歩同期式デ
ータ通信装置、及び調歩同期式データ通信方法に関す
る。

【０００２】

【従来の技術】従来、データ通信において、送信側と受
信側とのタイミングを合わせる同期方式として、調歩同
期方式が知られている。この調歩同期方式では、図４に
示すように、各キャラクタ（文字、記号等）データｔ３
の前にデータの先頭を示すスタートビットｔ１が付加さ
れ、キャラクタデータｔ３の直後にデータの終了を示す
ストップビットｔ２が付加されて送信される。その際、
送信側と受信側との間で、スタートビットｔ１は１ビッ
トのデータ“０”とし、ストップビットｔ２は１ビット
のデータ“１”とし、各キャラクタデータを８ビット長
とする等の取り決めが予め行なわれている。

【０００３】このような調歩同期方式のデータを受信し
た際に、キャラクタデータの検出を行なう調歩同期式デ
ータ通信装置では、図５のフローチャートに示すような
手順でデータ検出処理を行なっていた。まず、データを
受信すると、スタートビットｔ１を検出したか否かを判
別し（ステップＳ１１）、検出していない場合には、検
出するまでステップＳ１１を繰り返し、検出した場合に
は、そのスタートビットｔ１に続くキャラクタデータｔ
３を検出する（ステップＳ１２）。そして、ストップビ
ットｔ２を検出し、そのストップビットｔ２が“０”か
“１”かを判別する（ステップＳ１３）。

【０００４】検出されたストップビットｔ２が“１”で
あった場合には、キャラクタデータｔ３の検出を終了
し、ステップＳ１１に戻り、以降のデータについて、同
様の処理を繰り返す。検出されたストップビットｔ２が
“０”であった場合には、ストップビットは“１”であ
るという予め行われた取り決めに適合しないフレームを
受信したと判断し、フレーミングエラーとみなして（ス
テップＳ１４）、ステップＳ１２において検出したキャ
ラクタデータｔ３を破棄して、ステップＳ１１に戻る。
そして、以降のデータについても、ステップＳ１１から
ステップＳ１４の処理を繰り返し、受信した調歩同期式
データから、スタートビットｔ１とストップビットｔ２
との間に設定されたキャラクタデータｔ３を検出してい
た。

【０００５】図６は、調歩同期方式により送受信される
データの具体例を示すタイミングチャートである。この
図６は、同一キャラクタデータｔ３が同一間隔で連続し
て送信された場合を示している。そして、各ビット毎に
「１」〜「３８」といった、ビット位置を示す番号が付
されている。また、「スタート」は、スタートビットｔ
１のビット位置を示し、「ストップ」は、ストップビッ
トｔ２のビット位置を示す。ビット位置「１」がスター
トビットｔ１であり、ビット位置「２」〜「９」までの
８ビットのデータ“１０００００１０”がキャラクタデ
ータｔ３であり、ビット位置「１０」がストップビット
ｔ２である。

【０００６】そして、ビット位置「１１」の１ビット分
の間隔をあけて、ビット位置「１２」にスタートビット
ｔ１“０”、ビット位置「１３」〜「２０」にキャラク
タデータｔ３“１０００００１０”、ビット位置「２
１」にストップビットｔ２“１”といったデータが続
く。すなわち、ビット位置「１」〜「１０」と同一のデ
ータ配列が繰り返されている。また、さらに、ビット位
置「２２」の１ビット分の間隔を空けて、ビット位置
「２３」〜「３２」に、ビット位置「１」〜「１０」、
「１２」〜「２１」と同様のデータ配列が繰り返されて
いる。

【０００７】上記従来の調歩同期式データ通信装置で
は、この図６に示すような調歩同期式データを受信した
際には、データ“０”のビット位置「１」をスタートビ
ットｔ１として検出すると、ビット位置「２」〜「９」
のデータをキャラクタデータｔ３として検出し、データ
“１”のビット位置「１０」をストップビットｔ２とし
て検出する。そして、次に“０”になるビット位置（ビ
ット位置「１２」）をスタートビットｔ１として検出
し、同様の処理を繰り返すことにより、受信した同一キ
ャラクタデータｔ３を繰り返し検出していた。

【０００８】

【発明が解決しようとする課題】しかしながら、従来の
調歩同期式データ通信装置では、例えば、図６に示すよ
うなデータを受信した際に、図７に示すように、受信側
でビット位置「３」をスタートビットｔ１として検出し
た場合には、ストップビットｔ２として、ビット位置
「１２」のデータ“０”を検出してしまい、フレーミン
グエラーとみなして、ビット位置「４」〜「１１」のキ
ャラクタデータｔ３を破棄していた。そして、次に
“０”になるビット位置「１４」をスタートビットｔ１
としてキャラクタデータｔ３の検出を行なうため、スト
ップビットｔ２としてビット位置「２３」のデータ
“０”を検出していた。そのため、この場合も、フレー
ミングエラーとみなされ、ビット位置「１５」〜「２
２」のキャラクターデータｔ３も破棄していた。

【０００９】すなわち、フレーミングエラーが検出され
た場合には、その直後に“０”になるビット位置をスタ
ートビットｔ１としてキャラクタデータｔ３の検出を繰
り返していた。そのため、同一キャラクタが同一間隔で
連続して送信されたデータを受信した際に、最初のスタ
ートビットｔ１のビット位置を誤って検出すると、その
後の受信処理において、それを修正することができず、
フレーミングエラーを繰り返すことになり、受信したデ
ータがすべてフレーミングエラーとして破棄され、正常
にキャラクタデータを検出できない可能性があるという
問題があった。

【００１０】本発明の課題は、受信データからキャラク
タデータを正常に検出することを可能とする調歩同期式
データ通信装置、及び調歩同期式データ通信方法を提供
することである。

【００１１】

【課題を解決するための手段】請求項１記載の発明は、
調歩同期方式によるシリアルデータを受信する調歩同期
式データ通信装置（例えば、図１に示す調歩同期式デー
タ通信装置１）において、前記シリアルデータからスタ
ートビットと、該スタートビット直後の所定ビット数の
データと、該所定ビット数のデータ直後のストップビッ
トとを検出するデータ検出手段（例えば、図１に示すス
タート／ストップビット検出回路３、図２のステップＳ
１〜Ｓ３）と、前記データ検出手段により検出されたス
トップビットのビット構成がエラービットであるか否か
を判別するエラー判別手段（例えば、図１に示すフレー
ミングエラー検出回路５、図２のステップＳ３）と、前
記エラー判別手段によりストップビットがエラービット
でないと判別された場合に、前記検出された所定ビット
数のデータをパラレルデータとして出力するデータ出力
手段（例えば、図１に示すシリアル／パラレル変換回路
４）と、を備え、前記データ検出手段は、前記エラー判
別手段によりストップビットがエラービットであると判
別された場合には、前記ストップビットをスタートビッ
トとして検出し直すことを特徴としている。

【００１２】この請求項１記載の発明によれば、調歩同
期方式によるシリアルデータを受信する調歩同期式デー
タ通信装置において、データ検出手段は、シリアルデー
タからスタートビットと、該スタートビット直後の所定
ビット数のデータと、該所定ビット数のデータ直後のス
トップビットとを検出し、エラー判別手段は、データ検
出手段により検出されたストップビットのビット構成が
エラービットであるか否かを判別し、データ出力手段
は、エラー判別手段によりストップビットがエラービッ
トでないと判別された場合に、前記検出された所定ビッ
ト数のデータをパラレルデータとして出力する。また、
データ検出手段は、前記エラー判別手段によりストップ
ビットがエラービットであると判別された場合には、前
記ストップビットをスタートビットとして検出し直す。

【００１３】請求項４記載の発明は、調歩同期方式によ
るシリアルデータを受信する調歩同期式データ通信方法
において、前記シリアルデータからスタートビットと、
該スタートビット直後の所定ビット数のデータと、該所
定ビット数のデータ直後のストップビットとを検出する
データ検出工程（例えば、図１に示すスタート／ストッ
プビット検出回路３、図２のステップＳ１〜Ｓ３）と、
前記データ検出工程により検出されたストップビットの
ビット構成がエラービットであるか否かを判別するエラ
ー判別工程（例えば、図１に示すフレーミングエラー検
出回路５、図２のステップＳ３）と、前記エラー判別工
程によりストップビットがエラービットでないと判別さ
れた場合に、前記検出された所定ビット数のデータをパ
ラレルデータとして出力するデータ出力工程（例えば、
図１に示すシリアル／パラレル変換回路４）と、を含
み、前記データ検出工程は、前記エラー判別工程により
ストップビットがエラービットであると判別された場合
には、前記ストップビットをスタートビットとして検出
し直すことを特徴としている。

【００１４】この請求項４記載の発明によれば、調歩同
期方式によるシリアルデータを受信する調歩同期式デー
タ通信方法において、データ検出工程では、シリアルデ
ータからスタートビットと、該スタートビット直後の所
定ビット数のデータと、該所定ビット数のデータ直後の
ストップビットとを検出し、エラー判別工程は、データ
検出工程により検出されたストップビットのビット構成
がエラービットであるか否かを判別し、データ出力工程
は、エラー判別工程によりストップビットがエラービッ
トでないと判別された場合に、前記検出された所定ビッ
ト数のデータをパラレルデータとして出力する。また、
データ検出工程では、前記エラー判別工程によりストッ
プビットがエラービットであると判別された場合には、
前記ストップビットをスタートビットとして検出し直
す。

【００１５】したがって、エラーが生じる度にストップ
ビットの位置をスタートビットの位置として検出し直す
ため、スタートビットの検出位置を間違えて検出して
も、その後、数回のエラーを繰り返すだけで、本来のス
タートビットを検出することができ、それ以降のデータ
を正常に検出することができる。そのため、例えば、同
一データが同一間隔で連続した調歩同期方式によるデー
タを受信した際に、最初のスタートビットの検出位置を
間違えたとしても、その受信したデータ全てをエラーと
みなしてしまうことを避けることができる。

【００１６】この場合に、例えば、請求項２記載の発明
のように、請求項１記載の調歩同期式データ通信装置に
おいて、前記データ検出手段により検出されるデータの
ビット数をカウントするカウント手段（例えば、図１に
示すシリアル／パラレル変換回路４）を更に備え、この
カウント手段は、ストップビットのビット構成がエラー
ビットである場合には、前記データ検出手段により検出
される所定ビット数のデータに、更にストップビットを
含めたビット数をカウントし、前記エラー判別手段は、
前記所定ビット数より多いビット数が前記カウント手段
によりカウントされた場合に、ストップビットのビット
構成がエラービットであると判別するようにしても良
い。

【００１７】さらに、例えば、請求項３記載の発明のよ
うに、請求項１または２記載の調歩同期式データ通信装
置において、受信したシリアルデータに応じたクロック
信号を生成するクロック生成手段（例えば、図１に示す
クロック生成回路２）を更に備え、前記データ検出手段
は、このクロック信号生成手段により生成されたクロッ
ク信号に同期して、前記シリアルデータからスタートビ
ットと、該スタートビット直後の所定ビット数のデータ
と、該所定ビット数のデータ直後のストップビットとを
検出する用にしても良い。

【００１８】また、例えば、請求項５記載の発明のよう
に、請求項４記載の調歩同期式データ通信方法におい
て、前記データ検出工程により検出されるデータのビッ
ト数をカウントするカウント工程（例えば、図１に示す
シリアル／パラレル変換回路４）を更に含み、このカウ
ント工程は、ストップビットのビット構成がエラービッ
トである場合には、前記データ検出工程により検出され
る所定ビット数のデータに、更にストップビットを含め
たビット数をカウントし、前記エラー判別工程は、前記
所定ビット数より多いビット数が前記カウント工程によ
りカウントされた場合に、ストップビットのビット構成
がエラービットであると判別するようにしても良い。

【００１９】さらに、例えば、請求項６記載の発明のよ
うに、請求項４または５記載の調歩同期式データ通信方
法において、受信したシリアルデータに応じたクロック
信号を生成するクロック生成工程（例えば、図１に示す
クロック生成回路２）を更に含み、前記データ検出工程
は、このクロック信号生成工程により生成されたクロッ
ク信号に同期して、前記シリアルデータからスタートビ
ットと、該スタートビット直後の所定ビット数のデータ
と、該所定ビット数のデータ直後のストップビットとを
検出するようにしても良い。

【００２０】

【発明の実施の形態】以下、図１〜図３を参照して本発
明を適用した調歩同期式データ通信装置の実施の形態を
詳細に説明する。まず構成を説明する。

【００２１】図１は、本発明を適用した一実施の形態に
おける調歩同期式データ通信装置１の概略構成を示すブ
ロック図である。この図１において、調歩同期式データ
通信装置１は、クロック生成回路２、スタート／ストッ
プビット検出回路３、シリアル／パラレル変換回路４、
及びフレーミングエラー検出回路５により構成される。

【００２２】クロック生成回路２は、ＰＬＬ（Phase Lo
cked Loop）回路等により構成され、入力される受信シ
リアルデータに応じた周波数のクロック信号を生成し、
そのクロック信号をスタート／ストップビット検出回路
３、及びシリアル／パラレル変換回路４に出力する。

【００２３】スタート／ストップビット検出回路３は、
受信シリアルデータが入力されると、クロック生成回路
２から入力されるクロック信号に同期して、入力された
受信シリアルデータからスタートビットｔ１として
“０”のデータを持つビット位置を検出する。そして、
そのスタートビットｔ１として検出されたビット位置の
次のビット位置から開始されるキャラクタデータｔ３を
検出して、シリアル／パラレル変換回路４に出力する。

【００２４】また、キャラクタデータｔ３を８ビット分
検出した後のビット位置をストップビットｔ２として検
出する。その際、ストップビットｔ２として検出された
ビット位置のデータが“１”であった場合には、その
後、“０”になるデータをスタートビットｔ１として検
出するまで、シリアル／パラレル変換回路４へのデータ
の出力を中止する。一方、ストップビットｔ２としてデ
ータ“０”を検出した場合には、そのデータ“０”をキ
ャラクタデータｔ３に続けてシリアル／パラレル変換回
路４に出力する。

【００２５】また、スタート／ストップビット検出回路
３は、フレーミングエラー検出回路５からフレーミング
エラー検出信号が入力されると、その直前にストップビ
ットｔ２として検出したデータが“０”のビット位置を
スタートビットｔ１として検出し直し、その次に続くデ
ータをキャラクタデータｔ３として、シリアル／パラレ
ル変換回路４に出力する。

【００２６】シリアル／パラレル変換回路４は、スター
ト／ストップビット検出回路３から入力されるデータの
ビット数をクロック生成回路２から入力されるクロック
信号に同期して、カウントする。そして、入力されたデ
ータが８ビットであった場合には、そのデータを複数
（例えば、８つ）に分割したパラレルデータを、出力デ
ータとして外部に出力する。そして、次に入力されるデ
ータについては、再び１からカウントし直す。また、シ
リアル／パラレル変換回路４は、入力されるデータのビ
ット数のカウント値をフレーミングエラー検出回路５に
随時出力する。

【００２７】フレーミングエラー検出回路５は、シリア
ル／パラレル変換回路４から入力されるカウント値とし
て「９」が入力されると、フレーミングエラーとみな
し、フレーミングエラー検出信号を外部に出力するとと
もに、スタート／ストップビット検出回路３に出力す
る。

【００２８】また、本実施の形態において、受信される
調歩同期式データは、従来の調歩同期式データ通信装置
において受信された図４、図６に示すデータ構成と同様
であるため、説明を省略する。

【００２９】次に動作を説明する。調歩同期式データ通
信装置１により実行されるデータ受信処理について図２
に示すフローチャートに基づき、説明する。

【００３０】まず、調歩同期式データ通信装置１のスタ
ート／ストップビット検出回路３は、受信シリアルデー
タが入力されると、クロック生成回路２から入力される
クロック信号に同期して、スタートビットｔ１の検出を
行なう。そして、スタートビットｔ１を検出したか否か
を判別し（ステップＳ１）、検出していない場合には、
検出するまでステップＳ１の処理を繰り返す。スタート
ビットｔ１を検出した場合には、そのスタートビットｔ
１として検出されたビット位置の次のビット位置からの
８ビット分のデータをキャラクタデータｔ３として検出
して（ステップＳ２）、シリアル／パラレル変換回路４
に出力する。

【００３１】次いで、スタート／ストップビット検出回
路３は、キャラクタデータｔ３として検出されたデータ
の次のビット位置をストップビットｔ２のビット位置と
して検出し、その検出されたストップビットｔ２のビッ
ト位置のデータが“０”か“１”かを判別する（ステッ
プＳ３）。検出されたストップビットｔ２のビット位置
のデータが“１”であった場合には、ストップビットｔ
２として認識し、シリアル／パラレル変換回路４へのデ
ータの出力を止める。そして、シリアル／パラレル変換
回路４は、スタート／ストップビット検出回路３から入
力された８ビット分のキャラクタデータｔ３をパラレル
データとして出力する。

【００３２】そして、ステップＳ１に戻り、スタート／
ストップビット検出回路３は、ステップＳ３においてス
トップビットｔ２として検出されたビット位置の直後の
“０”のデータを持つビット位置を再びスタートビット
ｔ１として検出し、ステップＳ１〜ステップＳ３の処理
を繰り返す。

【００３３】一方、ステップＳ３において、検出された
ストップビットｔ２のビット位置のデータが“０”であ
った場合には、スタート／ストップビット検出回路３
は、ストップビットｔ２であると認識せず、そのまま、
そのデータ“０”をキャラクタデータｔ３に続けて、シ
リアル／パラレル変換回路４に出力する。シリアル／パ
ラレル変換回路４は、入力されたキャラクタデータｔ
３、及びその後に入力されたデータのビット数をカウン
トするため、フレーミングエラー検出回路５に入力され
るカウント値は、「９」となる。

【００３４】シリアル／パラレル変換回路４からカウン
ト値「９」が入力されると、フレーミングエラー検出回
路５は、フレーミングエラーが発生したとみなし（ステ
ップＳ４）、フレーミングエラー検出信号を外部に出力
するとともに、スタート／ストップビット検出回路３に
出力する。スタート／ストップビット検出回路３は、フ
レーミングエラー検出信号が入力されると、ストップビ
ットｔ２として検出したデータ“０”のビット位置をス
タートビットｔ１として検出し直し、ステップＳ２に戻
る。そして、スタートビットｔ１として検出し直された
データ“０”のビット位置の次のビット位置から８ビッ
ト分のデータをキャラクタデータｔ３として検出し、シ
リアル／パラレル変換回路４に出力する。

【００３５】例えば、図６に示すような同一データが同
一間隔で連続した調歩同期式データを受信した際に、図
３に示すように、スタート／ストップビット検出回路３
が誤ったビット位置「３」をスタートビットｔ１として
検出した場合には、ビット位置「４」〜「１１」がキャ
ラクタデータｔ３として検出され、シリアル／パラレル
変換回路４に出力される。そして、ビット位置「１２」
をストップビットｔ２として検出する。

【００３６】ストップビットｔ２として検出されたビッ
ト位置「１２」のデータが“０”であるため、ビット位
置「１２」のデータ“０”もシリアル／パラレル変換回
路４に入力される。そのため、シリアル／パラレル変換
回路４において、カウントされるビット数は、ビット位
置「４」〜「１２」の９ビットとなり、フレーミングエ
ラー検出回路５に入力されるカウント値は、「９」とな
る。そのため、フレーミングエラー検出回路５は、フレ
ーミングエラーであるとみなし、フレーミングエラー検
出信号をスタート／ストップビット検出回路３に出力す
る。

【００３７】スタート／ストップビット検出回路３は、
フレーミングエラー検出信号が入力されると、ストップ
ビットｔ２として検出したビット位置「１２」をスター
トビットｔ１として検出し直し、次に続くビット位置
「１３」〜「２０」の８ビットをキャラクタデータｔ３
として検出し、シリアル／パラレル変換回路４に出力す
る。

【００３８】そして、ビット位置「２１」をストップビ
ットｔ２として検出する。ビット位置「２１」のデータ
は“１”であるため、シリアル／パラレル変換回路４へ
のデータの出力が中止される。そして、キャラクタデー
タｔ３として検出されたビット位置「１３」〜「２０」
の８ビットのデータが、そのままシリアル／パラレル変
換回路４において、複数に分割され、パラレルデータと
なり、出力データとして出力される。そして、ビット位
置「２１」以降のデータについては、正常にキャラクタ
データｔ３の検出、出力が行われる。

【００３９】すなわち、最初のスタートビットｔ１を検
出する際に、ビット位置を誤って検出した場合であって
も、フレーミングエラーを検出したストップビットｔ２
をスタートビットｔ１として検出し直すことにより、数
回フレーミングエラーを繰り返すだけで、本来のスター
トビットｔ１を検出することができる。

【００４０】以上のように、スタート／ストップビット
検出回路３は、ストップビットｔ２として、キャラクタ
データｔ３の直後のビット位置を検出し、そのビット位
置のデータが“０”である場合には、そのまま、そのデ
ータ“０”をキャラクタデータｔ３に続けてシリアル／
パラレル変換回路４に出力する。シリアル／パラレル変
換回路４では、入力されるデータのビット数をカウント
し、そのカウント値をフレーミングエラー検出回路５に
出力する。そのため、ストップビットｔ２として検出さ
れたビット位置のデータが“０”である場合には、シリ
アル／パラレル変換回路４からフレーミングエラー検出
回路５に入力されるカウント値が「９」となる。

【００４１】フレーミングエラー検出回路５は、カウン
ト値「９」が入力されると、スタート／ストップビット
検出回路３にフレーミングエラー検出信号を出力する。
スタート／ストップビット検出回路３は、フレーミング
エラー検出信号が入力されると、ストップビットｔ２の
ビット位置として検出した、データが“０”のビット位
置をスタートビットｔ１として検出し直す。

【００４２】したがって、フレーミングエラーとみなさ
れた場合には、ストップビットｔ２をスタートビットｔ
１として検出し直して、データの検出を行なうことによ
り、最初のスタートビットｔ１の検出位置が間違ってい
ても、フレーミングエラー毎にスタートビットｔ１の検
出位置がずれていくため、数回のフレーミングエラーに
より、本来のスタートビットｔ１を検出ことができる。
その結果、それ以降の受信データについては、正常にキ
ャラクタデータｔ３を検出、出力することができるた
め、受信したデータがすべてフレーミングエラーとなる
ことを避けることができる。

【００４３】なお、上記実施の形態においては、調歩同
期方式により送受信されるデータとして、８ビットのキ
ャラクターデータｔ３の直前に、データが“０”のスタ
ートビットｔ１、直後にデータが“１”のストップビッ
トｔ２を付加した調歩同期方式のデータ構成としたが、
本発明はこれに限定されるものではなく、調歩同期方式
により送受信されるデータのビット長、スタートビット
ｔ１及びストップビットｔ２のビット長等は、予め送信
側と受信側とで取り決められたものであれば良く、特に
限定されるものではない。

【００４４】

【発明の効果】請求項１〜６記載の発明によれば、エラ
ーが生じる度にストップビットの位置をスタートビット
の位置として検出し直すため、スタートビットの検出位
置を間違えて検出しても、その後、数回のエラーを繰り
返すだけで、本来のスタートビットを検出することがで
き、それ以降のデータを正常に検出することができる。
そのため、例えば、同一データが同一間隔で連続した調
歩同期方式によるデータを受信した際に、最初のスター
トビットの検出位置を間違えたとしても、その受信した
データ全てをエラーとみなしてしまうことを避けること
ができる。

【図面の簡単な説明】

【図１】本発明を適用した一実施の形態としての調歩同
期式データ通信装置１の概略構成を示すブロック図であ
る。

【図２】本実施の形態における調歩同期式データ通信装
置１により実行されるデータ受信処理を示すフローチャ
ートである。

【図３】調歩同期式データ通信装置１におけるデータ検
出結果の一例を示すタイミングチャートである。

【図４】調歩同期式データの構成を示す図である。

【図５】従来の調歩同期式データ通信装置により実行さ
れるデータ検出処理を示すフローチャートである。

【図６】同一データが同一間隔で連続した調歩同期式デ
ータの具体例を示すタイミングチャートである。

【図７】従来の調歩同期式データ通信装置におけるデー
タ検出結果の一例を示すタイミングチャートである。

【符号の説明】

１ 調歩同期式データ通信装置 ２ クロック生成回路 ３ スタート／ストップビット検出回路 ４ シリアル／パラレル変換回路 ５ フレーミングエラー検出回路 ｔ１ スタートビット ｔ２ ストップビット ｔ３ キャラクタデータ

Claims (6)

【特許請求の範囲】
1. 【請求項１】調歩同期方式によるシリアルデータを受信
   する調歩同期式データ通信装置において、 前記シリアルデータからスタートビットと、該スタート
   ビット直後の所定ビット数のデータと、該所定ビット数
   のデータ直後のストップビットとを検出するデータ検出
   手段と、 前記データ検出手段により検出されたストップビットの
   ビット構成がエラービットであるか否かを判別するエラ
   ー判別手段と、 前記エラー判別手段によりストップビットがエラービッ
   トでないと判別された場合に、前記検出された所定ビッ
   ト数のデータをパラレルデータとして出力するデータ出
   力手段と、を備え、 前記データ検出手段は、前記エラー判別手段によりスト
   ップビットがエラービットであると判別された場合に
   は、前記ストップビットをスタートビットとして検出し
   直すことを特徴とする調歩同期式データ通信装置。
2. 【請求項２】前記データ検出手段により検出されるデー
   タのビット数をカウントするカウント手段を更に備え、 このカウント手段は、ストップビットのビット構成がエ
   ラービットである場合には、前記データ検出手段により
   検出される所定ビット数のデータに、更にストップビッ
   トを含めたビット数をカウントし、 前記エラー判別手段は、前記所定ビット数より多いビッ
   ト数が前記カウント手段によりカウントされた場合に、
   ストップビットのビット構成がエラービットであると判
   別することを特徴とする請求項１記載の調歩同期式デー
   タ通信装置。
3. 【請求項３】受信したシリアルデータに応じたクロック
   信号を生成するクロック生成手段を更に備え、 前記データ検出手段は、このクロック信号生成手段によ
   り生成されたクロック信号に同期して、前記シリアルデ
   ータからスタートビットと、該スタートビット直後の所
   定ビット数のデータと、該所定ビット数のデータ直後の
   ストップビットとを検出することを特徴とする請求項１
   または２記載の調歩同期式データ通信装置。
4. 【請求項４】調歩同期方式によるシリアルデータを受信
   する調歩同期式データ通信方法において、 前記シリアルデータからスタートビットと、該スタート
   ビット直後の所定ビット数のデータと、該所定ビット数
   のデータ直後のストップビットとを検出するデータ検出
   工程と、 前記データ検出工程により検出されたストップビットの
   ビット構成がエラービットであるか否かを判別するエラ
   ー判別工程と、 前記エラー判別工程によりストップビットがエラービッ
   トでないと判別された場合に、前記検出された所定ビッ
   ト数のデータをパラレルデータとして出力するデータ出
   力工程と、を含み、 前記データ検出工程は、前記エラー判別工程によりスト
   ップビットがエラービットであると判別された場合に
   は、前記ストップビットをスタートビットとして検出し
   直すことを特徴とする調歩同期式データ通信方法。
5. 【請求項５】前記データ検出工程により検出されるデー
   タのビット数をカウントするカウント工程を更に含み、 このカウント工程は、ストップビットのビット構成がエ
   ラービットである場合には、前記データ検出工程により
   検出される所定ビット数のデータに、更にストップビッ
   トを含めたビット数をカウントし、 前記エラー判別工程は、前記所定ビット数より多いビッ
   ト数が前記カウント工程によりカウントされた場合に、
   ストップビットのビット構成がエラービットであると判
   別することを特徴とする請求項４記載の調歩同期式デー
   タ通信方法。
6. 【請求項６】受信したシリアルデータに応じたクロック
   信号を生成するクロック生成工程を更に含み、 前記データ検出工程は、このクロック信号生成工程によ
   り生成されたクロック信号に同期して、前記シリアルデ
   ータからスタートビットと、該スタートビット直後の所
   定ビット数のデータと、該所定ビット数のデータ直後の
   ストップビットとを検出することを特徴とする請求項４
   または５記載の調歩同期式データ通信方法。