JPH10200518A - 同期信号検出方式 - Google Patents
同期信号検出方式Info
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- JPH10200518A JPH10200518A JP9014537A JP1453797A JPH10200518A JP H10200518 A JPH10200518 A JP H10200518A JP 9014537 A JP9014537 A JP 9014537A JP 1453797 A JP1453797 A JP 1453797A JP H10200518 A JPH10200518 A JP H10200518A
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- JP
- Japan
- Prior art keywords
- synchronization
- circuit
- synchronization pattern
- detection circuit
- frame
- Prior art date
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0602—Systems characterised by the synchronising information used
- H04J3/0605—Special codes used as synchronising signal
- H04J3/0608—Detectors therefor, e.g. correlators, state machines
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
- Time-Division Multiplex Systems (AREA)
Abstract
(57)【要約】
【課題】情報処理装置のシリアルデータ伝送において、
シリアルデータ中の誤った同期パターンによる誤同期を
防ぐ同期検出方式の提供。 【解決手段】フレーム同期していない場合は、第１の同
期パターン検出回路４でビットクロック毎にシフトレジ
スタ１の内容から同期検出を行い、同期検出信号をフレ
ーム同期検出回路に出力する。フレーム同期検出回路７
では同期検出信号の間隔を監視しており、フレーム同期
したと判断されると、同期検出は第２の同期パターン検
出回路６に切り替えられ、ワードクロック毎に変換され
たパラレルデータから同期検出を行う。同期パターンが
検出されずフレーム同期が外れた場合は、再び第１の同
期パターン検出回路４に切り替えられる。
シリアルデータ中の誤った同期パターンによる誤同期を
防ぐ同期検出方式の提供。 【解決手段】フレーム同期していない場合は、第１の同
期パターン検出回路４でビットクロック毎にシフトレジ
スタ１の内容から同期検出を行い、同期検出信号をフレ
ーム同期検出回路に出力する。フレーム同期検出回路７
では同期検出信号の間隔を監視しており、フレーム同期
したと判断されると、同期検出は第２の同期パターン検
出回路６に切り替えられ、ワードクロック毎に変換され
たパラレルデータから同期検出を行う。同期パターンが
検出されずフレーム同期が外れた場合は、再び第１の同
期パターン検出回路４に切り替えられる。
Description
【０００１】
【発明の属する技術分野】本発明は、コンピュータ等情
報処理装置の固定フレーム長シリアルデータ伝送におけ
る同期信号検出方式に関する。
報処理装置の固定フレーム長シリアルデータ伝送におけ
る同期信号検出方式に関する。
【０００２】
【従来の技術】従来、この種の同期信号検出方式は、コ
ンピュータ等情報処理装置の固定フレーム長のシリアル
データ伝送において、受信したシリアルデータをパラレ
ルデータに正しく変換するためのフレーム同期をとるた
めに用いられている。
ンピュータ等情報処理装置の固定フレーム長のシリアル
データ伝送において、受信したシリアルデータをパラレ
ルデータに正しく変換するためのフレーム同期をとるた
めに用いられている。
【０００３】図４は、従来の同期信号検出方式の構成の
一例を示すブロック図である。図４を参照して、クロッ
ク抽出回路２は、受信シリアルデータからクロック成分
を抽出し、シリアルデータに同期したビットクロックを
出力する。シフトレジスタ１は、クロック抽出回路２か
らのビットクロックによりレジスタの内容を１ビットず
つシフトさせてゆき、シリアルデータをパラレルデータ
に変換する。
一例を示すブロック図である。図４を参照して、クロッ
ク抽出回路２は、受信シリアルデータからクロック成分
を抽出し、シリアルデータに同期したビットクロックを
出力する。シフトレジスタ１は、クロック抽出回路２か
らのビットクロックによりレジスタの内容を１ビットず
つシフトさせてゆき、シリアルデータをパラレルデータ
に変換する。
【０００４】同期パターン検出回路４は、シフトレジス
タ１のパラレルデータに同期パターンがあるかをチェッ
クし、同期パターンを検出すると、同期検出信号を出力
する。同期化回路３は、ビットクロックをカウンタにて
カウントし、パラレル化したデータを出力するためのワ
ードクロックを出力する。同期化回路３のカウンタは、
同期検出信号によりリセットされ、同期パターンを基準
としてパラレルデータが出力されるようにワードクロッ
クの位相を補正する。ラッチ５は、ワードクロックによ
り、シフトレジスタ１の内容をラッチし、パラレルデー
タを出力する。
タ１のパラレルデータに同期パターンがあるかをチェッ
クし、同期パターンを検出すると、同期検出信号を出力
する。同期化回路３は、ビットクロックをカウンタにて
カウントし、パラレル化したデータを出力するためのワ
ードクロックを出力する。同期化回路３のカウンタは、
同期検出信号によりリセットされ、同期パターンを基準
としてパラレルデータが出力されるようにワードクロッ
クの位相を補正する。ラッチ５は、ワードクロックによ
り、シフトレジスタ１の内容をラッチし、パラレルデー
タを出力する。
【０００５】次に、この従来の同期信号検出方式の動作
について説明する。受信シリアルデータは、クロック抽
出回路２により抽出されたビットクロック２に同期しな
がら１ビットずつシフトレジスタ１に入力される。そし
て、シフトレジスタ１の内容が同期パターンと一致した
時、同期パターン検出回路４は同期検出信号を出力す
る。
について説明する。受信シリアルデータは、クロック抽
出回路２により抽出されたビットクロック２に同期しな
がら１ビットずつシフトレジスタ１に入力される。そし
て、シフトレジスタ１の内容が同期パターンと一致した
時、同期パターン検出回路４は同期検出信号を出力す
る。
【０００６】同期化回路３は、ビットクロックをカウン
トしてワードクロックを出力しているが、同期検出信号
を受けると、ビットクロックをカウントするカウンタ
（不図示）をリセットして、ワードクロックの位相を補
正し、ラッチ５によって、シフトレジスタ１の内容をパ
ラレルデータとして出力する。
トしてワードクロックを出力しているが、同期検出信号
を受けると、ビットクロックをカウントするカウンタ
（不図示）をリセットして、ワードクロックの位相を補
正し、ラッチ５によって、シフトレジスタ１の内容をパ
ラレルデータとして出力する。
【０００７】
【発明が解決しようとする課題】上記した従来の同期信
号検出方式においては、情報処理装置の固定フレーム長
のシリアルデータ伝送時において、ビットエラーなどが
原因で、シリアルデータ中に誤った同期パターンが現れ
た場合、本来の同期パターンと区別ができないために、
誤った同期をとってしまい（これを「誤同期」とい
う）、正しいパラレルデータが出力されない、という問
題点を有している。
号検出方式においては、情報処理装置の固定フレーム長
のシリアルデータ伝送時において、ビットエラーなどが
原因で、シリアルデータ中に誤った同期パターンが現れ
た場合、本来の同期パターンと区別ができないために、
誤った同期をとってしまい（これを「誤同期」とい
う）、正しいパラレルデータが出力されない、という問
題点を有している。
【０００８】その理由は、上記従来の同期信号検出方式
においては、データ中に現れた同期パターンが正しいか
誤っているかを判断する手段、及び、フレーム同期して
いるか否かを判断する手段のいずれも具備していない、
ことによる。
においては、データ中に現れた同期パターンが正しいか
誤っているかを判断する手段、及び、フレーム同期して
いるか否かを判断する手段のいずれも具備していない、
ことによる。
【０００９】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、データ伝送中に
誤った同期パターンがシリアルデータ中に現れた場合で
も、フレーム同期しているか検出すると共に、同期パタ
ーン検出の方法を切り替えることにより、誤同期を回避
するようにした同期信号検出方式を提供することにあ
る。
てなされたものであって、その目的は、データ伝送中に
誤った同期パターンがシリアルデータ中に現れた場合で
も、フレーム同期しているか検出すると共に、同期パタ
ーン検出の方法を切り替えることにより、誤同期を回避
するようにした同期信号検出方式を提供することにあ
る。
【００１０】
【課題を解決するための手段】前記目的を達成する本発
明の同期信号検出方式は、その概略を述べれば、フレー
ム同期している場合と、フレーム同期していない場合に
応じて、同期パターン検出方法を切り替えることを特徴
としたものである。
明の同期信号検出方式は、その概略を述べれば、フレー
ム同期している場合と、フレーム同期していない場合に
応じて、同期パターン検出方法を切り替えることを特徴
としたものである。
【００１１】より詳細には、本発明は、情報処理装置の
固定フレーム長のシリアルデータ伝送において、受信シ
リアルデータからビットクロックを抽出するクロック抽
出回路と、受信シリアルデータをビットクロックにより
１ビットずつシフトさせながらラッチするシフトレジス
タと、ビットクロックをカウントしパラレルデータを出
力するためのワードクロックを発生する同期化回路と、
前記シフトレジスタの内容から同期パターンを検出する
第１の同期パターン検出回路と、前記パラレルデータか
ら同期パターンを検出する第２の同期パターン検出回路
と、同期検出信号からフレーム同期を判断するフレーム
同期検出回路と、を備え、フレーム同期していない場合
には、前記第１の同期パターン検出回路にてシリアルデ
ータより同期パターンを検出し、フレーム同期している
場合には、前記第２の同期パターン検出回路にてパラレ
ルデータより同期パターンを検出するという具合に、フ
レーム同期確立に応じてこれらの２つの同期パターン検
出回路を切り替える、ことを特徴とする。
固定フレーム長のシリアルデータ伝送において、受信シ
リアルデータからビットクロックを抽出するクロック抽
出回路と、受信シリアルデータをビットクロックにより
１ビットずつシフトさせながらラッチするシフトレジス
タと、ビットクロックをカウントしパラレルデータを出
力するためのワードクロックを発生する同期化回路と、
前記シフトレジスタの内容から同期パターンを検出する
第１の同期パターン検出回路と、前記パラレルデータか
ら同期パターンを検出する第２の同期パターン検出回路
と、同期検出信号からフレーム同期を判断するフレーム
同期検出回路と、を備え、フレーム同期していない場合
には、前記第１の同期パターン検出回路にてシリアルデ
ータより同期パターンを検出し、フレーム同期している
場合には、前記第２の同期パターン検出回路にてパラレ
ルデータより同期パターンを検出するという具合に、フ
レーム同期確立に応じてこれらの２つの同期パターン検
出回路を切り替える、ことを特徴とする。
【００１２】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、受信シリアルデータからビットクロックを抽出する
クロック抽出回路（図１の２）と、受信シリアルデータ
をビットクロックにより１ビットずつシフトするシフト
レジスタ（図１の１）と、ビットクロックをカウントし
パラレルデータを出力するためのワードクロックを発生
する同期化回路（図１の３）と、シフトレジスタ（図１
の１）の内容から同期パターンを検出する第１の同期パ
ターン検出回路（図１の４）と、シフトレジスタの内容
をワードクロックでラッチしパラレルデータとして出力
するラッチ回路（図１の５）と、このラッチ回路から出
力されるパラレルデータから同期パターンを検出する第
２の同期パターン検出回路（図１の６）と、同期パター
ンの検出の間隔を監視しフレーム同期したものと判断し
た際にフレーム同期確立信号を出力するフレーム同期検
出回路（図１の７）と、を備え、フレーム同期していな
い場合には（フレーム同期確立信号がオフ）、第１の同
期パターン検出回路（図１の４）を有効とし、フレーム
同期している場合には（フレーム同期確立信号がオ
ン）、第２の同期パターン検出回路（図１の６）を有効
とするように切り替え、フレーム同期検出回路は、有効
とされた同期パターン検出回路からの同期検出信号（図
１のＡ又はＢ）を入力として、同期パターンの検出の間
隔を監視する。
に説明する。本発明は、その好ましい実施の形態におい
て、受信シリアルデータからビットクロックを抽出する
クロック抽出回路（図１の２）と、受信シリアルデータ
をビットクロックにより１ビットずつシフトするシフト
レジスタ（図１の１）と、ビットクロックをカウントし
パラレルデータを出力するためのワードクロックを発生
する同期化回路（図１の３）と、シフトレジスタ（図１
の１）の内容から同期パターンを検出する第１の同期パ
ターン検出回路（図１の４）と、シフトレジスタの内容
をワードクロックでラッチしパラレルデータとして出力
するラッチ回路（図１の５）と、このラッチ回路から出
力されるパラレルデータから同期パターンを検出する第
２の同期パターン検出回路（図１の６）と、同期パター
ンの検出の間隔を監視しフレーム同期したものと判断し
た際にフレーム同期確立信号を出力するフレーム同期検
出回路（図１の７）と、を備え、フレーム同期していな
い場合には（フレーム同期確立信号がオフ）、第１の同
期パターン検出回路（図１の４）を有効とし、フレーム
同期している場合には（フレーム同期確立信号がオ
ン）、第２の同期パターン検出回路（図１の６）を有効
とするように切り替え、フレーム同期検出回路は、有効
とされた同期パターン検出回路からの同期検出信号（図
１のＡ又はＢ）を入力として、同期パターンの検出の間
隔を監視する。
【００１３】また、本発明は、その好ましい別の実施の
形態において、同期パターン検出の間隔を監視しフレー
ム同期確立信号を出力するフレーム同期検出回路（図２
の７）と、パラレルデータに変換される前の第１の同期
パターン検出回路（図２の４）と、パラレルデータに変
換された後の第２同期パターン検出回路（図２の６）を
切り替えるための、イネーブル回路（図２の８、９）を
有する。
形態において、同期パターン検出の間隔を監視しフレー
ム同期確立信号を出力するフレーム同期検出回路（図２
の７）と、パラレルデータに変換される前の第１の同期
パターン検出回路（図２の４）と、パラレルデータに変
換された後の第２同期パターン検出回路（図２の６）を
切り替えるための、イネーブル回路（図２の８、９）を
有する。
【００１４】上記のように構成されてなる本発明の実施
の形態においては、フレーム同期しているかどうかを、
フレーム同期検出回路に入力される同期検出信号の間隔
により監視している。このため、データ伝送中にビット
エラーなどが原因で、シリアルデータ中に誤った同期信
号が現れると、同期パターンの間隔が１フレーム分では
ないことを検出するため、誤同期を防ぐことができる。
の形態においては、フレーム同期しているかどうかを、
フレーム同期検出回路に入力される同期検出信号の間隔
により監視している。このため、データ伝送中にビット
エラーなどが原因で、シリアルデータ中に誤った同期信
号が現れると、同期パターンの間隔が１フレーム分では
ないことを検出するため、誤同期を防ぐことができる。
【００１５】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。
【００１６】［実施例１］図１は、本発明の一実施例の
構成を示す図である。図１を参照すると、受信シリアル
データは、シフトレジスタ１とクロック抽出回路２と、
に入力されている。
構成を示す図である。図１を参照すると、受信シリアル
データは、シフトレジスタ１とクロック抽出回路２と、
に入力されている。
【００１７】クロック抽出回路２は、受信シリアルデー
タよりクロック成分を抽出し、ビットクロックを発生す
る。
タよりクロック成分を抽出し、ビットクロックを発生す
る。
【００１８】シフトレジスタ１は、このビットクロック
によりその内容をシフトさせ、シリアルデータを１ビッ
トずつラッチする。
によりその内容をシフトさせ、シリアルデータを１ビッ
トずつラッチする。
【００１９】第１の同期パターン検出回路４は、シフト
レジスタ１の内容が同期パターンと一致すると、同期検
出のフラグをオンにする。そして、第１の同期パターン
検出回路４の出力である同期検出フラグはＡＮＤ回路１
０に入力され、フレーム同期確立信号がオフ（フレーム
同期していない）の場合に、ＡＮＤ回路１０は第１の同
期パターン検出回路４の出力をそのまま出力し、この場
合、ＡＮＤ回路１０は、同期検出信号Ａを出力する。
レジスタ１の内容が同期パターンと一致すると、同期検
出のフラグをオンにする。そして、第１の同期パターン
検出回路４の出力である同期検出フラグはＡＮＤ回路１
０に入力され、フレーム同期確立信号がオフ（フレーム
同期していない）の場合に、ＡＮＤ回路１０は第１の同
期パターン検出回路４の出力をそのまま出力し、この場
合、ＡＮＤ回路１０は、同期検出信号Ａを出力する。
【００２０】同期化回路３では、ビットクロックをカウ
ントしワードクロックを発生する。同期検出信号Ａが入
力されるとビットクロックをカウントするカウンタ（不
図示）をリセットし、正しい区切りでパラレルデータが
ラッチされるようにワードクロックの位相を補正する。
ントしワードクロックを発生する。同期検出信号Ａが入
力されるとビットクロックをカウントするカウンタ（不
図示）をリセットし、正しい区切りでパラレルデータが
ラッチされるようにワードクロックの位相を補正する。
【００２１】第２の同期パターン検出回路６は、ラッチ
５から出力されたパラレルデータの内容が同期パターン
と一致すると、同期検出のフラグをオンにする。そし
て、第２の同期パターン検出回路６の出力である同期検
出フラグはＡＮＤ回路１１に入力され、フレーム同期確
立信号がオン（フレーム同期している）の場合に、ＡＮ
Ｄ回路１１は第２の同期パターン検出回路６の出力をそ
のまま出力し、この場合、ＡＮＤ回路は、同期検出信号
Ｂを出力する。
５から出力されたパラレルデータの内容が同期パターン
と一致すると、同期検出のフラグをオンにする。そし
て、第２の同期パターン検出回路６の出力である同期検
出フラグはＡＮＤ回路１１に入力され、フレーム同期確
立信号がオン（フレーム同期している）の場合に、ＡＮ
Ｄ回路１１は第２の同期パターン検出回路６の出力をそ
のまま出力し、この場合、ＡＮＤ回路は、同期検出信号
Ｂを出力する。
【００２２】ラッチ５は、同期化回路３から出力される
ワードクロックにより、シフトレジスタ１の内容をラッ
チし、パラレルデータとして出力する。またラッチ回路
５は、同期検出信号Ａをラッチし、同期検出信号Ｂとの
タイミングを合わせる。ラッチ回路５から出力される同
期検出信号Ａは、ＯＲ回路１２を介してフレーム同期検
出回路７に入力される。
ワードクロックにより、シフトレジスタ１の内容をラッ
チし、パラレルデータとして出力する。またラッチ回路
５は、同期検出信号Ａをラッチし、同期検出信号Ｂとの
タイミングを合わせる。ラッチ回路５から出力される同
期検出信号Ａは、ＯＲ回路１２を介してフレーム同期検
出回路７に入力される。
【００２３】フレーム同期検出回路７は、フレーム同期
していない場合には同期検出信号Ａの間隔を、一方、フ
レーム同期している場合には同期検出信号Ｂの間隔を、
ワードクロックのカウントと比較して、フレーム同期で
あるか否かを判断し、フレーム同期していれば同期信号
（フレーム同期確立信号）を出力する。フレーム同期し
ているか否かは、同期検出信号が入力されたときに、ワ
ードクロックをカウントするカウンタ（不図示）をリセ
ットし、次の同期検出信号が入力されたときにカウンタ
の値が、１フレーム分であればフレーム同期したと判断
し、同時に、次の同期検出信号との間隔を比較するため
に、カウンタをリセットする。
していない場合には同期検出信号Ａの間隔を、一方、フ
レーム同期している場合には同期検出信号Ｂの間隔を、
ワードクロックのカウントと比較して、フレーム同期で
あるか否かを判断し、フレーム同期していれば同期信号
（フレーム同期確立信号）を出力する。フレーム同期し
ているか否かは、同期検出信号が入力されたときに、ワ
ードクロックをカウントするカウンタ（不図示）をリセ
ットし、次の同期検出信号が入力されたときにカウンタ
の値が、１フレーム分であればフレーム同期したと判断
し、同時に、次の同期検出信号との間隔を比較するため
に、カウンタをリセットする。
【００２４】フレーム同期確立信号は、フレーム同期し
ている間はオンを保持し、それ以外ではオフにする。フ
レーム同期検出回路７から出力されるフレーム同期確立
信号は、ＡＮＤ回路１１に入力されると共に、反転回路
１３を介してＡＮＤ回路１０に入力され、フレーム同期
確立信号のオフ／オンに応じて第１、第２の同期パター
ン検出回路４、６の出力をそれぞれ有効としている。
ている間はオンを保持し、それ以外ではオフにする。フ
レーム同期検出回路７から出力されるフレーム同期確立
信号は、ＡＮＤ回路１１に入力されると共に、反転回路
１３を介してＡＮＤ回路１０に入力され、フレーム同期
確立信号のオフ／オンに応じて第１、第２の同期パター
ン検出回路４、６の出力をそれぞれ有効としている。
【００２５】図３は、本発明の一実施例の動作を説明す
るためのフローチャートである。図１及び図３を参照し
て、本発明の一実施例の動作を以下に説明する。
るためのフローチャートである。図１及び図３を参照し
て、本発明の一実施例の動作を以下に説明する。
【００２６】まず、初期状態では、フレーム同期してい
ないので、フレーム同期確立信号はオフであり、同期パ
ターンの検出は、第１の同期パターン検出回路４が有効
になる（ステップＳ１０）。
ないので、フレーム同期確立信号はオフであり、同期パ
ターンの検出は、第１の同期パターン検出回路４が有効
になる（ステップＳ１０）。
【００２７】受信シリアルデータが入力されると、クロ
ック抽出回路２によりビットクロックが出力される。
ック抽出回路２によりビットクロックが出力される。
【００２８】シフトレジスタ１は、このビットクロック
によってレジスタの内容を１ビットずつシフトさせなが
らシリアルデータをラッチする。そして、シフトレジス
タ１の内容が同期パターンと一致すると、第１の同期パ
ターン検出回路４はこの同期パターンを検出して（ステ
ップＳ１１）、同期検出フラグをオンとする。フレーム
同期確立信号がオフであることからＡＮＤ回路１０から
同期検出信号Ａを出力する。この同期検出信号Ａが、ビ
ットクロックをカウントしてワードクロックを出力して
いる同期化回路３に入力されると、同期化回路３に内蔵
されるカウンタ（不図示）をリセットし、同期パターン
が基準になるようにワードクロックの位相を調整する
（ステップＳ１２）。ただし、フレーム同期している間
（フレーム同期確立信号がオンの間）は、同期検出信号
Ａが出力されないので、誤った同期がデータ中に現れて
も、ワードクロックの位相が不正に調整されることはな
い。このワードクロックによりシフトレジスタ１の内容
がラッチ回路５にラッチされ、パラレルデータとして出
力される。
によってレジスタの内容を１ビットずつシフトさせなが
らシリアルデータをラッチする。そして、シフトレジス
タ１の内容が同期パターンと一致すると、第１の同期パ
ターン検出回路４はこの同期パターンを検出して（ステ
ップＳ１１）、同期検出フラグをオンとする。フレーム
同期確立信号がオフであることからＡＮＤ回路１０から
同期検出信号Ａを出力する。この同期検出信号Ａが、ビ
ットクロックをカウントしてワードクロックを出力して
いる同期化回路３に入力されると、同期化回路３に内蔵
されるカウンタ（不図示）をリセットし、同期パターン
が基準になるようにワードクロックの位相を調整する
（ステップＳ１２）。ただし、フレーム同期している間
（フレーム同期確立信号がオンの間）は、同期検出信号
Ａが出力されないので、誤った同期がデータ中に現れて
も、ワードクロックの位相が不正に調整されることはな
い。このワードクロックによりシフトレジスタ１の内容
がラッチ回路５にラッチされ、パラレルデータとして出
力される。
【００２９】同期検出信号Ａは、第２の同期パターン検
出回路６の同期検出信号Ｂとタイミングを合わせるため
に、一旦ラッチ回路５でラッチされてから、フレーム同
期検出回路７にも入力される。
出回路６の同期検出信号Ｂとタイミングを合わせるため
に、一旦ラッチ回路５でラッチされてから、フレーム同
期検出回路７にも入力される。
【００３０】フレーム同期検出回路７では、最初の同期
検出信号が入力されてから次の同期検出信号までの間隔
をワードクロックをカウントしそのカウント値により、
１フレーム分か否かを判断する。すなわち、フレーム同
期検出回路７は、同期検出信号Ａの間隔を監視し（ステ
ップＳ１３）、その間隔が１フレーム分であればフレー
ム同期確立信号をオンにセットし、そうでなければフレ
ーム同期確立信号をオフにしたまま、次の同期検出信号
Ａを待つ。
検出信号が入力されてから次の同期検出信号までの間隔
をワードクロックをカウントしそのカウント値により、
１フレーム分か否かを判断する。すなわち、フレーム同
期検出回路７は、同期検出信号Ａの間隔を監視し（ステ
ップＳ１３）、その間隔が１フレーム分であればフレー
ム同期確立信号をオンにセットし、そうでなければフレ
ーム同期確立信号をオフにしたまま、次の同期検出信号
Ａを待つ。
【００３１】フレーム同期確立信号がオンになると、第
２の同期パターン検出回路６が有効になり（ステップＳ
１４）、パラレルデータとして出力される同期パターン
に同期した同期信号が出力される。
２の同期パターン検出回路６が有効になり（ステップＳ
１４）、パラレルデータとして出力される同期パターン
に同期した同期信号が出力される。
【００３２】第２の同期パターン検出回路は、ラッチ回
路５から出力されたパラレルデータから同期パターンの
検出を行い、パラレルデータに同期パターンが現れれ
ば、この同期パターンを検出し（ステップＳ１５）、同
期検出フラグをオンとする。フレーム同期確立信号がオ
ンであることから、ＡＮＤ回路１１から同期検出信号Ｂ
を出力する（ステップＳ１６）。
路５から出力されたパラレルデータから同期パターンの
検出を行い、パラレルデータに同期パターンが現れれ
ば、この同期パターンを検出し（ステップＳ１５）、同
期検出フラグをオンとする。フレーム同期確立信号がオ
ンであることから、ＡＮＤ回路１１から同期検出信号Ｂ
を出力する（ステップＳ１６）。
【００３３】この同期検出信号Ｂは、フレーム同期検出
回路７に入力され、フレーム同期検出回路７は同期検出
信号Ｂの間隔を監視し（ステップＳ１７）、その間隔が
１フレーム分あれば、フレーム同期検出回路７はフレー
ム同期していると判断し、同期信号を出力し、フレーム
同期確立信号をオンに保持する。１フレーム分でない場
合、フレーム同期が外れたものと判断し、フレーム同期
確立信号をオフにセットし初期状態に戻る。
回路７に入力され、フレーム同期検出回路７は同期検出
信号Ｂの間隔を監視し（ステップＳ１７）、その間隔が
１フレーム分あれば、フレーム同期検出回路７はフレー
ム同期していると判断し、同期信号を出力し、フレーム
同期確立信号をオンに保持する。１フレーム分でない場
合、フレーム同期が外れたものと判断し、フレーム同期
確立信号をオフにセットし初期状態に戻る。
【００３４】このようにして、誤った同期パターンが現
れても、それによる誤同期を防ぐことができる。
れても、それによる誤同期を防ぐことができる。
【００３５】［実施例２］次に本発明の第２の実施例に
ついて図面を参照して説明する。図２は、本発明の第２
の実施例の構成を示す図である。
ついて図面を参照して説明する。図２は、本発明の第２
の実施例の構成を示す図である。
【００３６】図２を参照すると、本実施例においては、
第１の同期パターン検出回路４と第２の同期パターン検
出回路６の入力の前段に、それぞれ入力イネーブル回路
８と入力イネーブル回路９が設けられている。このう
ち、入力イネーブル回路８は、フレーム同期検出回路７
から出力されるフレーム同期確立信号を反転回路１３で
反転した信号の値により、シフトレジスタ１の内容の第
１の同期パターン検出回路４への伝達入力のイネーブル
／ディセーブルを制御し、入力イネーブル回路９は、フ
レーム同期検出回路７から出力されるフレーム同期確立
信号の値により、ラッチ回路５のパラレル出力の第２の
同期パターン検出回路６への入力のイネーブル／ディセ
ーブルを制御している。
第１の同期パターン検出回路４と第２の同期パターン検
出回路６の入力の前段に、それぞれ入力イネーブル回路
８と入力イネーブル回路９が設けられている。このう
ち、入力イネーブル回路８は、フレーム同期検出回路７
から出力されるフレーム同期確立信号を反転回路１３で
反転した信号の値により、シフトレジスタ１の内容の第
１の同期パターン検出回路４への伝達入力のイネーブル
／ディセーブルを制御し、入力イネーブル回路９は、フ
レーム同期検出回路７から出力されるフレーム同期確立
信号の値により、ラッチ回路５のパラレル出力の第２の
同期パターン検出回路６への入力のイネーブル／ディセ
ーブルを制御している。
【００３７】フレーム同期していない場合には、入力イ
ネーブル回路８はイネーブル状態とされ、第１の同期パ
ターン検出回路４にシフトレジスタ１の内容が入力さ
れ、フレーム同期している場合には、入力イネーブル回
路９がイネーブル状態とされ、第２の同期パターン検出
回路６にラッチ５からのパラレルデータが入力される。
ネーブル回路８はイネーブル状態とされ、第１の同期パ
ターン検出回路４にシフトレジスタ１の内容が入力さ
れ、フレーム同期している場合には、入力イネーブル回
路９がイネーブル状態とされ、第２の同期パターン検出
回路６にラッチ５からのパラレルデータが入力される。
【００３８】本実施例では、第１、第２の同期パターン
検出回路４、６の入力部を制御することにより、フレー
ム同期していない時は、第２の同期パターン検出回路６
が、フレーム同期しているときは第１の同期パターン検
出回路４が動作しないため、消費電力を低減できるとい
う利点も有している。
検出回路４、６の入力部を制御することにより、フレー
ム同期していない時は、第２の同期パターン検出回路６
が、フレーム同期しているときは第１の同期パターン検
出回路４が動作しないため、消費電力を低減できるとい
う利点も有している。
【００３９】
【発明の効果】以上説明したように、本発明によれば、
データ伝送中の誤った同期パターンによって、本来の同
期パターンとは相違した所で同期し（誤同期）、誤った
データが伝送されるということを確実に防止し、正しい
間隔で同期パターンが現れたときにのみ、同期確立す
る、という効果を奏する。
データ伝送中の誤った同期パターンによって、本来の同
期パターンとは相違した所で同期し（誤同期）、誤った
データが伝送されるということを確実に防止し、正しい
間隔で同期パターンが現れたときにのみ、同期確立す
る、という効果を奏する。
【００４０】さらに、本発明によれば、フレーム同期を
検出することにより、後段において正しく同期している
かを判断する手段を省くことができる。その理由は、フ
レーム同期検出回路により、同期検出信号の間隔を監視
している、ためである。
検出することにより、後段において正しく同期している
かを判断する手段を省くことができる。その理由は、フ
レーム同期検出回路により、同期検出信号の間隔を監視
している、ためである。
【図１】本発明の一実施例の構成を示すブロック図であ
る。
る。
【図２】本発明の別の実施例の構成を示すブロック図で
ある。
ある。
【図３】本発明の一実施例の動作を説明するためのフロ
ーチャート図である。
ーチャート図である。
【図４】従来の同期検出方式の構成を示すブロック図で
ある。
ある。
１ シフトレジスタ ２ クロック抽出回路 ３ 同期化回路 ４ 第１の同期パターン検出回路 ５ ラッチ ６ 第２の同期パターン検出回路 ７ フレーム同期検出回路 ８ 入力イネーブル回路 ９ 入力イネーブル回路
Claims (4)
- 【請求項１】情報処理装置の固定フレーム長のシリアル
データ伝送において、 受信シリアルデータからビットクロックを抽出するクロ
ック抽出回路と、 受信シリアルデータをビットクロックにより１ビットず
つシフトさせながらラッチするシフトレジスタと、 ビットクロックをカウントしパラレルデータを出力する
ためのワードクロックを発生する同期化回路と、 前記シフトレジスタの内容から同期パターンを検出する
第１の同期パターン検出回路と、 前記パラレルデータから同期パターンを検出する第２の
同期パターン検出回路と、 同期検出信号からフレーム同期を判断するフレーム同期
検出回路と、 を備え、 フレーム同期していない場合には、前記第１の同期パタ
ーン検出回路にてシリアルデータより同期パターンを検
出し、 フレーム同期している場合には、前記第２の同期パター
ン検出回路にてパラレルデータより同期パターンを検出
する、という具合に、フレーム同期確立の有無に応じて
これらの２つの同期パターン検出回路を切り替える、 ことを特徴とする、同期信号検出方式。 - 【請求項２】前記第１の同期パターン検出回路と、前記
第２同期パターン検出回路と、をフレーム同期に応じて
切り替えるために、前記シフトレジスタの出力、及び前
記パラレルデータの各々について、前記第１の同期パタ
ーン検出回路、及び前記第２同期パターン検出回路への
入力のオン／オフを制御する回路を備えた、ことを特徴
とする、請求項１記載の同期信号検出方式。 - 【請求項３】受信シリアルデータを、該受信シリアルデ
ータから抽出したビットクロックによりシフトさせるシ
フトレジスタの内容から同期パターンを検出する第１の
同期パターン検出回路と、 ビットクロックを所定数カウントすることにより生成さ
れるワードクロックにて前記シフトレジスタの内容をラ
ッチしたパラレルデータから同期パターンを検出する第
２の同期パターン検出回路と、 同期パターンの検出の間隔を監視しフレーム同期したも
のと判断した際にフレーム同期確立信号を出力するフレ
ーム同期検出回路と、 を備え、 フレーム同期していない場合には前記第１の同期パター
ン検出回路を有効とし、フレーム同期している場合には
前記第２の同期パターン検出回路を有効とするように切
替制御し、前記フレーム同期検出回路が、前記有効とさ
れた同期パターン検出回路からの同期検出信号を入力と
して、同期パターンの検出の間隔を監視する、ことを特
徴とする、同期信号検出方式。 - 【請求項４】受信シリアルデータからビットクロックを
抽出するクロック抽出回路と、 受信シリアルデータをビットクロックにより１ビットず
つシフトするシフトレジスタと、 ビットクロックをカウントしパラレルデータを出力する
ためのワードクロックを発生する同期化回路と、 前記シフトレジスタの内容から同期パターンを検出する
第１の同期パターン検出回路と、 前記シフトレジスタの内容を前記ワードクロックでラッ
チしパラレルデータとして出力するラッチ回路と、 前記ラッチ回路から出力されるパラレルデータから同期
パターンを検出する第２の同期パターン検出回路と、 同期パターンの検出の間隔を監視しフレーム同期したも
のと判断した際にフレーム同期確立信号を出力するフレ
ーム同期検出回路と、 を備え、 フレーム同期していない場合には前記第１の同期パター
ン検出回路を有効とし、フレーム同期している場合には
前記第２の同期パターン検出回路を有効とするように切
り替え制御し、 前記フレーム同期検出回路が、前記有効とされた同期パ
ターン検出回路からの同期検出信号を入力として、同期
パターンの検出の間隔を監視する、ことを特徴とする、
同期信号検出方式。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014537A JP2982731B2 (ja) | 1997-01-10 | 1997-01-10 | 同期信号検出方式 |
| US09/004,857 US6104770A (en) | 1997-01-10 | 1998-01-09 | Apparatus of detecting synchronization signal and method of detecting synchronization signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9014537A JP2982731B2 (ja) | 1997-01-10 | 1997-01-10 | 同期信号検出方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200518A true JPH10200518A (ja) | 1998-07-31 |
| JP2982731B2 JP2982731B2 (ja) | 1999-11-29 |
Family
ID=11863911
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9014537A Expired - Fee Related JP2982731B2 (ja) | 1997-01-10 | 1997-01-10 | 同期信号検出方式 |
Country Status (2)
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| JP (1) | JP2982731B2 (ja) |
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| JP2970617B2 (ja) * | 1997-08-21 | 1999-11-02 | 日本電気株式会社 | フレーム同期回路 |
| US6801951B1 (en) * | 1999-10-08 | 2004-10-05 | Honeywell International Inc. | System and method for fault-tolerant clock synchronization using interactive convergence |
| US6980617B1 (en) * | 2000-11-15 | 2005-12-27 | Advantest Corporation | Reception data synchronizing apparatus and method, and recording medium with recorded reception data synchronizing program |
| JP2001156761A (ja) * | 1999-11-29 | 2001-06-08 | Ando Electric Co Ltd | パターン同期回路 |
| US6788753B1 (en) * | 2000-05-12 | 2004-09-07 | Oak Technology, Inc. | Maintenance of data synchronization across large gaps in a data stream |
| US6934304B2 (en) * | 2001-01-24 | 2005-08-23 | Infineon Technologies, North America Corp. | T1/E1 framer array |
| MXPA03000152A (es) * | 2001-04-09 | 2003-05-27 | Matsushita Electric Ind Co Ltd | Aparato de deteccion de sincronizacion. |
| JP3916480B2 (ja) * | 2002-02-22 | 2007-05-16 | 松下電器産業株式会社 | デジタル復調装置および同期検出方法 |
| CN1729639B (zh) * | 2002-12-19 | 2010-10-06 | Nxp股份有限公司 | 帧同步设备和方法 |
| JP4416543B2 (ja) * | 2004-03-10 | 2010-02-17 | パナソニック株式会社 | データ検出装置、および多チャンネルデータ検出装置 |
| DE102005019568B4 (de) * | 2005-04-27 | 2010-04-15 | Infineon Technologies Ag | Speichereinrichtung, Verwendung derselben und Verfahren zur Synchronisation eines Datenwortes |
| GB2438820A (en) * | 2006-06-05 | 2007-12-12 | Roy Frederick Brooker | Combat arts garment |
| WO2013180724A1 (en) * | 2012-05-31 | 2013-12-05 | Intel Corporation | Data interface synchronization |
| CN113688083B (zh) * | 2021-07-20 | 2024-05-17 | 天津津航计算技术研究所 | 一种基于同步422接口的数据帧头识别系统及方法 |
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|---|---|---|---|---|
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| EP0171789B1 (fr) * | 1984-08-17 | 1989-08-09 | Alcatel Cit | Dispositifs de synchronisation de trame |
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| JPS6228621A (ja) * | 1985-07-31 | 1987-02-06 | Ricoh Co Ltd | カメラの測光回路 |
| JPS62213336A (ja) * | 1986-03-13 | 1987-09-19 | Fujitsu Ltd | フレ−ム同期方式 |
| JPS6330039A (ja) * | 1986-07-23 | 1988-02-08 | Kokusai Electric Co Ltd | 受信フレ−ム同期検出回路 |
| JPS63262939A (ja) * | 1987-04-20 | 1988-10-31 | Fujitsu Ltd | 高速同期回路 |
| KR910005490B1 (ko) * | 1988-12-14 | 1991-07-31 | 재단법인 한국전자통신연구소 | 동기식 전송시스템의 수신카운터 위상동기회로 |
| KR910005493B1 (ko) * | 1988-12-14 | 1991-07-31 | 한국전기통신공사 | 동기식 다중화 장치의 리프레임 회로 |
| DE4032651A1 (de) * | 1990-10-15 | 1992-04-16 | Philips Patentverwaltung | Anordnung zur erzeugung eines synchronisationsimpulses |
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| KR0133423B1 (ko) * | 1994-12-09 | 1998-04-27 | 양승택 | 프레임 동기 장치(frame synchronizng device) |
| KR0152708B1 (ko) * | 1995-12-06 | 1998-11-02 | 양승택 | 622 메가 비트의 고속 데이터용 바이트 정렬 및 프레임 동기장치 |
-
1997
- 1997-01-10 JP JP9014537A patent/JP2982731B2/ja not_active Expired - Fee Related
-
1998
- 1998-01-09 US US09/004,857 patent/US6104770A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| JP2982731B2 (ja) | 1999-11-29 |
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