JP2004265121A

JP2004265121A - スキュー補正制御方式

Info

Publication number: JP2004265121A
Application number: JP2003054438A
Authority: JP
Inventors: Katsumi Kuno; 勝美久野
Original assignee: NEC Engineering Ltd
Current assignee: NEC Engineering Ltd
Priority date: 2003-02-28
Filing date: 2003-02-28
Publication date: 2004-09-24

Abstract

【課題】複数信号線間に発生する信号の受信時間バラツキの大きさにより、クロック位相が誤って１周期ずれた状態になる場合がある。
【解決手段】クロック信号（ＣＬＫ）を複数の遅延時間により遅延させたクロック信号（ＣＬＫ１〜ＣＬＫｚ）から何れか１を選択し、何れかの信号線から特殊パターンＡが入力されるとクロック信号を基に、遅延時間の異なるクロック信号を順次選択送出し、選択される遅延クロック信号のタイミングで、複数の信号線から入力される特殊パターン（ＤＢ１〜ＤＢｎ）をそれぞれ取り込み、この出力をＯＲ回路５及びＡＮＤ回路６に入力させた結果に応じて最適遅延時間を算出する。その後、特殊パターンＡの２倍の周期の特殊パターンＢが何れかの信号線から入力すると、このタイミングでエラーチェック回路８が各信号線の情報に周期ずれが発生しているか否かを判断する。
【選択図】図１

Description

【０００１】
【発明の属する技術分野】
本発明は、システム間を接続するシステムバス接続方式のバス通信制御に関し、特に複数の信号線を用いて情報を伝達する際の情報の同期化に関するものである。
【０００２】
【従来の技術】
この種のバス用通信情報同期化回路としては、特開平５−２０４８５０号公報に示されているように、複数信号線間に発生する信号の受信時間バラツキによって縮小した信号確定範囲情報に対して、最適なクロック位相となるように本情報を伝達する前にテスト用パターンにてクロック信号の位相を修正する受信位相同期化方式がある。
【０００３】
【特許文献１】
特開平１１−１６１６００号公報
【特許文献２】
特開平１１−０８８３１０号公報
【０００４】
【発明が解決しようとする課題】
しかし、従来の同期化方式においては、複数信号線間に発生する信号の受信時間バラツキの大きさにより、信号確定範囲情報に対してのクロック位相が誤って１周期ずれた状態になる場合があり、かかる場合に同期化されていないにもかかわらず同期化されているものと認識され、正常に情報が伝達されない可能性があった。
【０００５】
また、従来の受信同期化方式は、受信側の回路が複雑で規模が大きくなるため、高価になるという問題があった。
【０００６】
そこで本発明は係る問題に鑑み、回路規模が小さく、安価で、確実にクロック信号の最適同期化を行い、更に最適不可の場合はその旨を報告するスキュー補正制御方式を提供することを目的とする。
【０００７】
【課題を解決するための手段】
かかる目的を達成するため、本発明にかかるスキュー補正制御方式は、送信部からバスを介して送信された情報を複数の信号線により受信し、この複数の信号線で受信した情報の同期化を図るバス用通信情報同期化回路において、クロック信号と同じ周期の第１のパターンで同期化（スキュー補正）を行う判定・適応回路と、クロック信号の２倍の周期の第２のパターンで同期確認を行うエラーチェック回路とを有することとし、前記エラーチェック回路は、クロック信号のＮ（Ｎ＝１，２，３，・・・）倍の周期の第Ｎのパターンで順次同期確認を行うこととしても良い。
【０００８】
また本発明は、送信部からバスを介して送信された情報を複数の信号線により受信し、この複数の信号線で受信した情報の同期化を図るバス用通信情報同期化回路において、クロック信号を複数の異なる遅延時間により遅延させて当該複数の遅延クロック信号を出力するディレイラインと、当該ディレイラインから入力される当該複数の遅延クロック信号から何れか１を選択するセレクタと、何れかの信号線からスキュー補正用である第１のパターンが入力されると、クロック信号を基に、当該セレクタでディレイラインから出力される当該複数の遅延クロック信号を順次選択させる信号をセレクタに送出するシフトレジスタと、当該セレクタで選択される当該遅延クロック信号のタイミングで、複数の信号線から入力される第１のパターンをそれぞれ取り込む複数のフリップフロップと、当該複数のフリップフロップで取り込んだ第１のパターンの論理和及び論理積をとるＯＲ回路及びＡＮＤ回路と、当該ＯＲ回路及びＡＮＤ回路の出力結果に応じて当該セレクタで選択する最適な遅延時間を算出し、当該最適な遅延時間に対応するよう当該セレクタに指示して同期化（スキュー補正）を行わせる判定・適応回路と、当該判定・適応回路が当該セレクタに指示して同期化した後に、何れかの信号線から当該第１のパターンの２倍の周期の第２のパターンが入力されると、各信号線の情報に周期ずれが発生しているか否かを判断するエラーチェック回路とを有することとし、前記エラーチェック回路は、クロック信号のＮ（Ｎ＝１，２，３，・・・）倍の周期の第Ｎのパターンで順次同期確認を行うこととしても良い。
【０００９】
この場合、前記判定・適応回路は、（１）全ての第１のパターンが前記セレクタで選択された前記遅延クロック信号より遅い場合は、当該遅延クロック信号の後に、最初に到来する第１のパターンのタイミングから１／２周期後のタイミングと、最後に到来する第１のパターンのタイミングとの中間のタイミングを前記最適な遅延時間とし、（２）全ての第１のパターンが前記セレクタで選択された前記遅延クロック信号より早い場合は、当該遅延クロック信号の後に、全ての第１のパターンが到来するタイミングの１／２周期前のタイミングと、最初に到来する第１のパターンのタイミングとの中間のタイミングを前記最適な遅延時間とし、（３）第１のパターンが前記セレクタで選択された前記遅延クロック信号より早いものと遅いものが混在する場合は、当該遅延クロック信号の後に、全ての第１のパターンが無くなるタイミングと、最初に到来する第１のパターンのタイミングとの中間のタイミングを前記最適な遅延時間とすることが望ましい。
【００１０】
また、前記エラーチェック回路は、前記複数の第Ｎのパターンの全てが期待値か否かをチェックすることにより同期確認を行うことが望ましい。
【００１１】
【発明の実施の形態】
次に、本発明にかかる実施の形態について図面を参照して説明する。
【００１２】
本発明にかかるバス用通信情報同期化回路は、送信部からバスを介して送信された情報を複数の信号線により受信し、この複数の信号線で受信した情報の同期化を図るためにスキュー補正を行う回路である。
【００１３】
本発明は、かかるスキュー補正を行うため、情報を受信する前に、図２に示すような、送信部から送信されるクロックスピードの１倍、２倍、・・・、ｎ倍の周期の特殊パターン（ＤＢ１〜ＤＢｎ）Ａ〜Ｎ（本実施例ではＡ〜Ｃ）を受信し、クロック信号の最適同期化を行うものである。
【００１４】
図１は、本発明にかかるバス用通信情報同期化回路を示したブロック図である。図に示すように、クロック信号（ＣＬＫ）を複数の遅延時間により遅延させてクロック信号（ＣＬＫ１〜ＣＬＫｚ）を出力するディレイライン１と、ディレイライン１から入力される複数のクロック信号から何れか１を選択するセレクタ２と、何れかの信号線から特殊パターンＡが入力されたことを示す特殊パターンＡスタート信号が入力されると、クロック信号（ＣＬＫ）を基に、セレクタ２でディレイライン１から出力される遅延時間の異なるクロック信号（ＣＬＫ１〜ＣＬＫｚ）を順次選択させる信号をセレクタ２に送出するシフトレジスタ３と、セレクタ２で選択される遅延されたクロック信号のタイミングで、複数の信号線から入力される特殊パターン（ＤＢ１〜ＤＢｎ）をそれぞれ取り込み、特殊パターン（ＤＢＬ１〜ＤＢＬｎ）を出力するフリップフロップ４１〜４ｎと、フリップフロップ４１〜４ｎから出力される特殊パターン（ＤＢＬ１〜ＤＢＬｎ）の論理和をとるＯＲ回路５、及び論理積をとるＡＮＤ回路６と、ＯＲ回路５及びＡＮＤ回路６の出力結果に応じて最適遅延時間を算出してセレクタ２で選択する遅延時間を指示する判定・適応回路７と、判定・適応回路７がセレクタ２に遅延時間を指示して同期化（スキュー補正）した後に、何れかの信号線から特殊パターンＢが入力したことを示す特殊パターンＢスタート信号が入力されると、各信号線の情報に周期ずれが発生しているか否かを判断するエラーチェック回路８とを備えている。
【００１５】
次に本発明の動作について説明する。
【００１６】
図３は、クロック信号と、送信部から送信される特殊パターンの波形を示している。特殊パターンは、所定周期毎に特殊パターンＡ、Ｂ、・・・、Ｎと順次構成されており、複数の信号線全てからそれぞれバス用通信情報同期化回路に入力される。
【００１７】
ディレイライン１はバス用通信情報同期化回路内のクロック信号（ＣＬＫ）を複数の所定の遅延時間により遅延させ、当該遅延させた複数のクロック信号（ＣＬＫ１〜ＣＬＫｚ）を随時セレクタ２に送信している。
【００１８】
複数の信号線の何れかから特殊パターンＡが到来し、特殊パターンＡスタート信号がシフトレジスタ３に入力すると、シフトレジスタ３はクロック信号（ＣＬＫ）をディレイライン１での遅延時間の数だけ分割し、これをディレイライン１で遅延された各クロック信号を選択するための信号としてセレクタ２に送出する。
【００１９】
セレクタ２は、シフトレジスタ３からの信号により遅延時間の異なるクロック信号（ＣＬＫ１〜ＣＬＫｚ）を選択すると、これをフリップフロップ４１〜４ｎに送出する。
【００２０】
フリップフロップ４１〜４ｎは、シフトレジスタ２からの信号の入力タイミングで複数の信号線からの特殊パターン（ＤＢ１〜ＤＢｎ）を取り込んで、それぞれ特殊パターン（ＤＢＬ１〜ＤＢＬｎ）としてＯＲ回路５及びＡＮＤ回路６に送出する。
【００２１】
ＯＲ回路５及びＡＮＤ回路６は一般的な回路であり、ＯＲ回路５は特殊パターン（ＤＢＬ１〜ＤＢＬｎ）の何れか１でもＨであればＨを出力し、ＡＮＤ回路６は特殊パターン（ＤＢＬ１〜ＤＢＬｎ）が全てＨの場合のみＨを出力する。
【００２２】
判定・適応回路７は、ディレイライン１から出力される遅延時間の異なる複数のクロック信号（ＣＬＫ１〜ＣＬＫｚ）と、ＯＲ回路５及びＡＮＤ回路６からの出力信号を参照し、図４に示すフローチャートに従ってセレクタ２を制御する。
【００２３】
図４のフローチャートについては、（１）全ての特殊パターン（ＤＢＬ１〜ＤＢＬｎ）がＣＬＫより遅い場合、（２）全ての特殊パターン（ＤＢＬ１〜ＤＢＬｎ）がＣＬＫより早い場合、（３）ＣＬＫより早い特殊パターンと遅い特殊パターンが混在する場合、の３パターンに分け、図５〜図７をも参照して説明する。
【００２４】
まず（１）全ての特殊パターン（ＤＢＬ１〜ＤＢＬｎ）がＣＬＫより遅い場合について、図４及び図５を参照して説明する。
【００２５】
ＣＬＫの立ち下がりエッジでＡＮＤ回路６からの出力がＨ、つまり特殊パターン（ＤＢＬ１〜ＤＢＬｎ）が全てＨであるか否かを判断する（Ｓ１、Ｓ２）。この場合、図５に示すように全てＨとなるため、（Ｓ２）では“Ｙ”に移る。
【００２６】
そして、特殊パターン（ＤＢＬ１〜ＤＢＬｎ）の何れか１が立ち下がりエッジでＬとなるタイミングａに対応したクロック信号（ＣＬＫ）からの遅延時間を検出し（Ｓ３）、その後、特殊パターン（ＤＢＬ１〜ＤＢＬｎ）の全てが立ち下がりエッジでＬとなるタイミングｂに対応したクロック信号（ＣＬＫ）からの遅延時間を検出する（Ｓ４）。
【００２７】
そして、タイミングａの１／２周期後のタイミングｃと、タイミングｂとの間の１／２のタイミングｄに対応する遅延時間を算出し、この遅延時間を最適値とし、最適値に一番近いクロック信号（ＣＬＫｏ）を選択するようセレクタ２に指示する（Ｓ５）。
【００２８】
次に（２）全ての特殊パターン（ＤＢＬ１〜ＤＢＬｎ）がＣＬＫより早い場合について、図４及び図６を参照して説明する。
【００２９】
この場合は、ＣＬＫの立ち下がりエッジでＯＲ回路５からの出力がＬ、つまり特殊パターン（ＤＢＬ１〜ＤＢＬｎ）が全てＬであるため、（Ｓ２）では“Ｌ”に、（Ｓ７）では“Ｎ”に移る。
【００３０】
そして、特殊パターン（ＤＢＬ１〜ＤＢＬｎ）の何れか１が立ち上がりエッジでＨとなるタイミングｅに対応したクロック信号（ＣＬＫ）からの遅延時間を検出し（Ｓ８）、特殊パターン（ＤＢＬ１〜ＤＢＬｎ）の全てが立ち上がりエッジでＨとなるタイミングｆに対応したクロック信号（ＣＬＫ）の遅延時間を検出する（Ｓ９）。
【００３１】
そして、タイミングｅの１／２周期前のタイミングｇと、タイミングｆとの間の１／２のタイミングｈに対応する遅延時間を算出し、この遅延時間を最適値とし、最適値に一番近いクロック信号（ＣＬＫｐ）を選択するようセレクタ２に指示する（Ｓ１０）。
【００３２】
最後に（３）ＣＬＫより早い特殊パターンと遅い特殊パターンが混在する場合について、図４及び図７を参照して説明する。
【００３３】
この場合は、ＣＬＫの立ち下がりエッジでＯＲ回路５からの出力がＬでＡＮＤ回路６からの出力がＨであるため、（Ｓ２）では“Ｌ”に、（Ｓ７）では“Ｙ”に移る。
【００３４】
そして、特殊パターン（ＤＢＬ１〜ＤＢＬｎ）の全てが立ち下がりエッジでＬとなるタイミングｉに対応したクロック信号（ＣＬＫ）からの遅延時間を検出し（Ｓ１１）、特殊パターン（ＤＢＬ１〜ＤＢＬｎ）の何れか１が立ち上がりエッジでＨとなるタイミングｊに対応したクロック信号（ＣＬＫ）の遅延時間を検出する（Ｓ１２）。
【００３５】
そして、タイミングｉと、タイミングｊとの間の１／２のタイミングｋに対応する遅延時間を算出し、この遅延時間を最適値とし、最適値に一番近いクロック信号（ＣＬＫｑ）を選択するようセレクタ２に指示する（Ｓ１３）。
【００３６】
なお、上記（１）〜（３）の何れにも該当しない場合は補正ができないため、判定・適応回路７から補正不可信号をＯＲ回路１０に出力し、ＯＲ回路１０からエラー信号として出力する。
【００３７】
これら（１）〜（３）の処理が行われた後、セレクタ２は、判定・適応回路７から指示された最適値である遅延時間に対応するクロック信号（ＣＬＫｏ）（ＣＬＫｐ）（ＣＬＫｑ）に選択を固定され、最適化（スキュー補正）される。
【００３８】
この最適化後、セレクタ２から出力されたクロック信号は、複数の信号線から入力される情報を、データの中心部で確実に取り込むため、ディレイ９で１／２周期遅延させて、ＡＤＣＬＫ８として出力される。
【００３９】
スキュー補正が終了すると、図３に示すように特殊パターンＢが到来する。特殊パターンＢの到来により、特殊パターンＢスタート信号がエラーチェック回路８に入力される。
【００４０】
エラーチェック回路８は、特殊パターンＢスタート信号の入力により、スキュー補正が１周期ずれているかどうかを判断する。つまり、フリップフロップ４１〜４ｎからの出力信号をＯＲ回路５及びＡＮＤ回路６に出力し、ＯＲ回路５及びＡＮＤ回路６ではこの出力信号の論理積、論理和をとってエラーチェック回路８及び判定・適応回路７に出力する。エラーチェック回路は全ての特殊パターンＢが期待値（同じ値）であるかを判断し、期待値でない場合はエラー検出信号をＯＲ回路１０に出力する。ＯＲ回路１０は判定・適応回路７からの補正不可信号とエラーチェック回路８からのエラー検出信号の論理和をとり、エラー信号として出力する。
【００４１】
【発明の効果】
以上説明したように本発明によれば、受信側のスキュー補正回路において、クロック信号を受信データの中心にクロック同期タイミングが位置するようにしたことにより、信号線により受信するデータのスキューのばらつき影響を最小にすることができる。
【００４２】
また、スキュー補正後に、クロック信号の整数倍のテスト信号によりエラーを検出するため、この様なばらつき影響により信号確定範囲情報に対してのクロック位相が間違って１周期ずれた状態になったとしても確実にエラーを検出することができる。
【図面の簡単な説明】
【図１】本発明にかかる受信側回路のブロック図である。
【図２】送信部から送信されるクロックスピードの１〜３倍周期の特殊パターンを示している。
【図３】クロック信号と、送信部から送信される特殊パターンの波形を示している。
【図４】スキュー補正のフローチャートである。
【図５】ＤＢがＣＬＫより遅い場合の信号状態図である。
【図６】ＤＢがＣＬＫより速い場合の信号状態図である。
【図７】ＣＬＫより早い特殊パターンと遅い特殊パターンが混在する場合の信号状態図である。
【図８】スキュー補正がずれた（クロック１周期ずれた）場合の信号状態図である。
【符号の説明】
１ディレイライン
２セレクタ
３シフトレジスタ
４ｎフリップフロップ
５ＯＲ回路
６ＡＮＤ回路
７判定・適応回路
８エラーちぇくっかいろ
９ディレイ
１０ＯＲ回路

Claims

送信部からバスを介して送信された情報を複数の信号線により受信し、この複数の信号線で受信した情報の同期化を図るバス用通信情報同期化回路において、
クロック信号と同じ周期の第１のパターンで同期化（スキュー補正）を行う判定・適応回路と、クロック信号の２倍の周期の第２のパターンで同期確認を行うエラーチェック回路とを有することを特徴とするスキュー補正制御方式。
前記エラーチェック回路は、クロック信号のＮ（Ｎ＝１，２，３，・・・）倍の周期の第Ｎのパターンで順次同期確認を行うことを特徴とする請求項１に記載のスキュー補正制御方式。
送信部からバスを介して送信された情報を複数の信号線により受信し、この複数の信号線で受信した情報の同期化を図るバス用通信情報同期化回路において、
クロック信号を複数の異なる遅延時間により遅延させて当該複数の遅延クロック信号を出力するディレイラインと、当該ディレイラインから入力される当該複数の遅延クロック信号から何れか１を選択するセレクタと、何れかの信号線からスキュー補正用である第１のパターンが入力されると、クロック信号を基に、当該セレクタでディレイラインから出力される当該複数の遅延クロック信号を順次選択させる信号をセレクタに送出するシフトレジスタと、当該セレクタで選択される当該遅延クロック信号のタイミングで、複数の信号線から入力される第１のパターンをそれぞれ取り込む複数のフリップフロップと、当該複数のフリップフロップで取り込んだ第１のパターンの論理和及び論理積をとるＯＲ回路及びＡＮＤ回路と、当該ＯＲ回路及びＡＮＤ回路の出力結果に応じて当該セレクタで選択する最適な遅延時間を算出し、当該最適な遅延時間に対応するよう当該セレクタに指示して同期化（スキュー補正）を行わせる判定・適応回路と、当該判定・適応回路が当該セレクタに指示して同期化した後に、何れかの信号線から当該第１のパターンの２倍の周期の第２のパターンが入力されると、各信号線の情報に周期ずれが発生しているか否かを判断するエラーチェック回路とを有することを特徴とするスキュー補正制御方式。
前記エラーチェック回路は、クロック信号のＮ（Ｎ＝１，２，３，・・・）倍の周期の第Ｎのパターンで順次同期確認を行うことを特徴とする請求項３に記載のスキュー補正制御方式。
前記判定・適応回路は、（１）全ての第１のパターンが前記セレクタで選択された前記遅延クロック信号より遅い場合は、当該遅延クロック信号の後に、最初に到来する第１のパターンのタイミングから１／２周期後のタイミングと、最後に到来する第１のパターンのタイミングとの中間のタイミングを前記最適な遅延時間とし、（２）全ての第１のパターンが前記セレクタで選択された前記遅延クロック信号より早い場合は、当該遅延クロック信号の後に、全ての第１のパターンが到来するタイミングの１／２周期前のタイミングと、最初に到来する第１のパターンのタイミングとの中間のタイミングを前記最適な遅延時間とし、（３）第１のパターンが前記セレクタで選択された前記遅延クロック信号より早いものと遅いものが混在する場合は、当該遅延クロック信号の後に、全ての第１のパターンが無くなるタイミングと、最初に到来する第１のパターンのタイミングとの中間のタイミングを前記最適な遅延時間とすることを特徴とする請求項３又は４の何れか１に記載のスキュー補正制御方式。
前記エラーチェック回路は、前記複数の第Ｎのパターンの全てが期待値か否かをチェックすることにより同期確認を行うことを特徴とする請求項３又は４の何れか１に記載のスキュー補正制御方式。