CN110299161B - 用于与时钟信号同步地发送和接收信号的半导体装置 - Google Patents

用于与时钟信号同步地发送和接收信号的半导体装置 Download PDF

Info

Publication number
CN110299161B
CN110299161B CN201811415878.6A CN201811415878A CN110299161B CN 110299161 B CN110299161 B CN 110299161B CN 201811415878 A CN201811415878 A CN 201811415878A CN 110299161 B CN110299161 B CN 110299161B
Authority
CN
China
Prior art keywords
signal
clock signal
output
transmission
time
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811415878.6A
Other languages
English (en)
Other versions
CN110299161A (zh
Inventor
李昇宪
尹相植
张修宁
车镇烨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
SK Hynix Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SK Hynix Inc filed Critical SK Hynix Inc
Publication of CN110299161A publication Critical patent/CN110299161A/zh
Application granted granted Critical
Publication of CN110299161B publication Critical patent/CN110299161B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/027—Speed or phase control by the received code signals, the signals containing no special synchronisation information extracting the synchronising or clock signal from the received signal spectrum, e.g. by using a resonant or bandpass circuit
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0016—Arrangements for synchronising receiver with transmitter correction of synchronization errors
    • H04L7/0033—Correction by delay
    • H04L7/0037—Delay of clock signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/135—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of time reference signals, e.g. clock signals
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/10—Distribution of clock signals, e.g. skew
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/04—Generating or distributing clock signals or signals derived directly therefrom
    • G06F1/12—Synchronisation of different clock signals provided by a plurality of clock generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/13—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals
    • H03K5/14—Arrangements having a single output and transforming input signals into pulses delivered at desired time intervals by the use of delay lines
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/00019—Variable delay
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K2005/00013—Delay, i.e. output pulse is delayed after input pulse and pulse length of output pulse is dependent on pulse length of input pulse
    • H03K2005/0015—Layout of the delay element
    • H03K2005/00234—Layout of the delay element using circuits having two logic levels
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0008—Synchronisation information channels, e.g. clock distribution lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Nonlinear Science (AREA)
  • Theoretical Computer Science (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Information Transfer Systems (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

本发明提供一种用于与时钟信号同步地发送和接收信号的半导体装置。半导体装置包括发送器件和接收器件。发送器件与时钟信号同步地从发送信号生成输出信号。接收器件基于半导体装置的操作速度，与时钟信号和延迟时钟信号同步地从输出信号来生成接收信号，所述延迟时钟信号是通过将时钟信号延迟预设时间而生成。

Description

用于与时钟信号同步地发送和接收信号的半导体装置
相关申请的交叉引用
本申请要求2018年3月21日向韩国知识产权局提交的申请号为10-2018-0032540的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及集成电路技术，并且更具体地，涉及用于半导体装置的信号发送和接收。
背景技术
每种电子装置可以包括大量电子部件。例如，计算机系统可以包括大量由半导体构成的半导体装置。构成计算机系统的半导体装置可以与时钟信号同步地操作。不仅在半导体装置的内部电路之间，而且在一个半导体装置与另一个半导体装置之间，可以与时钟信号同步地发送和接收各种同步信号。随着计算机系统的操作速度的增加，半导体装置的操作速度也增加。例如，时钟信号的频率增加，使得半导体装置可以以高速操作。
随着时钟信号的频率增加，与要发送和要接收的时钟信号同步的同步信号所需的时间余量逐渐减小。发送同步信号的发送器件和接收同步信号的接收器件可以通过信号传输线耦接。在传输同步信号的信号传输线中引起的延迟时间与在传输时钟信号的信号传输线中引起的延迟时间之间的差异可能进一步减小这样的时间余量。
发明内容
在一个实施例中，一种半导体装置可以包括：发送器件，其被配置为：与时钟信号同步地输出发送信号作为输出信号，并且基于操作信息信号，在第一时间和第二时间中的一个处输出所述输出信号，所述第二时间比所述第一时间更早；以及接收器件，其被配置为：接收所述输出信号和所述时钟信号，并且基于所述操作信息信号，通过将所述输出信号延迟与第三时间和第四时间中的一个相对应的时间来生成接收信号，所述第四时间比所述第三时间更长。
在一个实施例中，一种半导体装置可以包括：发送器件，其被配置为与时钟信号同步地从发送信号生成输出信号；以及接收器件，其被配置为接收所述输出信号和所述时钟信号，并且与所述时钟信号和延迟时钟信号同步地从所述输出信号来生成接收信号，所述延迟时钟信号是通过将所述时钟信号延迟预设时间而生成。
在一个实施例中，一种半导体装置可以包括：发送器件，其被配置为：与时钟信号相对应地发送输出信号，当所述半导体装置以低频操作时在第一时间发送所述输出信号，并且当所述半导体装置以高频操作时在第二时间发送所述输出信号，所述第二时间比所述第一时间点更早，所述高频比所述低频更高；以及接收器件，其被配置为：接收所述时钟信号和所述输出信号，当所述半导体装置以低频操作时通过将所述输出信号与所述时钟信号同步来生成所述接收信号，并且当所述半导体装置以高频工作时通过将所述输出信号与延迟时钟信号同步来生成所述接收信号，所述延迟时钟信号是通过将所述时钟信号延迟预设时间而生成。
在一个实施例中，一种半导体系统可以包括：第一半导体电路，其被配置为与时钟信号同步地生成输出信号；以及第二半导体电路，其被配置为接收所述输出信号和所述时钟信号，并且与延迟时钟信号同步地从所述输出信号生成接收信号，所述延迟时钟信号是通过将所述时钟信号延迟预设时间而生成。
附图说明
图1是说明根据一个实施例的半导体装置的配置的示例表示的图。
图2是说明根据一个实施例的半导体装置的配置的示例表示的框图。
图3是说明根据一个实施例的半导体装置的配置的示例表示的图。
图4是说明根据一个实施例的半导体系统的配置的示例表示的图。
图5是说明根据一个实施例的半导体装置的配置的示例表示的图。
具体实施方式
在下文中，将通过实施例的各种示例，参照附图在以下描述用于与时钟信号同步地发送和接收信号的半导体装置。
图1是说明根据一个实施例的半导体装置1的配置的示例表示的图。在图1中，半导体装置1可以包括发送器件110和接收器件121、122和123。发送器件110可以通过将发送信号TS与时钟信号CLK同步来生成输出信号OS<1:m>(m是3或更大的整数)，并且可以将输出信号OS<1:m>发送至接收器件121、122和123。发送器件110可以经由第一信号传输线101与接收器件121、122和123耦接，并且输出信号OS<1:m>可以经由第一信号传输线101传输至接收器件121、122和123。发送器件110可以将时钟信号CLK发送至接收器件121、122和123。发送器件110可以经由第二信号传输线102与接收器件121、122和123耦接，并且时钟信号CLK可以经由第二信号传输线102传输。接收器件121、122和123可以接收输出信号OS<1:m>和时钟信号CLK。接收器件121、122和123可以经由第一信号传输线101接收输出信号OS<1:m>，并且经由第二传输线102接收时钟信号CLK。接收器件121、122和123可以与时钟信号CLK同步地从输出信号OS<1:m>生成接收信号RS1、RS2和RS3。
发送器件110可以基于半导体装置1的操作速度来调整发送输出信号OS<1:m>的时间点。接收器件121、122和123可以基于半导体装置1的操作速度来调整从输出信号OS<1:m>生成接收信号RS1、RS2和RS3的时间点。半导体装置1可以以高频来高速操作，以及可以以低频来低速操作，所述低频比所述高频更低。当半导体装置1以低频操作时，发送器件110可以在第一时间点将输出信号OS<1:m>发送至接收器件121、122和123。当半导体装置1以高频操作时，发送器件110可以在第二时间点将输出信号OS<1:m>发送至接收器件121、122和123，所述第二时间点比所述第一时间点更早。第二时间点与第一时间点之间的时间差可以是时钟信号CLK的一个周期的n倍。这里，n可以是1或更大的整数。例如，第二时间点与第一时间点之间的时间差可以是与时钟信号CLK的两个周期相对应的时间。当半导体装置1以低频操作时，接收器件121、122和123可以通过将输出信号OS<1:m>延迟与第一时间相对应的时间来生成接收信号RS1、RS2和RS3。当半导体装置1以高频操作时，接收器件121、122和123可以通过将输出信号OS<1:m>延迟与第二时间相对应的时间来生成接收信号RS1、RS2和RS3，第二时间比第一时间更长。第二时间与第一时间之间的时间差可以是第二时间点与第一时间点之间的时间差减去预设时间。随后将对预设时间进行描述。
如本文中关于参数使用的词语“预设”(例如，预设时间)意味着在参数用于过程或算法中之前确定参数的值。对于一些实施例，在过程或算法开始之前确定参数的值。在其它的实施例中，在过程或算法期间但在参数用于过程或算法之前确定参数的值。
例如，输出信号OS<1:m>可以是在不同定时被使能的多个脉冲信号。接收器件121、122和123中的每一个可以接收输出信号OS<1:m>中的分配给其的输出信号。接收器件121、122和123可以与时钟信号CLK同步地接收分别分配给它们的输出信号OS<1:m>，并且分别生成接收信号RS1、RS2和RS3。在一个实施例中，发送器件110和接收器件121、122和123可以是设置在一个半导体装置中的内部电路，第一信号传输线101和第二信号传输线102可以是内部信号总线。在另一个实施例中，发送器件110可以是第一半导体装置的内部电路，并且接收器件121、122和123可以是第二半导体装置的内部电路。第一信号传输线101和第二信号传输线102可以是外部信号总线。
图2是说明根据一个实施例的半导体装置2的配置的示例表示的框图。在图2中，半导体装置2可以包括发送器件210和接收器件220。发送器件210可以应用为图1中所示的发送器件110，接收器件220可以应用为图1中所示的接收器件121、122和123中的一个。在图2中，发送器件210可以接收发送信号TS和时钟信号CLK并且输出输出信号OS。发送器件210可以与时钟信号CLK同步地从发送信号TS生成输出信号OS。发送器件210可以基于操作信息信号FM来调整生成和/或发送输出信号OS的时间点。操作信息信号FM可以包括与半导体装置2的操作速度相关联的信息。操作信息信号FM可以包括关于半导体装置2是以高速还是低速操作的信息。例如，当半导体装置2以高频操作时，操作信息信号FM可以被使能，并且当半导体装置2以低频操作时，操作信息信号FM可以被禁止，所述低频比所述高频更低。当半导体装置2以低频操作时，发送器件210可以在第一时间点生成和/或发送输出信号OS，并且当半导体装置2以高频操作时，发送器件210可以在第二时间点生成和/或发送输出信号OS。第二时间点可以是比第一时间点更早的时间点。第二时间点与第一时间点之间的时间差可以是与时钟信号CLK的一个周期的n倍相对应的时间。
接收器件220可以接收从发送器件210发送的输出信号OS和时钟信号CLK。接收器件220可以基于输出信号OS和时钟信号CLK来生成接收信号RS。接收器件220可以基于操作信息信号FM来调整生成接收信号RS的时间点。当半导体装置2以低速操作时，接收器件220可以通过将输出信号OS延迟第一时间来生成接收信号RS。当半导体装置2以高速操作时，接收器件220可以通过将输出信号OS延迟第二时间来生成接收信号RS。第二时间可以比第一时间更长。
发送器件210和接收器件220可以经由第一信号传输线201和第二信号传输线202彼此耦接。从发送器件210生成的输出信号OS可以经由第一信号传输线201传输。时钟信号CLK可以经由第二信号传输线202传输。第一信号传输线201的负载和/或在第一信号传输线201中引起的延迟时间可以与第二信号传输线202的负载和/或在第二信号传输线202中引起的延迟时间不同。第一信号传输线201和第二信号传输线202可以具有物理负载差。而且，由于经由第一信号传输线201和第二信号传输线202传输的信号的特性彼此不同，所以可能发生第一信号传输线201和第二信号传输线202之间的失配或偏移。具体地，当半导体装置2以高频操作时，输出信号OS和时钟信号CLK的幅度和脉冲宽度可能减小，并且用于接收器件220接收输出信号OS并生成接收信号RS的时间余量可能由于所述失配或所述偏移而变得不足。因此，当半导体装置2以高频操作时，发送器件210可以在比第一时间点更早的第二时间点发送输出信号OS，并且接收器件220可以通过延迟输出信号OS来生成接收信号RS。接收器件220可以通过补偿第一信号传输线201与第二信号传输线202之间的失配或偏移来生成接收信号RS。例如，第二时间与第一时间之间的时间差可以比第一时间点与第二时间点之间的时间差更短。它们之间的差可以是预设时间。所述预设时间可以等于或长于由于第一信号传输线201与第二信号传输线202之间的失配或偏移、在第一信号传输线201中引起的延迟时间与在第二信号传输线202中引起的延迟时间之间的差。
根据半导体装置2的操作速度，接收器件220可以与时钟信号CLK同步地从输出信号OS生成接收信号RS，以及可以与延迟时钟信号CLKD同步地从输出信号OS生成接收信号RS，所述延迟时钟信号CLKD是通过将时钟信号CLK延迟预设时间生成的。当半导体装置2以低频操作时，接收器件220可以与时钟信号CLK同步地从输出信号OS生成接收信号RS。当半导体装置2以高频操作时，接收器件220可以与延迟时钟信号CLKD和时钟信号CLK同步地从输出信号OS生成接收信号RS。接收器件220可以通过将输出信号OS与延迟时钟信号CLKD同步来补偿第一信号传输线201和第二信号传输线202之间可能发生的失配或偏移。因此，输出信号OS和时钟信号CLK可以分别经由第一信号传输线201和第二信号传输线202以足够的时间余量来传输。
在图2中，发送器件210可以包括：发送延迟电路211、发送选择电路212和同步发送电路213。发送延迟电路211可以接收发送信号TS和时钟信号CLK，并且生成延迟发送信号TSD。发送延迟电路211可以通过将发送信号TS延迟与时钟信号CLK的一个周期的n倍相对应的时间来生成延迟发送信号TSD。例如，发送延迟电路211可以通过将发送信号TS延迟与时钟信号CLK的两个周期相对应的时间来生成延迟发送信号TSD。发送延迟电路211可以引起第一时间点和第二时间点之间的时间差，并且发送延迟电路211的延迟量可以对应于第一时间点和第二时间点之间的时间差。发送选择电路212可以接收发送信号TS、延迟发送信号TSD和操作信息信号FM。发送选择电路212可以基于操作信息信号FM来输出发送信号TS和延迟发送信号TSD中的一个。例如，发送选择电路212可以在操作信息信号FM被禁止时选择并输出延迟发送信号TSD，以及可以在操作信息信号FM被使能时选择并输出发送信号TS。同步发送电路213可以接收发送选择电路212的输出和时钟信号CLK。同步发送电路213可以与时钟信号CLK同步地从发送选择电路212的输出来生成输出信号OS。
在图2中，接收器件220可以包括：定时补偿电路221、接收延迟电路222、接收选择电路223和同步接收电路224。定时补偿电路221可以接收时钟信号CLK，并且可以通过将时钟信号CLK延迟预设的延迟时间来生成延迟时钟信号CLKD。接收延迟电路222可以接收输出信号OS和延迟时钟信号CLKD。接收延迟电路222可以与延迟时钟信号CLKD同步地从输出信号OS生成延迟输出信号OSD。接收延迟电路222可以引起第一时间和第二时间之间的时间差。接收延迟电路222的延迟量可以对应于通过将与发送延迟电路211的延迟量相对应的时间减去预设时间而获得的时间。接收选择电路223可以接收输出信号OS、延迟输出信号OSD和操作信息信号FM。接收选择电路223可以基于操作信息信号FM来输出输出信号OS和延迟输出信号OSD中的一个。例如，接收选择电路223可以在操作信息信号FM被禁止时选择并输出输出信号OS，以及可以在操作信息信号FM被使能时选择并输出延迟输出信号OSD。同步接收电路224可以接收接收选择电路223的输出和时钟信号CLK。同步接收电路224可以与时钟信号CLK同步地从接收选择电路223的输出生成接收信号RS。
图3是示出根据实施例的半导体装置3的配置的示例表示的图。在图3中，半导体装置3可以包括发送器件310和接收器件320。发送器件310可以是图2中所示的发送器件210的实施例，接收器件320可以是图2中所示的接收器件220的实施例。在图3中，发送器件310可以包括：第一触发器311、第二触发器312、多路复用器313和第三触发器314。第一触发器311和第二触发器312可以是与发送延迟电路211相对应的组件。多路复用器313可以是与发送选择电路212相对应的组件。第三触发器314可以是与同步发送电路213相对应的组件。第一触发器311可以经由时钟端子接收时钟信号CLK，并且经由输入端子接收发送信号TS。第一触发器311可以通过使其与时钟信号CLK同步来输出发送信号TS。例如，第一触发器311可以与时钟信号CLK的上升沿同步地输出发送信号TS。第二触发器312可以经由时钟端子接收时钟信号CLK，并且经由输入端子接收第一触发器311的输出。第二触发器312可以通过使其与时钟信号CLK同步来输出第一触发器311的输出。例如，第二触发器312可以与时钟信号CLK的上升沿同步地输出延迟发送信号TSD。多路复用器313可以基于操作信息信号FM来选择并输出发送信号TS和延迟发送信号TSD中的一个。例如，多路复用器313可以在操作信息信号FM被禁止时输出延迟发送信号TSD，以及可以在操作信息信号FM被使能时输出发送信号TS。第三触发器314可以经由时钟端子接收时钟信号CLK，并且经由输入端子接收多路复用器313的输出。第三触发器314可以通过与时钟信号CLK同步而输出多路复用器313的输出作为输出信号OS。例如，第三触发器314可以与时钟信号CLK的上升沿同步地从多路复用器313的输出生成输出信号OS。
在图3中，接收器件320可以包括：第一延迟器321、第二延迟器322、第一触发器323、第二触发器324、多路复用器325和第三触发器326。第一延迟器321和第二延迟器322可以是与定时补偿电路221相对应的组件。第一触发器323和第二触发器324可以是与接收延迟电路222相对应的组件。多路复用器325可以是与接收选择电路223相对应的组件。第三触发器326可以是与同步接收电路224相对应的组件。第一延迟器321可以接收时钟信号CLK。第一延迟器321可以延迟时钟信号CLK并且生成第一延迟时钟信号CLKD1。第二延迟器322可以接收第一延迟时钟信号CLKD1。第二延迟器322可以延迟第一延迟时钟信号CLKD1并且生成第二延迟时钟信号CLKD2。第二延迟时钟信号CLKD2可以对应于图2中所示的延迟时钟信号CLKD。第一延迟器321的延迟量和第二延迟器322的延迟量可以彼此相同或不同。与第一延迟器321和第二延迟器322的延迟量之和相对应的时间可以与所述预设时间大致相同。
第一触发器323可以经由时钟端子接收第二延迟时钟信号CLKD2，并且经由输入端子接收输出信号OS。第一触发器323可以通过使其与第二延迟时钟信号CLKD2同步来输出输出信号OS。例如，第一触发器323可以与第二延迟时钟信号CLKD2的上升沿同步地输出输出信号OS。第二触发器324可以经由时钟端子接收第一延迟时钟信号CLKD1，并且经由输入端子接收第一触发器323的输出。第二触发器324可以通过使其与第一延迟时钟信号CLKD1同步来输出第一触发器323的输出。例如，第二触发器324可以与第一延迟时钟信号CLKD1的上升沿同步地输出延迟输出信号OSD。多路复用器325可以基于操作信息信号FM来选择并输出输出信号OS和延迟输出信号OSD中的一个。例如，多路复用器325可以在操作信息信号FM被禁止时输出输出信号OS，以及可以在操作信息信号FM被使能时输出延迟输出信号OSD。第三触发器326可以经由时钟端子接收时钟信号CLK，并且经由输入端子接收多路复用器325的输出。第三触发器326可以通过使其与时钟信号CLK同步来输出多路复用器325的输出作为接收信号RS。例如，第三触发器326可以与时钟信号CLK的上升沿同步地从多路复用器325的输出生成接收信号RS。
下面将参考图3描述根据实施例的半导体装置3的操作的示例。第一触发器311和第二触发器312的延迟时间可以彼此相同，并且每个延迟时间可以是时钟信号CLK的一个周期。第三触发器314的延迟时间可以是时钟信号CLK的一个周期。假设由第三触发器314的电路特性引起的延迟时间是tTRANS。假设第一延迟器321的延迟时间是tD1，第二延迟器322的延迟时间是tD2。假设第一触发器323的延迟时间是tRF1，第二触发器324的延迟时间是tRF2。第三触发器326的延迟时间可以是时钟信号CLK的一个周期。假设由第三触发器326的电路特性引起的延迟时间是tSETUP。假设由第一信号传输线301和第二信号传输线302之间的失配或偏移引起的延迟时间是tS2C。
当半导体装置3以低频操作时，操作信息信号FM可以被禁止。发送器件310可以在第一时间点生成输出信号OS。第一触发器311和第二触发器312可以分别通过使其与时钟信号CLK同步来输出发送信号TS，并且发送选择电路313可以选择并输出延迟发送信号TSD。第三触发器314可以通过使其与时钟信号CLK同步来输出延迟发送信号TSD作为输出信号OS。因此，第一时间点可以在从发送信号TS被输入至发送器件310的时间点起经过3*tCKmin+tTRANS的时间之后。tCKmin可以是与时钟信号CLK的一个周期相对应的时间。接收选择电路325可以基于操作信息信号FM来选择并输出输出信号OS，并且第三触发器326可以通过使其与时钟信号CLK同步来输出输出信号OS作为接收信号RS。因此，第一时间可以是与1*tCKmin+tSETUP相对应的时间。因此，从发送信号TS被输入至发送器件310的时间点到接收器件320生成接收信号RS的时间点的时间tA如下。
tA＝4*tCKmin+tTRANS+tS2C+tSETUP
为了使接收器件320从与时钟信号CLK同步地从发送器件310输出的输出信号OS来与时钟信号CLK同步地准确生成接收信号RS，应满足以下条件。
tCKmin>tTRANS+tS2C+tSETUP
当半导体装置3以低频操作时，tCKmin可以足够长。因此，用于接收器件320从第一信号传输线301接收输出信号OS并生成接收信号RS的时间余量可以是充足的。然而，当半导体装置3以高频操作时，因为tCKmin变得相对较短，除了固定的tTRANS和tSETUP之外，可能需要补偿tS2C的操作。
当半导体装置3以高频操作时，操作信息信号FM可以被使能。发送选择电路313可以基于操作信息信号FM来选择并输出发送信号TS。第三触发器314可以通过使其与时钟信号CLK同步来输出发送信号TS作为输出信号OS。因此，第二时间点可以在从发送信号TS被输入至发送器件310的时间点起经过1*tCKmin+tTRANS的时间之后。第一触发器323可以通过使其与第二延迟时钟信号CLKD2同步来接收输出信号OS并输出输出信号OS，并且第二触发器324可以通过将第一触发器323的输出与第一延迟时钟信号CLKD1同步来输出延迟输出信号OSD。接收选择电路325可以基于操作信息信号FM来选择并输出延迟输出信号OSD，并且第三触发器326可以通过将延迟输出信号OSD与时钟信号CLK同步来生成接收信号RS。因此，从发送信号TS被输入至发送器件310的时间点到接收器件320生成接收信号RS的时间点的时间tB如下。
tB＝2*tCKmin+tTRANS+tS2C+tRF1+tRF2+tSETUP
这里，tRF1＝1*tCKmin–tD2，并且tRF2＝1*tCKmin–tD1。因此，tB可以表示如下。
tB＝4*tCKmin+tTRANS+tS2C–(tD1+tD2)+tSETUP
因此，可以从tA和tB推导出以下表达式。
tCKmin>tTRANS+tS2C–(tD1+tD2)+tSETUP
如在上面的表达式中，发送器件310可以在比第一时间点更早的第二时间点输出输出信号OS，并且接收器件320可以通过将输出信号OS延迟比第一时间更长的第二时间来生成接收信号RS。由于接收器件320通过预设时间来补偿定时，因此经由第一信号传输线301和第二信号传输线302传输输出信号OS和时钟信号CLK的定时余量可以延长tS2C+tD1+tD2。因此，即使tCKmin随着半导体装置3以高频操作而减小，通过以所述预设时间来确保定时余量，接收器件320也可以准确地接收经由第一信号传输线301传输的输出信号OS并且生成接收信号RS。
图4是说明根据一个实施例的半导体系统4的配置的示例表示的图。在图4中，半导体系统4可以包括第一半导体装置410和第二半导体装置420。第一半导体装置410可以提供用于第二半导体装置420操作所需的各种控制信号。第一半导体装置410可以包括各种装置。例如，第一半导体装置410可以是主机装置，诸如中央处理单元(CPU)、图形处理单元(GPU)、多媒体处理器(MMP)、数字信号处理器、应用处理器(AP)或存储器控制器。第二半导体装置420可以是例如存储装置，并且存储装置可以包括易失性存储器或非易失性存储器。易失性存储器可以包括：SRAM(静态RAM)、DRAM(动态RAM)或SDRAM(同步DRAM)，并且非易失性存储器可以包括：ROM(只读存储器)、PROM(可编程ROM)、EEPROM(电可擦除可编程ROM)、EPROM(电可编程ROM)、快闪存储器、PRAM(相变RAM)、MRAM(磁性RAM)、RRAM(电阻式RAM)或FRAM(铁电RAM)。
第二半导体装置420可以经由多个总线与第一半导体装置410耦接。多个总线可以是用于传输信号的信号传输路径、链路或通道。多个总线可以包括时钟总线401和数据总线402。时钟总线401可以是单向总线，数据总线402可以是双向总线。第二半导体装置420可以经由时钟总线401与第一半导体装置410耦接，并且经由时钟总线401接收时钟信号CLK。时钟信号CK可以包括一对或多对时钟信号。第二半导体装置420可以经由数据总线402与第一半导体装置410耦接，并且可以经由数据总线402从第一半导体装置410接收数据DQ或者将数据DQ传输至第一半导体装置410。尽管未示出，但是多个总线还可以包括命令地址总线。命令地址总线可以是单向总线。第二半导体装置420可以经由命令地址总线从第一半导体装置410接收命令地址信号。
第一半导体装置410可以包括时钟发送器411、数据发送器413和数据接收器414。时钟发送器411可以将在第一半导体装置410中生成的时钟信号CLK经由时钟总线401提供至第二半导体装置420。时钟发送器411可以基于从诸如锁相环的时钟发生电路(未示出)生成的时钟信号CLK而通过驱动时钟总线401将时钟信号CLK发送至第二半导体装置420。数据发送器413可以输出第一半导体装置410的内部数据作为数据DQ。数据发送器413可以将数据DQ经由数据总线402提供至第二半导体装置420。数据接收器414可以从第二半导体装置420接收经由数据总线402传输的数据DQ。
第二半导体装置420可以包括时钟接收器422、数据发送器423和数据接收器424。时钟接收器422可以与时钟总线401耦接，并且可以接收从第一半导体装置410经由时钟总线401传输的时钟信号CLK。数据发送器423可以将数据DQ从第二半导体装置420发送至第一半导体装置410。数据发送器423可以将数据DQ经由数据总线402提供至第一半导体装置410。数据接收器424可以接收从第一半导体装置410经由数据总线402传输的数据DQ。
第二半导体装置420可以包括：时钟发生电路431、数据输入/输出电路432和数据存储区433。时钟发生电路431可以与时钟接收器422耦接，并且可以基于经由时钟接收器422接收的时钟信号CLK来生成多个内部时钟信号INCLK。第二半导体装置420可以与内部时钟信号INCLK同步地接收从第一半导体装置410发送的数据DQ或者将数据DQ发送至第一半导体装置410。第二半导体装置420可以利用内部时钟信号INCLK来接收和/或采样经由数据总线402传输的数据DQ。
数据输入/输出电路432可以通过经由数据接收器424接收从第一半导体装置410发送的数据DQ来生成内部数据，或者可以基于内部数据生成要经由数据发送器423发送至第一半导体装置410的数据DQ。数据输入/输出电路432可以接收从时钟发生电路431生成的多个内部时钟信号INCLK。数据输入/输出电路432可以与多个内部时钟信号INCLK同步地，从内部数据生成数据DQ，或者从数据DQ生成内部数据。由数据输入/输出电路432生成的内部数据可以储存在数据存储区433中。储存在数据存储区433中的内部数据可以由数据输入/输出电路432生成为数据DQ。数据存储区433可以是包括多个存储单元的存储单元阵列。数据存储区433可以包括多个位线和多个字线，并且可以包括多个存储单元，其耦接至多个位线和多个字线彼此交叉的点。在图4中，图2和3中所示的发送器件210和310可以应用为例如时钟发送器411和数据发送器413，图2和3中所示的接收器件220和320可以应用为时钟接收器422、时钟发生电路431和数据接收器424。此外，图2和图3中所示的发送器件210和310以及接收器件220和320可以应用为数据输入/输出电路432和数据发送器423，以及可以应用为数据接收器424和数据输入/输出电路432。
图5是说明根据一个实施例的半导体装置5的配置的示例表示的图。图5说明了发送器件和接收器件分别应用为图4中所示的数据输入/输出电路432和数据发送器423的情况。在图5中，半导体装置5可以包括输出使能信号发生电路510和多个数据输出驱动器521、522和523。输出使能信号发生电路510可以用作发送器件，并且多个数据输出驱动器521、522和523可以用作接收器件。输出使能信号发生电路510可以基于内部时钟信号INCLK、命令信号CMD和潜伏时间LAT来生成多个输出使能信号OE<1:m>。命令信号CMD，其作为指示第二半导体装置420以输出数据DQ的信号，可以是例如读取信号。潜伏时间LAT可以是定义从第二半导体装置420接收命令CMD到第二半导体装置420实际输出数据DQ的时间的信息，并且潜伏时间1可以是与时钟信号CLK的一个周期相对应的时间。在接收到命令信号CMD并且经过与潜伏时间LAT相对应的时间之后，输出使能信号发生电路510可以基于内部时钟信号INCLK来顺序地使能多个输出使能信号OE<1:m>。例如，输出使能信号发生电路510可以从与LAT-5相对应的时间点起顺序地使能多个输出使能信号OE<1:m>。输出使能信号发生电路510可以与内部时钟信号INCLK同步地顺序发送多个输出使能信号OE<1:m>。
多个数据输出驱动器521、522和523可以经由第一信号传输线501与输出使能信号发生电路510耦接，并且可以接收输出使能信号OE<1:m>。此外，多个数据输出驱动器521、522和523可以经由第二信号传输线502接收内部时钟信号INCLK。多个数据输出驱动器521、522和523可以接收分别分配给它们的内部数据D1、D2和D3，并且可以基于经由第一信号传输线501接收的输出使能信号OE<1:m>来输出内部数据D1、D2和D3作为数据DQ。多个数据输出驱动器521、522和523可以与内部时钟信号INCLK同步地接收输出使能信号OE<1:m>。半导体装置5可以通过根据操作频率而定义具有不同值的潜伏时间来操作。例如，当半导体装置5以高频操作时，可以增加潜伏时间LAT的值，而当半导体装置5以低频操作时，可以减小潜伏时间LAT的值。例如，当半导体装置5以低频操作时，潜伏时间LAT可以等于或小于10，输出使能信号发生电路510可以从与LAT-5相对应的时间点起发送输出使能信号OE<1:m>，并且数据输出驱动器521、522和523可以在与LAT-2相对应的时间点完成输出使能信号OE<1:m>的接收。当半导体装置5以高频操作时，潜伏时间LAT可以大于10。在这种情况下，输出使能信号发生电路510可以从与LAT-7相对应的时间点起发送输出使能信号OE<1:m>。输出使能信号OE<1:m>可以是比当半导体装置5以低频操作时早了内部时钟信号INCLK的两个周期来输出，并且数据输出驱动器521、522和523可以在内部时钟信号INCLK的两个周期内补偿由第一信号传输线501和第二信号传输线502之间的失配或偏移引起的延迟时间。数据输出驱动器521、522和523可以补偿延迟时间，并且可以在与LAT-2相对应的时间点完成输出使能信号OE<1:m>的接收。
尽管以上已经描述了各种实施例，但是本领域技术人员将理解的是，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制本文中所述的与时钟信号同步地发送和接收信号的半导体装置。

Claims (19)

1.一种半导体装置，包括：
发送器件，其被配置为：与时钟信号同步地输出发送信号作为输出信号，以及基于操作信息信号，在第一时间和第二时间中的一个处输出所述输出信号，所述第二时间比所述第一时间更早，其中，所述第二时间和所述第一时间之间的差是所述时钟信号的一个周期的n倍，n是1或更大的整数；以及
接收器件，其被配置为：接收所述输出信号和所述时钟信号，并且基于所述操作信息信号，通过将所述输出信号延迟与第三时间和第四时间中的一个相对应的时间来生成接收信号，所述第四时间比所述第三时间更晚。
2.根据权利要求1所述的半导体装置，其中，第一信号传输线被配置为传输所述输出信号，
其中，第二信号传输线被配置为传输所述时钟信号，以及
其中，所述第四时间与所述第三时间之间的时间差是通过从所述第二时间与所述第一时间之间的时间差减去在所述第一信号传输线中引起的延迟时间和在所述第二信号传输线中引起的延迟时间而获得的时间。
3.一种半导体装置，包括：
发送器件，其被配置为与时钟信号同步地从发送信号生成输出信号；以及
接收器件，其被配置为：接收所述输出信号和所述时钟信号；通过延迟所述输出信号而与延迟时钟信号同步地生成延迟输出信号，所述延迟时钟信号是通过将所述时钟信号延迟预设时间而生成；以及通过将所述输出信号和所述延迟输出信号中的一个与所述时钟信号同步来生成接收信号。
4.根据权利要求3所述的半导体装置，其中，所述发送器件通过将所述发送信号延迟与所述时钟信号的一个周期的n倍相对应的时间来生成延迟发送信号，n是1或更大的整数，当所述半导体装置以高频操作时，所述发送器件从所述发送信号生成所述输出信号，以及当所述半导体装置以比所述高频更低的低频操作时，所述发送器件从所述延迟发送信号生成所述输出信号。
5.根据权利要求3所述的半导体装置，其中，所述发送器件包括：
发送延迟电路，其被配置为通过将所述发送信号延迟与所述时钟信号的一个周期的n倍相对应的时间来生成延迟发送信号，n是1或更大的整数；
发送选择电路，其被配置为基于与所述半导体装置的操作速度相关联的操作信息信号来输出所述发送信号和所述延迟发送信号中的一个；以及
同步发送电路，其被配置为与所述时钟信号同步地从所述发送选择电路的输出生成所述输出信号。
6.根据权利要求5所述的半导体装置，其中，所述发送延迟电路包括至少一个触发器，所述触发器通过与所述时钟信号同步地延迟所述发送信号来生成所述延迟发送信号。
7.根据权利要求3所述的半导体装置，
其中，第一信号传输线，其被配置为传输所述输出信号，
其中，第二信号传输线，其被配置为传输所述时钟信号，以及
其中，所述预设时间对应于在所述第一信号传输线中引起的延迟时间与在所述第二信号传输线中引起的延迟时间之间的差。
8.根据权利要求3所述的半导体装置，其中，所述接收器件包括：
定时补偿电路，其被配置为通过将所述时钟信号延迟所述预设时间来生成延迟时钟信号；
接收延迟电路，其被配置为与所述延迟时钟信号同步地从所述输出信号来生成延迟输出信号；
接收选择电路，其被配置为基于与所述半导体装置的操作速度相关联的操作信息信号来输出所述输出信号和所述延迟输出信号中的一个；以及
同步接收电路，其被配置为与所述时钟信号同步地从所述接收选择电路的输出生成所述接收信号。
9.根据权利要求8所述的半导体装置，其中，所述接收延迟电路包括至少一个触发器，所述触发器通过与所述延迟时钟信号同步地延迟所述输出信号来生成所述延迟输出信号。
10.一种半导体装置，包括：
发送器件，其被配置为：与时钟信号相对应地发送输出信号，当所述半导体装置以低频操作时在第一时间处发送所述输出信号，以及当所述半导体装置以高频操作时在第二时间处发送所述输出信号，所述第二时间比所述第一时间更早，所述高频比所述低频更高；以及
接收器件，其被配置为：接收所述时钟信号和所述输出信号，当所述半导体装置以低频操作时通过将所述输出信号与所述时钟信号同步来生成接收信号，以及当所述半导体装置以高频操作时通过将所述输出信号与延迟时钟信号同步来生成所述接收信号，所述延迟时钟信号是通过将所述时钟信号延迟预设时间而生成。
11.根据权利要求10所述的半导体装置，其中，所述第二时间与所述第一时间之间的时间差是所述时钟信号的一个周期的n倍，n是1或更大的整数。
12.根据权利要求10所述的半导体装置，其中，所述发送器件包括：
发送延迟电路，其被配置为通过将发送信号延迟与所述时钟信号的一个周期的n倍相对应的时间来生成延迟发送信号，n是1或更大的整数；
发送选择电路，其被配置为基于与所述半导体装置的操作速度相关联的操作信息信号来输出所述发送信号和所述延迟发送信号中的一个；以及
同步发送电路，其被配置为与所述时钟信号同步地从所述发送选择电路的输出生成所述输出信号。
13.根据权利要求12所述的半导体装置，其中，所述发送延迟电路包括至少一个触发器，所述触发器通过与所述时钟信号同步地延迟所述发送信号来生成所述延迟发送信号。
14.根据权利要求10所述的半导体装置，其中，所述接收器件包括：
定时补偿电路，其被配置为通过将所述时钟信号延迟预设时间来生成延迟时钟信号；
接收延迟电路，其被配置为与所述延迟时钟信号同步地从所述输出信号生成延迟输出信号；
接收选择电路，其被配置为基于与所述半导体装置的操作速度相关联的操作信息信号来输出所述输出信号和所述延迟输出信号中的一个；以及
同步接收电路，其被配置为与所述时钟信号同步地从所述接收选择电路的输出生成所述接收信号。
15.根据权利要求14所述的半导体装置，其中，所述接收延迟电路包括至少一个触发器，所述触发器通过与所述延迟时钟信号同步地延迟所述输出信号来生成所述延迟输出信号。
16.根据权利要求14所述的半导体装置，还包括：
第一信号传输线，其被配置为传输所述输出信号；以及
第二信号传输线，其被配置为传输所述时钟信号，
其中，所述预设时间等于或长于在所述第一信号传输线中引起的延迟时间与在所述第二信号传输线中引起的延迟时间之间的差。
17.一种半导体装置，包括：
发送器件，其被配置为与时钟信号同步地延迟发送信号以生成延迟发送信号，以及基于操作模式信号和所述时钟信号来从所述发送信号和所述延迟发送信号中的一个生成输出信号；以及
接收器件，其被配置为：接收所述输出信号和所述时钟信号；以及与所述时钟信号和延迟时钟信号同步地从所述输出信号生成接收信号，所述延迟时钟信号是通过延迟所述时钟信号而生成。
18.根据权利要求17所述的半导体装置，其中，所述发送器件与所述时钟信号同步地从所述发送信号和所述延迟发送信号中的一个生成所述输出信号。
19.根据权利要求17所述的半导体装置，其中，所述接收器件与所述延迟时钟信号同步地延迟所述输出信号以生成延迟输出信号，以及通过将所述输出信号和所述延迟输出信号中的一个与所述时钟信号同步来生成所述接收信号。
CN201811415878.6A 2018-03-21 2018-11-26 用于与时钟信号同步地发送和接收信号的半导体装置 Active CN110299161B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0032540 2018-03-21
KR1020180032540A KR20190110733A (ko) 2018-03-21 2018-03-21 클럭 신호에 동기하여 신호를 전송 및 수신하는 반도체 장치

Publications (2)

Publication Number Publication Date
CN110299161A CN110299161A (zh) 2019-10-01
CN110299161B true CN110299161B (zh) 2023-04-25

Family

ID=67984347

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811415878.6A Active CN110299161B (zh) 2018-03-21 2018-11-26 用于与时钟信号同步地发送和接收信号的半导体装置

Country Status (3)

Country Link
US (1) US10637638B2 (zh)
KR (1) KR20190110733A (zh)
CN (1) CN110299161B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7206347B1 (ja) * 2021-10-07 2023-01-17 華邦電子股▲ふん▼有限公司 同期化回路、半導体記憶装置及び同期化方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004265121A (ja) * 2003-02-28 2004-09-24 Nec Engineering Ltd スキュー補正制御方式

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3990319B2 (ja) * 2003-06-09 2007-10-10 株式会社アドバンテスト 伝送システム、受信装置、試験装置、及びテストヘッド
EP2375662B1 (en) 2005-01-20 2018-09-26 Rambus Inc. High-speed signaling systems with adaptable pre-emphasis and equalization
US7142470B2 (en) * 2005-03-22 2006-11-28 Mediatek Inc. Methods and systems for generating latch clock used in memory reading
US8819354B2 (en) 2005-06-16 2014-08-26 Lsi Corporation Feedback programmable data strobe enable architecture for DDR memory applications
ITBO20060031A1 (it) * 2006-01-18 2007-07-19 Marposs Spa Sistema e metodo di trasmissione a distanza di segnali via etere per sonde di controllo
US7543090B2 (en) * 2007-01-29 2009-06-02 Via Technologies, Inc. Double-pumped/quad-pumped variation mechanism for source synchronous strobe lockout
US8116415B2 (en) * 2007-10-02 2012-02-14 Panasonic Corporation Semiconductor integrated circuit, communication apparatus, information playback apparatus, image display apparatus, electronic apparatus, electronic control apparatus and mobile apparatus
JP4438857B2 (ja) * 2007-12-11 2010-03-24 ソニー株式会社 通信システム、受信装置、および受信方法
JP5793253B2 (ja) * 2013-04-30 2015-10-14 株式会社フジクラ 送信装置、受信装置、送受信システム、送信方法、及び受信方法
KR102125475B1 (ko) * 2014-03-27 2020-06-24 에스케이하이닉스 주식회사 반도체 장치를 위한 출력 제어 회로 및 이를 포함하는 출력 구동 회로
KR20160104958A (ko) * 2015-02-27 2016-09-06 에스케이하이닉스 주식회사 데이터 전송 회로

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004265121A (ja) * 2003-02-28 2004-09-24 Nec Engineering Ltd スキュー補正制御方式

Also Published As

Publication number Publication date
US20190296887A1 (en) 2019-09-26
US10637638B2 (en) 2020-04-28
KR20190110733A (ko) 2019-10-01
CN110299161A (zh) 2019-10-01

Similar Documents

Publication Publication Date Title
KR102367967B1 (ko) 명령 지연 조절 회로를 포함하는 장치 및 방법
US8185760B2 (en) Memory controller device, control method for memory controller device and data reception device
US9570130B2 (en) Memory system and memory physical layer interface circuit
US9543968B2 (en) Output control circuit for semiconductor apparatus and output driving circuit including the same
CN111913895B (zh) 内存存取接口装置
US7178048B2 (en) System and method for signal synchronization based on plural clock signals
CN108008763B (zh) 时钟发生电路以及使用其的半导体器件和系统
CN110299161B (zh) 用于与时钟信号同步地发送和接收信号的半导体装置
US8300483B2 (en) Timing adjustment circuit, timing adjustment method, and correction value computing method
US9443570B1 (en) Memory apparatus with training function and memory system using the same
CN110391819B (zh) 接收电路、包括其的半导体装置和使用其的半导体系统
KR20180053835A (ko) 수신 회로, 이를 포함하는 반도체 장치 및 시스템
US9374096B2 (en) Semiconductor apparatus and semiconductor system including the same, and method of operating the same
KR100800139B1 (ko) 디엘엘 장치
US10678725B2 (en) Interface circuit relating to variable delay, and semiconductor apparatus and system including the same
US8593892B2 (en) Semiconductor device and system
KR20100097927A (ko) 지연 동기 루프 및 이를 포함하는 전자 장치
US7876140B2 (en) Signal adjusting system and signal adjusting method
CN108874710B (zh) 包括时钟发生电路的半导体器件及使用其的半导体系统
CN111162778B (zh) 包括时钟路径的半导体装置及包括该装置的半导体系统
US7349290B2 (en) Semiconductor memory device
KR20230014613A (ko) 메모리 장치, 메모리 시스템 및 메모리 장치의 동작 방법
KR100800138B1 (ko) 디엘엘 장치
JP2016178359A (ja) Ｌｖｄｓドライバ及び信号遅延量調整方法
JP2013219641A (ja) データ伝送装置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant