JP4438857B2 - 通信システム、受信装置、および受信方法 - Google Patents
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Description
本発明は、たとえば非圧縮の画像の画素データを一方向に高速伝送することができる、ＨＤＭＩ（High Definition Multimedia Interface）などの通信インタフェースを有する通信システム、電子機器、および受信方法に関するものである。
ＨＤＭＩの仕様書「High-Definition Multimedia Interface Specification Version 1.3a」はＨＤＭＩ ＬＬＣ (http://www.hdmi.org/)から配布されている。
そして、ＨＤＭＩの規格上では、トランスミッタ（Transmitter）機器をソース（Source）機器、レシーバ（Receiver）機器をシンク（Sink）機器と表記する。
そして、ＨＤＭＩの規格上では、トランスミッタ（Transmitter）機器をソース（Source）機器、レシーバ（Receiver）機器をシンク（Sink）機器と表記する。
ＨＤＭＩソースとＨＤＭＩシンクは、複数の信号線を含むＨＤＭＩケーブルが接続されるＨＤＭＩコネクタを有している。このＨＤＭＩコネクタはデジタル信号で画像データと音声データを伝送するためのコネクタである。
ＨＤＭＩの仕様書において、ＨＤＭＩについては、画素データと音声データを、高速でＨＤＭＩソースからＨＤＭＩシンクに、一方向に伝送するＴＭＤＳ(Transition Minimized Differential Signaling)チャンネルや、ＨＤＭＩソースとＨＤＭＩシンクとの間で双方向の通信を行うためのＣＥＣライン(Consumer Electronics Control Line)等が、規定されている。
このように、ＴＭＤＳはＨＤＭＩにおいて広帯域の映像・音声多重化信号の伝送に用いら、１対の差動ピクセルクロックと３対の差動シリアルデータから形成されている。
３対のシリアルデータ信号は、送信機において共通のＰＬＬ(Phase Locked Loop)が生成したＶＣＯ(Voltage Controlled Oscillator)クロックによって同期がとられた信号である。したがって、３対のシリアルデータは、伝送路の遅延時間差による位相差をもっているものの相互の位相関係はほぼ固定されており基本周波数もジッタの成分もよく一致している。
３対のシリアルデータ信号は、送信機において共通のＰＬＬ(Phase Locked Loop)が生成したＶＣＯ(Voltage Controlled Oscillator)クロックによって同期がとられた信号である。したがって、３対のシリアルデータは、伝送路の遅延時間差による位相差をもっているものの相互の位相関係はほぼ固定されており基本周波数もジッタの成分もよく一致している。
しかしながら、ピクセルクロックだけはＰＬＬのＶＣＯクロックで同期が取られることなくＰＬＬに入力された基準クロックがそのまま出力されていることが多い。
したがって、ピクセルクロックはシリアルデータとは異なるジッタ成分をもち、クロックとデータの位相は常に動的にゆらいでいる。
したがって、ピクセルクロックはシリアルデータとは異なるジッタ成分をもち、クロックとデータの位相は常に動的にゆらいでいる。
このような信号群を受信しシリアルデータ信号各々を正しく再生する受信機においては、ピクセルクロックをリファレンスクロックとしてＰＬＬ逓倍回路で生成したクロックの位相をデータに合わせて調整する移相回路を用いることが多い（たとえば非特許文献１参照）。この方式は、クロックデータリカバリ(Clock Data Recovery:CDR)と呼ばれる。
図１は、非特許文献１に開示された回路をブロック構成として示す図である。
図１の回路１は、ＰＬＬ２、クロック移相器３−０，３−１，３−２、サンプラー４−０，４−１，４−２、およびデジタルフィルタ５−０，５−１，５−２を有する。
入力ピクセルクロック信号ＩＰＣＫは、移相周波数検出器（PFD）２１、ローパスフィルタ（LPF）２２、ＶＣＯ２３、分周器２４からなるＰＬＬ２で逓倍されＶＣＯクロックＶＣＫとなる。
このＶＣＯクロックＶＣＫは単相のことも、特定の位相差を保った多相クロックの組のこともある。
ＶＣＯクロックＶＣＫは、シリアルデータ信号のビットレートに等しい周波数をもつが、入力ピクセルクロック信号ＩＰＣＫの持っていたジッタ成分とＰＬＬ２のジッタ特性で決まるジッタをもち、シリアルデータ信号が持っているジッタとは異なる。
したがって、ＶＣＯクロックＶＣＫとシリアルデータ信号の位相差は常に揺らいでいることになり、ＶＣＯクロックＶＣＫをそのままサンプラー４−０〜４−２に与えたのではサンプラーは正しいデータを安定に取り込むことができない。
そこで、ＶＣＯ２３とサンプラー４−０〜４−２の間にクロック移相器３−０〜３−２を設けてサンプラー４−０〜４−２が安定にシリアルデータを受信することのできる移相クックＳＣＫ０，ＳＣＫ１，ＳＣＫ２を発生する。
このＶＣＯクロックＶＣＫは単相のことも、特定の位相差を保った多相クロックの組のこともある。
ＶＣＯクロックＶＣＫは、シリアルデータ信号のビットレートに等しい周波数をもつが、入力ピクセルクロック信号ＩＰＣＫの持っていたジッタ成分とＰＬＬ２のジッタ特性で決まるジッタをもち、シリアルデータ信号が持っているジッタとは異なる。
したがって、ＶＣＯクロックＶＣＫとシリアルデータ信号の位相差は常に揺らいでいることになり、ＶＣＯクロックＶＣＫをそのままサンプラー４−０〜４−２に与えたのではサンプラーは正しいデータを安定に取り込むことができない。
そこで、ＶＣＯ２３とサンプラー４−０〜４−２の間にクロック移相器３−０〜３−２を設けてサンプラー４−０〜４−２が安定にシリアルデータを受信することのできる移相クックＳＣＫ０，ＳＣＫ１，ＳＣＫ２を発生する。
クロック移相器３−０〜３−２は、位相の変化量が何段階かで可変になっており、変化量はサンプラー４−０〜４−２によって採取された移相クロックＳＣＫとシリアルデータの位相関係の情報をフィルタ操作、主に積分操作することによって得るフィードバック制御によって決定される。
移相クロックとシリアルデータの位相関係の情報を取得する仕組みとしては、特許文献１等に開示されている。
ＦＵＪＩＴＳＵ．５３．１、ｐ４７−５３（０１，２００２）［http://img.jp.fujitsu.com/downloads/jp/jmag/vol53-1/paper10.pdf］ 特許第３２３９５４３号公報
移相クロックとシリアルデータの位相関係の情報を取得する仕組みとしては、特許文献１等に開示されている。
ＦＵＪＩＴＳＵ．５３．１、ｐ４７−５３（０１，２００２）［http://img.jp.fujitsu.com/downloads/jp/jmag/vol53-1/paper10.pdf］
このＣＤＲの欠点は、ＶＣＯクロックＶＣＫとシリアルデータの相対位相が高速で変化する、すなわち高周波の相対ジッタ成分をもつ場合に移相クロックを正確にシリアルデータの位相に追従させられなくなることである。
ＨＤＭＩでは、ピクセルクロックとシリアルデータの相対ジッタに数ＭＨzで0.3[UIp-p]（1[UI]はシリアルデータ１ビットの時間）があるような信号でも正しく受信機が動作することを要求している。
たとえば、４ＭＨzの正弦波状に位相が0.3[UIp-p]変化するような相対ジッタがあるとすると、最も急峻に位相が変化している時間帯では80[ns]ほどの間に1/4[UI]の移相変化が生じる。
たとえば、４ＭＨzの正弦波状に位相が0.3[UIp-p]変化するような相対ジッタがあるとすると、最も急峻に位相が変化している時間帯では80[ns]ほどの間に1/4[UI]の移相変化が生じる。
ところが、ＴＭＤＳのシリアルデータはコード化されていて最悪10ビットに１回しかデータが遷移しない。シリアルデータとクロックの位相を比較する機会はデータの遷移のときにしか無いわけで、たとえばＴＭＤＳのレートが250[Mbps]の時には最悪40[ns]に１回しか位相比較の機会が無い。
このような場合、比較のたびに前回の比較より位相差が1/8[UI]も変化してしまうことになる。移相器の分解能は通常1/16〜1/64であるからこの移相変化量は分解能の2〜8倍に相当する。
上述した特許文献１の回路では移相量を増すべきか減ずるべきかの判定はできるが、分解能の何倍で変化させるかは判定できない。
上述した特許文献１の回路では移相量を増すべきか減ずるべきかの判定はできるが、分解能の何倍で変化させるかは判定できない。
分解能単位で１単位の増減であれば移相クロックはこのような高速の相対ジッタに追従はできないし、数単位を一気に増減するとした場合、高分解能による細かい位相制御ができなくなる。
位相量を分解能の何単位にすべきか判別するためのサンプラーはきわめて複雑で、その出力を処理して移相器に移相量をフィードバックするフィルタも複雑化する。
位相量を分解能の何単位にすべきか判別するためのサンプラーはきわめて複雑で、その出力を処理して移相器に移相量をフィードバックするフィルタも複雑化する。
本発明は、クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能な通信システム、受信装置、および受信方法を提供することにある。
本発明の第１の観点の通信システムは、複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を送信する送信装置と、上記送信装置から送信された複数のシリアルデータ信号と、上記クロック信号を受信すする受信装置と、を有し、上記受信装置は、受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と、を含む。
本発明の第２の観点は、複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を受信する受信装置であって、受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器とを有する。
好適には、上記再生クロックに同期して上記一のシリアルデータ信号を再生する再生回路を有し、上記位相同期回路は、上記再生クロックを生成する電圧制御発振器と、上記再生クロックの周波数を分周する分周器と、上記分周器による上記再生クロックと受信した上記クロック信号との位相を比較する位相比較器と、上記分周器による上記再生クロックと受信した上記クロック信号との周波数を比較し、その周波数差があらかじめ設定した閾値より大きいときアラーム信号を出力する周波数比較器と、少なくとも上記アラーム信号を受けると、上記位相比較器、上記電圧制御発振器、および上記分周器により形成される位相同期ループに上記位相比較器の出力信号をフィードバックし、上記アラーム信号がないときは、上記再生回路によるシリアルデータ信号をフィードバックする選択回路と、を含む。
好適には、上記選択回路は、電源投入時またはリセット時には、上記アラーム信号の有無にかかわらず位相同期ループに上記位相比較器の出力信号をフィードバックする。
好適には、受信した他のシリアルデータ信号を、上記移相器による移相クロックに同期してシリアルデータ信号を再生する第２の再生回路をさらに有する。
好適には、上記第２の再生回路の出力信号を対応する上記移相器に移相フィードバックさせるデジタルフィルタを有する。
好適には、上記再生クロックに受けて、上記一のシリアルデータ信号を再生する再生回路に位相クロックを供給する移相器を含み、上記選択回路は、上記アラーム信号がないときは、上記位相同期ループに複数の上記再生回路によるシリアルデータ信号の位相情報の和をフィードバックする。
好適には、複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせるデジタルフィルタを有する。
好適には、上記分周器による再生クロック、および上記各再生回路の再生シリアルデータ信号を入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、を含む。
好適には、上記分周器による再生クロック、および上記各再生回路の再生シリアルデータ信号を入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせる複数のデジタルフィルタと、を含む。
好適には、上記分周器による再生クロック、および受信した複数の再生シリアルデータ信号をそのまま入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、を含む。
好適には、上記分周器による再生クロック、および受信した複数の再生シリアルデータ信号をそのまま入力する後段受信回路を有し、上記後段受信回路は、受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせる複数のデジタルフィルタと、を含む。
好適には、受信した上記クロック信号、および上記複数のシリアルデータ信号の入力段の少なくともいずれかにケーブルイコライザが配置されている。
本発明の第３の観点は、複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を受信する受信方法であって、受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成し、上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする。
本発明によれば、送信装置から、複数の位相同期したシリアルデータ信号と、このシリアルデータ信号に周波数同期したクロック信号が送信され、受信装置で受信される。
受信装置においては、位相同期回路で受信したクロック信号で周波数を粗調整した後、複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックが生成される。また、移相器においては、再生クロックから位相が移相されて他のシリアルデータ信号に位相ロックされる。
受信装置においては、位相同期回路で受信したクロック信号で周波数を粗調整した後、複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックが生成される。また、移相器においては、再生クロックから位相が移相されて他のシリアルデータ信号に位相ロックされる。
本発明によれば、クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能となる。
以下に本発明の実施形態を図面に関連付けて説明する。
図２は、本発明の一実施形態に係る通信システムの基本的な構成を示す図である。
本通信システム１００は、たとえば画素データと音声データを、高速でＨＤＭＩソース(送信装置)からＨＤＭＩシンク（受信装置）に、一方向に伝送するＴＭＤＳ(Transition Minimized Differential Signaling)チャンネルを含んで構成される。
また、通信システム１００は、１本の通信ケーブルで映像と音声のデータ伝送と接続機器情報の交換および認証、機器制御データの通信、並びにＬＡＮ通信を行うシステムとして構成可能である。
また、通信システム１００は、１本の通信ケーブルで映像と音声のデータ伝送と接続機器情報の交換および認証、機器制御データの通信、並びにＬＡＮ通信を行うシステムとして構成可能である。
本通信システム１００は、送信装置２００と受信装置３００により構成されている。
送信装置２００は、複数の位相同期したシリアルデータ信号ＳＤＴ０〜ＳＴＤ２と、シリアルデータ信号ＳＤＴ０〜ＳＤＴ２に周波数同期したクロック信号であるピクセルクロック信号ＰＣＫを受信装置３００に送信する。
受信装置３００は、受信し入力したピクセルクロック信号ＰＣＫで周波数を粗調整した後、複数のシリアルデータ信号ＳＤＴ０〜ＳＤＴ２のうちの一のシリアルデータ信号、たとえばシリアルデータ信号ＳＤＴ０に位相同期した再生クロックを生成する位相同期回路(ＰＬＬ)と、再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と、を含んで構成されている。
送信装置２００は、複数の位相同期したシリアルデータ信号ＳＤＴ０〜ＳＴＤ２と、シリアルデータ信号ＳＤＴ０〜ＳＤＴ２に周波数同期したクロック信号であるピクセルクロック信号ＰＣＫを受信装置３００に送信する。
受信装置３００は、受信し入力したピクセルクロック信号ＰＣＫで周波数を粗調整した後、複数のシリアルデータ信号ＳＤＴ０〜ＳＤＴ２のうちの一のシリアルデータ信号、たとえばシリアルデータ信号ＳＤＴ０に位相同期した再生クロックを生成する位相同期回路(ＰＬＬ)と、再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と、を含んで構成されている。
以下、本実施形態の特徴的な構成を有する受信装置３００の構成および機能について具体的に説明する。
図３は、本発明の第１の実施形態に係る受信装置の構成を示す図である。
図３の受信装置３００Ａは、ＰＬＬ（位相同期回路）３１０、クロック移相器３２１，３２２、再生回路としてのサンプラー３３０，３３１，３３２、およびデジタルフィルタ３４１，３４２により構成されている。
この構成では、サンプラー３３１，３３２が第２の再生回路に相当する。
この構成では、サンプラー３３１，３３２が第２の再生回路に相当する。
ＰＬＬ３１０は、図３に示すように、位相周波数比較器（ＰＦＤ）３１１、ＬＰＦ（ローパスフィルタ）３１２、ＶＣＯ３１３、分周器３１４、周波数比較器３１５、選択回路３１６、および切替回路３１７を有する。
ＰＦＤ３１１は、入力ピクセルクロック信号ＩＰＣＫの位相（周波数）と位相同期ループにおいて分周器３１４で分周された再生クロック（ＶＣＯクロック)ＤＶＣＫの位相（周波数）を比較し、その結果を切替回路３１７に出力する。
ＬＰＦ３１２は、切替回路３１７によりＰＦＤ３１１の出力またはサンプラー３３０の出力信号のいずれかを受けて所定レベルの制御電圧ＶＣＴＬをＶＣＯ３１３に供給する。
ＶＣＯ３１３は、ＬＰＦ３１２による制御電圧ＶＣＴＬに応じた周波数で発振してＶＣＯクロック（再生クロック）ＶＣＫを分周器３１４、クロック移相器３２１，３２２、およびサンプラー３３０に供給する。
分周器３１４は、ＶＣＯ３１３により供給されるＶＣＯクロックＶＣＫの周波数を１０分の１に分周（１０逓倍）したＶＣＯクロックＤＶＣＫをＰＦＤ３１１および周波数比較器３１５に出力する。
周波数比較器３１５は、入力ピクセルクロック信号ＩＰＣＫの周波数と位相同期ループにおいて分周器３１４で分周された再生クロック（ＶＣＯクロック)ＤＶＣＫの周波数との差があらかじめ設定した閾値ＶＴＨより大きい場合にアラーム信号ＡＬＲＭを生成して選択回路３１６に出力する。
選択回路３１６は、周波数比較器３１５からアラーム信号ＡＬＲＭを受けると、ＰＦＤ３１１の出力を選択してＬＰＦ３１２に入力させるように切替信号Ｓ３１６を切替回路３１７に出力する。
選択回路３１６は、リセット信号ＲＳＴを受けたとき、あるいは電源投入時等においても、ＰＦＤ３１１の出力を選択してＬＰＦ３１２に入力させるように切替信号Ｓ３１６を切替回路３１７に出力する。
一方、選択回路３１６は、アラーム信号ＡＬＲＭ、またはリセット信号ＲＳＴが入力されず、あるいは電源投入時でない場合には、サンプラー３３０の出力を選択してＬＰＦ３１２に入力させるように切替信号Ｓ３１６を切替回路３１７に出力する。
選択回路３１６は、リセット信号ＲＳＴを受けたとき、あるいは電源投入時等においても、ＰＦＤ３１１の出力を選択してＬＰＦ３１２に入力させるように切替信号Ｓ３１６を切替回路３１７に出力する。
一方、選択回路３１６は、アラーム信号ＡＬＲＭ、またはリセット信号ＲＳＴが入力されず、あるいは電源投入時でない場合には、サンプラー３３０の出力を選択してＬＰＦ３１２に入力させるように切替信号Ｓ３１６を切替回路３１７に出力する。
切替回路３１７は、選択回路３１６の切替信号Ｓ３１６に応じてＰＦＤ３１１の出力またはサンプラー３３０の出力のいずれかを選択してＬＰＦ３１２に入力させる。
クロック移相器３２１は、ＶＣＯ３１３により供給されるＶＣＯクロックＶＣＫから位相を半固定で移相して移相クロックＳＣＫ１をサンプラー３３１に出力する。
クロック移相器３２１は、デジタルフィルタ３４１による信号に応じて最適な移相クロックＳＣＫ１を生成する。
クロック移相器３２１は、デジタルフィルタ３４１による信号に応じて最適な移相クロックＳＣＫ１を生成する。
クロック移相器３２２は、ＶＣＯ３１３により供給されるＶＣＯクロックＶＣＫから位相を半固定で移相して移相クロックＳＣＫ２をサンプラー３３２に出力する。
クロック移相器３２２は、デジタルフィルタ３４２による信号に応じて最適な移相クロックＳＣＫ２を生成する。
クロック移相器３２２は、デジタルフィルタ３４２による信号に応じて最適な移相クロックＳＣＫ２を生成する。
サンプラー３３０は、ＶＣＯ３１３により供給されるＶＣＯクロックＶＣＫに同期して入力シリアルデータ信号ＳＤＴ０をサンプリングして再生シリアルデータ信号ＲＳＤＴ０を生成し、またこの信号をＰＬＬ３１０の切替回路３１７に供給する。
サンプラー３３１は、ＶＣＯ３１３により供給されるＶＣＯクロックＶＣＫに同期して入力シリアルデータ信号ＳＤＴ１をサンプリングして再生シリアルデータ信号ＲＳＤＴ１を生成し、またこの信号をデジタルフィルタ３４０に供給する。
サンプラー３３２は、ＶＣＯ３１３により供給されるＶＣＯクロックＶＣＫに同期して入力シリアルデータ信号ＳＤＴ２をサンプリングして再生シリアルデータ信号ＲＳＤＴ２を生成し、またこの信号をデジタルフィルタ３４１に供給する。
本実施形態におけるＰＬＬ３１０は、受信し入力したピクセルクロック信号ＩＰＣＫで周波数を粗調整した後、複数のシリアルデータ信号ＳＤＴ０〜ＳＤＴ２のうちの一のシリアルデータ信号ＳＤＴ０に位相同期したＶＣＯクロック（再生クロック）ＶＣＫを生成する機能を有している。
すなわち、本実施形態におけるＰＬＬ３１０は、クロック逓倍機能に加えて入力シリアルデータ信号ＳＤＴ０のサンプラー３３０からの位相情報にもとづく位相ロックの機能を有する。
その機能は、切替回路３１７がＶＣＯ３１３に対してＶＣＯクロックＶＣＫの分周を入力ピクセルクロック信号ＩＰＣＫとＰＦＤ３１１で周波数位相比較した結果をフィードバックするか、あるいはサンプラー３３０からのＶＣＯクロックＶＣＫと入力シリアルデータ信号ＳＤＴ０の位相差信号をフィードバックするかで決まり、通常動作時はサンプラー３３０からのフィードバックを用いる。
すなわち，通常状態では入力ピクセルクロック信号ＩＰＣＫはＰＬＬ３１０の動作に関与しないのでピクセルクロック信号ＰＣＫがシリアルデータに対してどのような相対ジッタを持っていようともＰＬＬ３１０の動作に関与しない。
すなわち，通常状態では入力ピクセルクロック信号ＩＰＣＫはＰＬＬ３１０の動作に関与しないのでピクセルクロック信号ＰＣＫがシリアルデータに対してどのような相対ジッタを持っていようともＰＬＬ３１０の動作に関与しない。
この状態でＶＣＯクロックＶＣＫがシリアルデータ信号ＳＤＴ０にロックし続ければ問題ないが、稀にこのＰＬＬ３１０はハーモニックロックと言う不正な状態に落ち込むことがある。
これは実はシリアルデータ信号が「００１１」の繰り返しであるのにそれを「０００１１１」の繰り返しであるかのように解釈する１．５倍の周波数にＶＣＯクロックＶＣＫがロックしてしまう現象である。
この状態から受信装置が自立的に正常な状態に復帰するために、本実施形態ではＶＣＯクロックＶＣＫの分周と入力ピクセルクロック信号ＩＰＣＫの周波数の差が閾値ＶＴＨを超えた場合にアラーム信号ＡＬＲＭを立てる（出力する）周波数比較器３１５を用いている。
アラーム信号ＡＬＲＭが立つと選択回路３１６はＶＣＯ３１３が略正しい周波数に引き込まれるまで一時的にＰＦＤ３１１からのフィードバックを選択した後、サンプラー３３０からのフィードバックに切り替える。
このＶＣＯ３１３の粗調整は受信装置の立ち上がりやリセット解除後にも実施する。この様なＶＣＯの粗調整がハーモニックロック防止に有効な手段であることは特許文献２（特許第３６６１８９０号公報）に開示されている。
これは実はシリアルデータ信号が「００１１」の繰り返しであるのにそれを「０００１１１」の繰り返しであるかのように解釈する１．５倍の周波数にＶＣＯクロックＶＣＫがロックしてしまう現象である。
この状態から受信装置が自立的に正常な状態に復帰するために、本実施形態ではＶＣＯクロックＶＣＫの分周と入力ピクセルクロック信号ＩＰＣＫの周波数の差が閾値ＶＴＨを超えた場合にアラーム信号ＡＬＲＭを立てる（出力する）周波数比較器３１５を用いている。
アラーム信号ＡＬＲＭが立つと選択回路３１６はＶＣＯ３１３が略正しい周波数に引き込まれるまで一時的にＰＦＤ３１１からのフィードバックを選択した後、サンプラー３３０からのフィードバックに切り替える。
このＶＣＯ３１３の粗調整は受信装置の立ち上がりやリセット解除後にも実施する。この様なＶＣＯの粗調整がハーモニックロック防止に有効な手段であることは特許文献２（特許第３６６１８９０号公報）に開示されている。
周波数比較器３１５の閾値ＶＴＨを適切に設定してピクセルクロック信号ＰＣＫとＶＣＯクロックＶＣＫの位相差の揺らぎを許容してやれば、既存の技術では移相器が追従できなかったような大きく高速の相対ジッタに対しても問題なくシリアルデータ信号ＳＤＴ０の受信を継続できる。
図４は、本実施形態に係る受信装置おける一連の機能制御のフローチャートを示す図である。
本実施形態においては、電源投入もしくはリセット解除が行われると（ＳＴ０）、ＰＦＤ３１１の出力をループに含むＰＦＤフィードバックによりＶＣＯ３１３の発振周波数の粗調整を行う（ＳＴ１）。
次に、サンプラー３３０の出力をループに含むサンプラーフィードバックによるＶＣＯ３１３の発振周波数のロックへ移行する（ＳＴ２）。
そして、クロック移相器３２１，３２２、サンプラー３３１，３３２、デジタルフィルタ３４１，３４２による移相フィードバックによる移相量調整を行う（ＳＴ３）。
そして、移相量を固定する（ＳＴ４）。
この状態で周波数比較器３１５からのアラーム信号ＡＬＲＭの有無を判断する（ＳＴ５）。
ステップＳＴ５において、アラーム信号ＡＬＲＭがある（出力された）と判断した場合には、ＰＬＬ３１０はハーモニックロックと言う不正な状態に落ち込むものと判断し、ステップＳＴ１の処理に移行する。
次に、サンプラー３３０の出力をループに含むサンプラーフィードバックによるＶＣＯ３１３の発振周波数のロックへ移行する（ＳＴ２）。
そして、クロック移相器３２１，３２２、サンプラー３３１，３３２、デジタルフィルタ３４１，３４２による移相フィードバックによる移相量調整を行う（ＳＴ３）。
そして、移相量を固定する（ＳＴ４）。
この状態で周波数比較器３１５からのアラーム信号ＡＬＲＭの有無を判断する（ＳＴ５）。
ステップＳＴ５において、アラーム信号ＡＬＲＭがある（出力された）と判断した場合には、ＰＬＬ３１０はハーモニックロックと言う不正な状態に落ち込むものと判断し、ステップＳＴ１の処理に移行する。
次に、ＣＤＲ方式を採用した通信システムのジッタについて考察する。
図５は、本第１の実施形態の受信装置を備えた通信システムにおけるジッタについて説明するための図である。
図６は、図５の比較として示す図であって、既存の受信装置を備えた通信システムにおけるジッタについて説明するための図である。
図６は、図５の比較として示す図であって、既存の受信装置を備えた通信システムにおけるジッタについて説明するための図である。
まず、既存の通信システムについて、図６に関連付けて考察する。
既存のＣＤＲでは、受信装置側のＰＬＬ（図ではＰＬＬ２）の帯域が送信装置側のＰＬＬ（図ではＰＬＬ１）より大きくても小さくても、その差の周波数帯に相対ジッタが大きな成分を持つ可能性があり、移相器はこれを吸収する必要がある。
別個に製造される送信装置と受信装置でＰＬＬの帯域を完全に一致させることは困難である。
再生クロック（ＶＣＯクロック）とシリアルデータの相対ジッタ成分は、図６（Ｅ）に示しように、ピクセルクロックジッタと送信装置側ＰＬＬの発生ジッタ、並びに、送信装置側ＰＬＬの発生ジッタと受信装置側ＰＬＬの発生ジッタとなる。
既存のＣＤＲでは、受信装置側のＰＬＬ（図ではＰＬＬ２）の帯域が送信装置側のＰＬＬ（図ではＰＬＬ１）より大きくても小さくても、その差の周波数帯に相対ジッタが大きな成分を持つ可能性があり、移相器はこれを吸収する必要がある。
別個に製造される送信装置と受信装置でＰＬＬの帯域を完全に一致させることは困難である。
再生クロック（ＶＣＯクロック）とシリアルデータの相対ジッタ成分は、図６（Ｅ）に示しように、ピクセルクロックジッタと送信装置側ＰＬＬの発生ジッタ、並びに、送信装置側ＰＬＬの発生ジッタと受信装置側ＰＬＬの発生ジッタとなる。
次に、本実施形態に係る通信システムについて、図５に関連付けて考察する。
本発明の実施形態に係るＣＤＲでは、受信装置側ＰＬＬ（図ではＰＬＬ２）の帯域が送信装置側ＰＬＬ（図ではＰＬＬ１）の帯域より大きければ、相対ジッタはＰＬＬが発する小さなジッタだけとなり、移相器はシリアルデータ同士の伝播遅延差を吸収するだけでよい。
送信装置より受信装置のＰＬＬ帯域を広くとることは製造上容易である。
再生クロック（ＶＣＯクロック）とシリアルデータの相対ジッタ成分は、図５（Ｅ）に示しように、送信装置側ＰＬＬの発生ジッタと受信装置側ＰＬＬの発生ジッタだけとなる。
本発明の実施形態に係るＣＤＲでは、受信装置側ＰＬＬ（図ではＰＬＬ２）の帯域が送信装置側ＰＬＬ（図ではＰＬＬ１）の帯域より大きければ、相対ジッタはＰＬＬが発する小さなジッタだけとなり、移相器はシリアルデータ同士の伝播遅延差を吸収するだけでよい。
送信装置より受信装置のＰＬＬ帯域を広くとることは製造上容易である。
再生クロック（ＶＣＯクロック）とシリアルデータの相対ジッタ成分は、図５（Ｅ）に示しように、送信装置側ＰＬＬの発生ジッタと受信装置側ＰＬＬの発生ジッタだけとなる。
すなわち、シリアルデータ信号ＳＤＴ１とシリアルデータ信号ＳＤＴ２は、送信装置２００にてシリアルデータ信号ＳＤＴ０と同じＰＬＬのＶＣＯクロックＶＣＫで同期していたことから、伝送路の遅延差による固定の位相差はあってもジッタの成分はほぼ同一である。
したがって、シリアルデータ信号ＳＤＴ０にロックしたＶＣＯクロックＶＣＫを移相することでシリアルデータ信号ＳＤＴ１とシリアルデータ信号ＳＤＴ２の受信に最適な移相クロックを作るに当たってその移相器の追従性能は低くてもかまわない。
したがって、シリアルデータ信号ＳＤＴ０にロックしたＶＣＯクロックＶＣＫを移相することでシリアルデータ信号ＳＤＴ１とシリアルデータ信号ＳＤＴ２の受信に最適な移相クロックを作るに当たってその移相器の追従性能は低くてもかまわない。
現実には伝送路遅延の温度ドリフトによるわずかな変動はあるが無視しうる量であることが多いので、受信開始直後に移相量のフィードバックが安定した段階でフィードバックを停止して移相量を固定化しても問題ない。
移相フィードバックに必要なデジタルフィルタを停止することは省電力化に寄与する。
移相フィードバックに必要なデジタルフィルタを停止することは省電力化に寄与する。
図７は、本発明の第２の実施形態に係る受信装置の構成を示す図である。
本第２の実施形態に係る受信装置３００Ｂが第１の実施形態の受信装置３００Ａと異なる点は、ＰＬＬ３１０Ｂは通常動作時に全てのサンプラー３３０，３３１，３３２からの位相情報の和をフィードバックすることにある。図７において、総和器３５０が設けられている。
こうすることで、ＰＬＬ３１０Ｂはデータ遷移の機会、すなわち位相の検出の機会を統計的に増やすことができ、シリアルデータ自体が高速のジッタ成分をもっている場合でも正しく位相ロックできるようにＰＬＬ３１０Ｂを広帯域化することができる。
こうすることで、ＰＬＬ３１０Ｂはデータ遷移の機会、すなわち位相の検出の機会を統計的に増やすことができ、シリアルデータ自体が高速のジッタ成分をもっている場合でも正しく位相ロックできるようにＰＬＬ３１０Ｂを広帯域化することができる。
本例で得られるＶＣＯクロックＶＣＫの位相は、第１の実施形態と異なりシリアルデータ信号ＳＤＴ０にも一致していないが、ほぼ固定の位相差をもっているだけである。
したがって、第１の実施形態のシリアルデータ信号ＳＤＴ１およびシリアルデータ信号ＳＤＴ２と同様のクロック移相器３２０をシリアルデータ信号ＳＤＴ０にも設ければよい。
そして、図７の受信装置３００Ｂにおいては、クロック移相器３２０の移相フィードバックに必要なデジタルフィルタ３４０が設けられている。
したがって、第１の実施形態のシリアルデータ信号ＳＤＴ１およびシリアルデータ信号ＳＤＴ２と同様のクロック移相器３２０をシリアルデータ信号ＳＤＴ０にも設ければよい。
そして、図７の受信装置３００Ｂにおいては、クロック移相器３２０の移相フィードバックに必要なデジタルフィルタ３４０が設けられている。
図８は、本発明の第３の実施形態に係る受信装置の構成を示す図である。
本第３の実施形態の受信装置３００Ｃは、２個の受信回路を縦続接続して、前段の受信回路３００−１は図３に示す第１の実施形態の受信装置３００Ａと同様の構成を有している。
後段の受信回路３００−２には、前段の受信回路３００−１で生成された分周された再生クロック（ＶＣＯクロック）ＲＶＣＫ、再生シリアルデータ信号ＲＳＤＴ０，ＲＳＤＴ１，ＲＳＤＴ２が供給される。
後段の受信回路３００−２には、前段の受信回路３００−１で生成された分周された再生クロック（ＶＣＯクロック）ＲＶＣＫ、再生シリアルデータ信号ＲＳＤＴ０，ＲＳＤＴ１，ＲＳＤＴ２が供給される。
そして、後段の受信回路３００−２は、周波数比較器３１５、選択回路３１６、切替回路３１７を持たない、ＰＦＤ３１１、ＬＰＦ３１２、ＶＣＯ３１３、および分周器３１４により構成されるＰＬＬ３１０−２と、ＶＣＯ３１３によるＶＣＯクロック（再生クロック）ＶＣＫ２が供給されるクロック移相器３２０−２，３２１−２，３２２−２と、クロック移相器３２０−２，３２１−２，３２２−２による移相クロックＳＣＫにより再生シリアルデータ信号ＲＳＤＴ０，ＲＳＤＴ１，ＲＳＤＴ２をサンプリングする（さらに再生処理する）サンプラー３３０−２，３３１−２，３３２−２と、クロック移相器３２０−２，３２１−２，３２２−２の移相フィードバックのためのデジタルフィルタ３４０−２，３４１−２，３４２−２と、ＳＰＣおよび論理回路３６０と、を有する。
前段の受信回路３００−１のＰＬＬ３１０−１のＶＣＯ３１３は、シリアルデータ信号ＳＤＴ０にロックしており、それを分周して生成したピクセルクロック信号ＰＣＫを出力する。
後段の受信回路３００−２に入力される再生シリアルデータ信号ＲＳＤＴ０，ＲＳＤＴ１，ＲＳＤＴ２とピクセルクロック信号ＰＣＫは位相同期しているので，後段のクロックデータ再生に用いるクロック移相器３２０−２，３２１−２，３２２−２には高速な位相変動に対する追従性が要求されない。
この結果、後段のＣＤＲ対応の受信回路３００−２は簡易化できる。
後段の受信回路３００−２に入力される再生シリアルデータ信号ＲＳＤＴ０，ＲＳＤＴ１，ＲＳＤＴ２とピクセルクロック信号ＰＣＫは位相同期しているので，後段のクロックデータ再生に用いるクロック移相器３２０−２，３２１−２，３２２−２には高速な位相変動に対する追従性が要求されない。
この結果、後段のＣＤＲ対応の受信回路３００−２は簡易化できる。
図９は、本発明の第４の実施形態に係る受信装置の構成を示す図である。
本第４の実施形態の受信装置３００Ｄが第３の実施形態の受信装置３００Ｃと異なる点は、前段の受信回路３００−１Ｄがシリアルデータ信号ＳＤＴ０，ＳＤＴ１，ＳＤＴ２をスルーしていることである。
したがって、前段の受信回路３００−１Ｄは、クロック移相器３２１−１，３２２−１、サンプラー３３１−１，３３２−１、デジタルフィルタ３４１−１，３４１−２が設けられていない。
したがって、前段の受信回路３００−１Ｄは、クロック移相器３２１−１，３２２−１、サンプラー３３１−１，３３２−１、デジタルフィルタ３４１−１，３４１−２が設けられていない。
後段の受信回路３００−２に送られるピクセルクロック信号ＰＣＫとシリアルデータ信号には前段のＰＬＬ帯域外の領域でジッタ成分に違いが生じるが、前段の入力シリアルデータを作った送信機のＰＬＬ帯域外にはＰＬＬで生じた小さなジッタ成分しか無い。
したがって、受信前段のＰＬＬ３１０−１の帯域が送信装置のＰＬＬよりも大きければその出力である後段入力ピクセルクロック信号ＰＣＫのジッタは前段の受信回路３００−１Ｄが後段の受信回路３００−２へスルーしているシリアルデータ信号ＳＤＴ０，ＳＤＴ１，ＳＤＴ２のジッタ成分にほぼ等しいので第３の実施形態と同様の後段ＣＤＲの簡易化が期待できる。
したがって、受信前段のＰＬＬ３１０−１の帯域が送信装置のＰＬＬよりも大きければその出力である後段入力ピクセルクロック信号ＰＣＫのジッタは前段の受信回路３００−１Ｄが後段の受信回路３００−２へスルーしているシリアルデータ信号ＳＤＴ０，ＳＤＴ１，ＳＤＴ２のジッタ成分にほぼ等しいので第３の実施形態と同様の後段ＣＤＲの簡易化が期待できる。
図１０は、本発明の第５の実施形態に係る受信装置の構成を示す図である。
第５の実施形態の受信装置３００Ｅが第４の実施形態と異なる点は、ピクセルクロック信号ＰＣＫの入力段、シリアルデータ信号ＳＤＴ０，ＳＤＴ１，ＳＤＴ２の入力段にケーブルイコライザ３７０，３７１，３７２，３７３を設けたことにある。
ケーブルイコライザは、ＰＬＬでは絶対に除去できない高速のジッタであるＩＳＩジッタを除去することができるので、前段から後段に渡されるシリアルデータとピクセルクロックの相対ジッタはさらに減少して後段のＰＬＬの余裕が増す。
なお、ケーブルイコライザ３７０〜３７３用の自動ゲインコントロール（ＡＧＣ）回路３８０を設けることも可能である。
ケーブルイコライザは、ＰＬＬでは絶対に除去できない高速のジッタであるＩＳＩジッタを除去することができるので、前段から後段に渡されるシリアルデータとピクセルクロックの相対ジッタはさらに減少して後段のＰＬＬの余裕が増す。
なお、ケーブルイコライザ３７０〜３７３用の自動ゲインコントロール（ＡＧＣ）回路３８０を設けることも可能である。
図１１は、第５の実施形態の受信装置を備えた通信システムにおけるジッタについて説明するための図である。
伝送路に長いケーブルのようなローパス特性の減衰がある場合、受信装置の入力端のシリアルデータ信号にはＩＳＩジッタがのる。これはケーブル特性が同一でもシリアルデータ信号の内容により変化するジッタである。
シリアルデータ信号ＳＤＴ０のＩＳＩジッタは受信装置側ＰＬＬ（図中、ＰＬＬ２）の帯域外のため再生クロック（ＶＣＯクロック）には反映しないが、シリアルデータ信号ＳＤＴ１のＩＳＩはそのまま相対ジッタを抑制できる。
シリアルデータ信号ＳＤＴ０のイコライザ３７１は、ＩＳＩジッタが大きすぎて受信装置側ＰＬＬが誤動作することを防ぐ効果を持つ。
シリアルデータ信号ＳＤＴ０のＩＳＩジッタは受信装置側ＰＬＬ（図中、ＰＬＬ２）の帯域外のため再生クロック（ＶＣＯクロック）には反映しないが、シリアルデータ信号ＳＤＴ１のＩＳＩはそのまま相対ジッタを抑制できる。
シリアルデータ信号ＳＤＴ０のイコライザ３７１は、ＩＳＩジッタが大きすぎて受信装置側ＰＬＬが誤動作することを防ぐ効果を持つ。
以上説明した本実施形態によれば、通信システム１００は、複数の位相同期したシリアルデータ信号ＳＤＴ０〜ＳＴＤ２と、シリアルデータ信号ＳＤＴ０〜ＳＤＴ２に周波数同期したクロック信号であるピクセルクロック信号ＰＣＫを送信する送信装置２００と、受信し入力したピクセルクロック信号ＰＣＫで周波数を粗調整した後、複数のシリアルデータ信号ＳＤＴ０〜ＳＤＴ２のうちの一のシリアルデータ信号、たとえばシリアルデータ信号ＳＤＴ０に位相同期した再生クロックを生成する位相同期回路(ＰＬＬ)と、再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と、を含む受信装置３００により構成されていることから、以下の効果を得ることができる。
すなわち、本実施形態のＣＤＲ構成によれば、概略の周波数がシリアルデータのビットレートの目安となるクロックを与えられている場合、クロックとデータに大きくて高速の相対ジッタがある場合であってもシリアルデータ信号の位相に正しく追従したデータ再生に最適なクロックを再生することが可能である。
また、ＣＤＲを２段構成として本発明を前段に適用すれば後段のＰＬＬを簡素化し動作に余裕を持たせることができる。
また、本発明にケーブルイコライザを適用することにより、ＨＤＭＩのＴＭＤＳに生じるすべてのジッタを効果的に抑圧し安定な受信機を構成することができる。
また、ＣＤＲを２段構成として本発明を前段に適用すれば後段のＰＬＬを簡素化し動作に余裕を持たせることができる。
また、本発明にケーブルイコライザを適用することにより、ＨＤＭＩのＴＭＤＳに生じるすべてのジッタを効果的に抑圧し安定な受信機を構成することができる。
なお、本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
１００・・・通信システム、２００・・・送信装置、３００，３００Ａ〜３００Ｅ・・・受信装置、３００−１，３００−２・・・受信回路、３１０，３１０−１，３１０−２・・・ＰＬＬ、３１１，３１１−１，３１１−２・・・ＰＦＤ、３１２，３１２−１，３１２−２・・・ＬＰＦ、３１３，３１３−１，３１３−２・・・ＶＣＯ、３１４，３１４−１，３１４−２・・・分周器、３１５・・・周波数比較器、３１６・・・選択回路、３１７・・・切替回路、３２０〜３２２，３２１−１，３２２−１，３２０−２〜３２２−２・・・クロック移相器、３３０〜３３２，３３０−１〜３３２−１，３３０−２〜３３２−２・・・サンプラー、３４０〜３４２，３４１−１，３４２−１，３４０−２〜３４２−２・・・デジタルフィルタ。
Claims (15)
- 複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を送信する送信装置と、
上記送信装置から送信された複数のシリアルデータ信号と、上記クロック信号を受信すする受信装置と、を有し、
上記受信装置は、
受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成する位相同期回路と、
上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と、を含む
通信システム。 - 複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を受信する受信装置であって、
受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成する位相同期回路と、
上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする移相器と
を有する受信装置。 - 上記再生クロックに同期して上記一のシリアルデータ信号を再生する再生回路を有し、
上記位相同期回路は、
上記再生クロックを生成する電圧制御発振器と、
上記再生クロックの周波数を分周する分周器と、
上記分周器による上記再生クロックと受信した上記クロック信号との位相を比較する位相比較器と、
上記分周器による上記再生クロックと受信した上記クロック信号との周波数を比較し、その周波数差があらかじめ設定した閾値より大きいときアラーム信号を出力する周波数比較器と、
少なくとも上記アラーム信号を受けると、上記位相比較器、上記電圧制御発振器、および上記分周器により形成される位相同期ループに上記位相比較器の出力信号をフィードバックし、上記アラーム信号がないときは、上記再生回路によるシリアルデータ信号をフィードバックする選択回路と、を含む
請求項２記載の受信装置。 - 上記選択回路は、
電源投入時またはリセット時には、上記アラーム信号の有無にかかわらず位相同期ループに上記位相比較器の出力信号をフィードバックする
請求項３記載の受信装置。 - 受信した他のシリアルデータ信号を、上記移相器による移相クロックに同期してシリアルデータ信号を再生する第２の再生回路をさらに有する
請求項３記載の受信装置。 - 上記第２の再生回路の出力信号を対応する上記移相器に移相フィードバックさせるデジタルフィルタを有する
請求項５記載の受信装置。 - 上記再生クロックに受けて、上記一のシリアルデータ信号を再生する再生回路に位相クロックを供給する移相器を含み、
上記選択回路は、
上記アラーム信号がないときは、上記位相同期ループに複数の上記再生回路によるシリアルデータ信号の位相情報の和をフィードバックする
請求項５記載の受信装置。 - 複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせるデジタルフィルタを有する
請求項７記載の受信装置。 - 上記分周器による再生クロック、および上記各再生回路の再生シリアルデータ信号を入力する後段受信回路を有し、
上記後段受信回路は、
受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、
上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、
上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、を含む
請求項５記載の受信装置。 - 上記分周器による再生クロック、および上記各再生回路の再生シリアルデータ信号を入力する後段受信回路を有し、
上記後段受信回路は、
受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、
上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、
上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、
複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせる複数のデジタルフィルタと、を含む
請求項６記載の受信装置。 - 上記分周器による再生クロック、および受信した複数の再生シリアルデータ信号をそのまま入力する後段受信回路を有し、
上記後段受信回路は、
受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、
上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、
上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、を含む
請求項３記載の受信装置。 - 上記分周器による再生クロック、および受信した複数の再生シリアルデータ信号をそのまま入力する後段受信回路を有し、
上記後段受信回路は、
受信したクロック信号で位相同期した再生クロックを生成する位相同期回路と、
上記再生クロックから位相を移相して入力したシリアルデータ信号に位相ロックする複数の移相器と、
上記複数の移相器による位相クロックに同期して入力したシリアルデータ信号をさらに再生処理する再生回路と、
複数の上記再生回路の出力信号を対応する上記移相器に移相フィードバックさせる複数のデジタルフィルタと、を含む
請求項３記載の受信装置。 - 受信した上記クロック信号、および上記複数のシリアルデータ信号の入力段の少なくともいずれかにケーブルイコライザが配置されている
請求項１１記載の受信装置。 - 受信した上記クロック信号、および上記複数のシリアルデータ信号の入力段の少なくともいずれかにケーブルイコライザが配置されている
請求項１２記載の受信装置。 - 複数の位相同期したシリアルデータ信号と、当該シリアルデータ信号に周波数同期したクロック信号を受信する受信方法であって、
受信したクロック信号で周波数を粗調整した後、上記複数のシリアルデータ信号のうちの一のシリアルデータ信号に位相同期した再生クロックを生成し、
上記再生クロックから位相を移相して他のシリアルデータ信号に位相ロックする
受信方法。
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