CN111049516A - 集成电路以及包括该集成电路的时钟和数据恢复电路 - Google Patents

集成电路以及包括该集成电路的时钟和数据恢复电路 Download PDF

Info

Publication number
CN111049516A
CN111049516A CN201910593347.4A CN201910593347A CN111049516A CN 111049516 A CN111049516 A CN 111049516A CN 201910593347 A CN201910593347 A CN 201910593347A CN 111049516 A CN111049516 A CN 111049516A
Authority
CN
China
Prior art keywords
phase
frequency
clock signal
signal
data
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201910593347.4A
Other languages
English (en)
Inventor
辛成均
郭明保
辛钟信
崔正明
范镇旭
余长治
李大雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xijiang University Industry University Cooperation
Samsung Electronics Co Ltd
Sogang University Research Foundation
Original Assignee
Xijiang University Industry University Cooperation
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xijiang University Industry University Cooperation, Samsung Electronics Co Ltd filed Critical Xijiang University Industry University Cooperation
Publication of CN111049516A publication Critical patent/CN111049516A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/089—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector generating up-down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/087—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using at least two phase detectors or a frequency and phase detector in the loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
    • H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
    • H04L7/0337—Selecting between two or more discretely delayed clocks or selecting between two or more discretely delayed received code signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/0807—Details of the phase-locked loop concerning mainly a recovery circuit for the reference signal
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/091—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal the phase or frequency detector using a sampling device
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
    • H03L7/093—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal using special filtering or amplification characteristics in the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/099—Details of the phase-locked loop concerning mainly the controlled oscillator of the loop
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/107—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth
    • H03L7/1077—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using a variable transfer function for the loop, e.g. low pass filter having a variable bandwidth by changing characteristics of the phase or frequency detection means
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
    • H03L7/113—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using frequency discriminator
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
    • H03L7/197—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division
    • H03L7/1974—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division
    • H03L7/1976—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between numbers which are variable in time or the frequency divider dividing by a factor variable in time, e.g. for obtaining fractional frequency division for fractional frequency division using a phase accumulator for controlling the counter or frequency divider

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

一种集成电路，包括：相移数据信号生成电路，被配置为基于至少一个相移时钟信号来从输入数据信号生成多个相移数据信号；同步电路，被配置为通过将该至少一个相移时钟信号应用于由相移数据信号生成电路提供的多个相移数据信号来生成多个同步数据信号；以及控制信号生成电路，被配置为对该多个同步数据信号执行逻辑运算，以生成用于控制该至少一个相移时钟信号的相位的相位控制信号，并生成用于控制该至少一个相移时钟信号的频率的频率控制信号。

Description

集成电路以及包括该集成电路的时钟和数据恢复电路
相关申请的交叉引用
本申请要求于2018年10月12日在韩国知识产权局提交的第10-2018-0122043号韩国专利申请的权益，其公开通过引用整体合并于此。
技术领域
本发明构思的示例实施例涉及集成电路以及时钟和数据恢复电路，更具体地，涉及通过同时且方便地跟踪输入数据信号和时钟信号之间的相位和频率误差来在短时间内检测目标频率的集成电路，或者包括该集成电路的时钟和数据恢复电路。
背景技术
传统的时钟和数据恢复(clock and data recovery，CDR)技术对输入数据进行划分以生成固定的参考时钟信号，并通过使用固定的参考时钟信号来操作频率锁定环路以找到目标频率。迄今为止，频率检测在传统的CDR技术中已经非常困难，并且由于已经使用了仅能够检测相位的相位检测器，因此已经需要一种用于通过使用单独的参考频率时钟生成器来调节频率的电路。近年来，已经发展了不需要参考频率生成器的无参考CDR技术。无参考CDR技术采用随机方法，其通过测量在确定输入数据中已确定的、从约0到约1或从约1到约0的转换的概率后的长时间段内的转换次数来估计近似频率。在这种传统的CDR技术中，在从输入数据分频的过程中，不正确的参考时钟信号通过频率锁定环路被确定为最终的固定频率，并且由于分频方法的特性，参考时钟信号被减慢，因此存在直到频率被固定之前需要很多时间的缺点。
发明内容
本发明构思的一些示例实施例提供了一种集成电路以及时钟和数据恢复电路，更具体地，提供了一种通过同时且方便地跟踪输入数据信号和时钟信号之间的相位和频率误差来在短时间内检测目标频率的集成电路，或者包括该集成电路的时钟和数据恢复电路。
根据本发明构思的一些示例实施例，提供了一种集成电路，包括：相移数据信号生成电路，被配置为基于至少一个相移时钟信号来从输入数据信号生成多个相移数据信号；同步电路，被配置为通过将该至少一个相移时钟信号应用于由相移数据信号生成电路提供的多个相移数据信号来生成多个同步数据信号；以及控制信号生成电路，被配置为对该多个同步数据信号执行逻辑操作，以生成用于控制该至少一个相移时钟信号的相位的相位控制信号，并生成用于控制该至少一个相移时钟信号的频率的频率控制信号。
根据本发明构思的一些示例实施例，提供了一种时钟和数据恢复电路，包括：相位和频率感测电路，被配置为基于输入数据信号和参考时钟信号来生成用于控制参考时钟信号的相位的相位控制信号和用于控制参考时钟信号的频率的频率控制信号；环路滤波器，被配置为基于由相位和频率感测电路提供的相位控制信号和频率控制信号，来生成用于控制参考时钟信号的频率的频率控制字；以及振荡器，被配置为基于由环路滤波器提供的频率控制字来生成参考时钟信号。
根据本发明构思的一些示例实施例，提供了一种被配置为感测相位和频率的集成电路，该集成电路包括：相移数据生成电路，被配置为基于参考时钟信号、经由多个触发器来将输入数据信号转换为多个相移数据信号；同步电路，被配置为根据该多个相移数据信号、基于该参考时钟信号生成对应于特定多个相位的多个同步数据信号；以及控制信号生成电路，被配置为基于由同步电路提供的多个同步数据信号，生成用于控制参考时钟信号的相位被拉低或拉高的相位控制信号，并且生成用于控制参考时钟信号的频率增加或降低的频率控制信号。
附图说明
从结合附图的以下详细描述，本发明构思的一些示例实施例将被更清楚地理解，其中：
图1示出了根据一些示例实施例的时钟和数据恢复电路；
图2示出了根据一些示例实施例的时钟和数据恢复电路的相位和频率检测器；
图3示出了根据一些示例实施例的相位和频率检测器的相移数据生成器；
图4示出了根据一些示例实施例的相位和频率检测器的同步器；
图5示出了根据一些示例实施例的、当相位和频率检测器以全速率操作时的输入数据信号和参考时钟信号；
图6A至图6C是分别示出根据一些示例实施例的、当相位和频率检测器以全速率操作时相位控制信号的生成的时序图；
图7A和图7B分别示出了根据一些示例实施例的、当相位和频率检测器以全速率操作并通过仅使用等分的时钟信号来捕获输入数据信号时的时序图；
图7C是用于解释当相位和频率检测器以全速率操作并且仅使用等分的时钟信号时可能出现的困难的时序图。
图8A至图8D分别示出了根据一些示例实施例的、当相位和频率检测器以全速率操作并且通过不仅使用等分的时钟信号还使用非等分的时钟信号来捕获输入数据信号时的时序图；
图9示出了根据一些示例实施例的相位和频率电路的控制信号生成器；
图10示出了根据一些其他示例实施例的时钟和数据恢复电路的相位和频率检测器；
图11示出了根据一些示例实施例的、当相位和频率检测器以半速率操作时基于输入数据信号的参考时钟信号；
图12A至图12D分别示出了根据一些示例实施例的、当相位和频率检测器以半速率操作并且通过不仅使用等分的时钟信号还使用非等分的时钟信号来捕获输入数据信号时的时序图；
图13示出了根据一些其他示例实施例的时钟和数据恢复电路的相位和频率检测器；
图14示出了根据一些示例实施例的时钟和数据恢复电路的环路滤波器；
图15示出了根据一些其他示例实施例的时钟和数据恢复电路的环路滤波器；和
图16示出了根据一些示例实施例的、相位和频率检测器的操作频带相对于频率误差出现次数的传递曲线。
具体实施方式
在下文中，将参考附图详细描述本发明构思的一些示例实施例。
图1示出了根据一些示例实施例的时钟和数据恢复电路10。时钟和数据恢复电路10可以包括相位和频率检测器(phase and frequency detector，PFD)100、解串器200、环路滤波器300和振荡器400。时钟和数据恢复电路10还可以包括均衡器(未示出)，用于改善输入数据信号D_in的信号特性。例如，时钟和数据恢复电路10还可以包括连续时间均衡器(continuous-time equalizer，CTLE)，用于改善接收到的输入数据信号D_in的抖动特性。时钟和数据恢复电路10可以接收输入数据信号D_in并恢复时钟和数据。在一些示例实施例中，时钟和数据恢复电路10可以被实施为单环路无参考时钟和数据恢复(CDR)电路。
PFD 100可以检测相位和频率。PFD 100可以基于数据信号D_in和参考时钟信号CLK_r生成用于控制参考时钟信号CLK_r的相位的相位控制信号和用于控制参考时钟信号CLK_r的频率的频率控制信号。在一些示例实施例中，相位控制信号可以包括相位增大信号PUP和相位减小信号PDN，并且频率控制信号可以包括频率增大信号FUP和频率减小信号FDN。在一些示例实施例中，可以由振荡器400向PFD 100提供包括参考时钟信号CLK_r的多个相移时钟信号，并且PFD 100可以通过检测多个相移时钟信号和输入数据信号D_in之间的相位差和频率差来生成相位控制信号和频率控制信号。PFD100可以通过识别多个相移时钟信号之一中的输入数据信号D_in来输出恢复的数据。例如，PFD 100可以被实施为集成电路。PFD 100可以被称为相位和频率电路。
解串器200可以将由PFD 100生成的相位控制信号和频率控制信号分别并行化(parallelize)为并行相位控制信号和并行频率控制信号。并行相位控制信号可以包括并行化的相位增大信号dPUP和并行化的相位减小信号dPDN，并且并行频率控制信号可以包括并行化的频率增大信号dFUP和并行化的频率减小信号dFDN。解串器200可以被实施为解复用器，并且可以将相位控制信号和频率控制信号解复用成由特定位(bit)数表示的信号。解串器200可以向环路滤波器300提供并行相位控制信号和并行频率控制信号。
环路滤波器300可以对并行相位控制信号和并行频率控制信号进行滤波，并基于滤波后的信号(例如，滤波后的并行相位控制信号和滤波后的并行频率控制信号)生成用于控制参考时钟信号CLK_r的频率的频率控制字FCW。环路滤波器300可以如下面参考图14和15所述来实施。环路滤波器300可以向振荡器400提供生成的频率控制字FCW。
在一些示例实施例中，当频率控制信号指示频率增加时，环路滤波器300可以生成频率控制字FCW，使得振荡器400增加参考时钟信号CLK_r的频率。例如，当频率增大信号FUP指示第一逻辑值(例如，“1”)时，环路滤波器300可以生成频率控制字FCW，使得振荡器400增加参考时钟信号CLK_r的频率。类似地，在一些示例实施例中，当频率控制信号指示频率降低时，环路滤波器300可以生成频率控制字FCW，使得振荡器400降低参考时钟信号CLK_r的频率。例如，当频率减小信号FDN指示第一逻辑值(例如，“1”)时，环路滤波器300可以生成频率控制字FCW，使得振荡器400降低参考时钟信号CLK_r的频率。
此外，在一些示例实施例中，当输入数据信号D_in的频率匹配参考时钟信号CLK_r时，环路滤波器300可以确定频率锁定(即，环路滤波器300可以检测到参考时钟信号CLK_r的频率被锁定在某一频率)，并且在频率锁定被确定之后，可以基于相位控制信号(PUP和PDN)生成频率控制字FCW。
振荡器400可以通过基于由环路滤波器300提供的频率控制字FCW进行振荡来生成参考时钟信号CLK_r。在一些示例实施例中，振荡器400可以生成包括参考时钟信号CLK_r的多个相移时钟信号，并且可以向PFD 100提供多个相移时钟信号。在一些示例实施例中，振荡器400可以根据多个相移时钟信号和输入数据信号D_in之间的关系，以全速率、半速率、四分之一速率或比这些速率更高的速率生成多个相移时钟信号。将参考图3至图9更详细地描述振荡器400以全速率生成多个相移时钟信号的一些示例实施例，并且将参照图10至图12D更详细地描述振荡器400以半速率生成多个相移时钟信号的一些示例实施例。可以理解，对应于四分之一速率或更高速率的一些示例实施例以与对应于全速率和半速率的一些示例实施例相同或相似的方式操作。在一些示例实施例中，振荡器400可以被实施为数字控制振荡器(digital controlled oscillator，DCO)。
在一些示例实施例中，多个相移时钟信号可以包括具有恒定第一相位间隔的相位差的多个等分的时钟信号。参考时钟信号CLK_r可以被包括在多个等分的时钟信号中。此外，多个相移时钟信号还可以包括至少一个非等分的时钟信号，该至少一个非等分的时钟信号与多个等分的时钟信号当中的一个时钟信号具有第二相位间隔的相位差。参考以下附图更详细地描述多个相移时钟信号。
图2示出了根据一些示例实施例的时钟和数据恢复电路10的PFD 100。省略了参考图1对PFD 100的重复描述。图2的PFD 100可以被实施为集成电路，并且根据一些示例实施例，可以被包括在如图1所示的CDR电路10中，或者根据一些其他示例实施例，可以被包括在锁相环(phase-locked loop，PLL)中。
PFD 100可以包括相移数据生成器120、同步器140和控制信号生成器160。
相移数据生成器120可以接收输入数据信号D_in和参考时钟信号CLK_r。在一些示例实施例中，相移数据生成器120可以接收包括参考时钟信号CLK_r的至少一个相移时钟信号。相移数据生成器120可以基于至少一个相移时钟信号从输入数据信号D_in生成多个相移数据信号D_ps。在一些示例实施例中，相移数据生成器120可以通过在至少一个相移时钟信号的上升沿和/或下降沿处捕获输入数据信号D_in来生成多个相移数据信号D_ps。为此，相移数据生成器120可以包括多个触发器。相移数据生成器120可以被称为相移数据生成电路。
同步器140可以通过将该至少一个相移时钟信号应用于由相移数据生成器120提供的多个相移数据信号D_ps来生成多个同步数据信号。在一些示例实施例中，多个同步数据信号可以包括基于参考时钟信号CLK_r的相位生成的数据D0、D0+和D0++以及基于参考时钟信号CLK_r的反相相位生成的数据D180和D180+。同步器140可以包括多个触发器。参考以下附图更详细地描述多个同步数据信号。同步器140可以被称为同步电路。
控制信号生成器160可以通过对多个同步数据信号执行逻辑运算来生成用于控制该至少一个相移时钟信号的相位的相位控制信号和用于控制该至少一个相移时钟信号的频率的频率控制信号。例如，控制信号生成器160可以通过将或运算(OR)、与运算(AND)、非运算(NOT)、或非运算(NOR)、与非运算(NAND)、异或运算(XOR)和/或异或非运算(XNOR)中的至少一些应用于多个同步数据信号中的至少一些来执行逻辑计算。在一些示例实施例中，控制信号生成器160可以包括多个异或运算器、多个异或非运算器和/或多个与运算器(参见下面的图9和图13)，尽管一些其他示例实施例不限于此。控制信号生成器160可以通过逻辑运算来检测输入数据信号D_in和参考时钟信号CLK_r之间的相位差和频率差。因此，控制信号生成器160可以被实施为多个逻辑运算器。控制信号生成器160可以被称为控制信号生成电路。
在一些示例实施例中，相位控制信号可以包括相位增大信号PUP和相位减小信号PDN。根据控制信号生成器160的逻辑运算，当参考时钟信号CLK_r的相位比输入数据信号D_in的相位慢时，控制信号生成器160可以生成第一逻辑电平(例如，“1”)的相位增大信号PUP。另一方面，根据控制信号生成器160的逻辑运算，当参考时钟信号CLK_r的相位比输入数据信号D_in的相位快时，控制信号生成器160可以生成第一逻辑电平(例如，“1”)的相位减小信号PDN。
在一些示例实施例中，频率控制信号可以包括频率增大信号FUP和频率减小信号FDN。根据控制信号生成器160的逻辑运算，当参考时钟信号CLK_r的频率低时，控制信号生成器160可以生成第一逻辑电平(例如，“1”)的频率增大信号FUP。另一方面，根据控制信号生成器160的逻辑运算，当参考时钟信号CLK_r的频率高时，控制信号生成器160可以生成第一逻辑电平(例如，“1”)的频率减小信号FDN。
图3示出了根据一些示例实施例的PFD 100的相移数据生成器120。省略了参照图1和图2对PFD 100的重复描述。图3可以具体示出其中PFD100以全速率操作的一些示例实施例。
相移数据生成器120可以包括多个触发器。例如，相移数据生成器120可以包括第一触发器(FlipFlop_1)121、第二触发器(FlipFlop_2)122、第三触发器(FlipFlop_3)123和第四触发器(FlipFlop_4)124。在一些示例实施例中，FlipFlop_1 121可以通过使用参考时钟信号CLK_r从输入数据信号D_in生成第一数据信号D1。在一些示例实施例中，FlipFlop_2122可以通过使用参考时钟信号CLK_r从输入数据信号D_in生成第二数据信号D2。在一些示例实施例中，FlipFlop_3 123可以通过使用反相参考时钟信号CLK_rinv从输入数据信号D_in生成反相的第一数据信号D1_inv。在一些示例实施例中，FlipFlop_4 124可以通过使用反相参考时钟信号CLK_rinv从输入数据信号D1_in生成反相的第二数据信号D2_inv。这里，反相参考时钟信号CLK_rinv可以是与参考时钟信号CLK_r具有约180度(π)的相位差的时钟信号。参考时钟信号CLK_r和反相参考时钟信号CLK_rinv可以被称为等分的时钟信号。换句话说，等分的时钟信号可以具有约180度(π)的恒定第一相位间隔的相位差。时钟信号CLK_x可以与等分的时钟信号当中的一个时钟信号具有第二相位间隔的相位差。第二相位间隔可以具有小于大约180度(π)的第一相位间隔的值。此时，时钟信号CLK_x可以被称为非等分的时钟信号。作为非限制性示例，时钟信号CLK_x可以与参考时钟信号CLK_r具有约90度(π/2)的相位差，或者与反相参考时钟信号CLK_rinv具有约90度(π/2)的相位差。
图4示出了根据一些示例实施例的PFD 100的同步器140。省略了参照图1至图3对PFD 100的重复描述。图4可以具体示出其中PFD 100以全速率操作的一些示例实施例。
为了便于解释，图4示出了一个示例，其中FlipFlop_2 122基于与参考时钟信号CLK_r具有约90度的相位差的四分之一时钟信号CLK_q操作，并且FlipFlop_4 124基于反相的四分之一时钟信号CLK_qinv操作。
同步器140可以包括多个触发器FlipFlop。例如，从FlipFlop_1 121输出的第一数据信号D1可以通过三个触发器FlipFlop输出。第一数据信号D1通过的所有三个触发器FlipFlop可以基于参考时钟信号CLK_r操作。基于特定时间，第一数据信号D1的相位可以随着第一数据信号D1通过三个触发器FlipFlop而改变。例如，随着第一数据信号D1通过三个触发器FlipFlop，第一数据信号D1可以顺序地出现为数据D0++、D0+、和D0。
为了便于解释，对符号进行描述。数据D0可以表示参考相位约为0的数据。数据D0+可以表示与数据D0具有约360度(2π)的相位差的数据，数据D0++可以表示与数据D0+具有约360度(2π)的相位差的数据。换句话说，数据D0++可以表示与数据D0具有约720度(4π)的相位差的数据。另外，类似地，数据D90可以表示与数据D0具有约90度(π/2)的相位差的数据，数据D90+可以表示与数据D90具有约360度(2π)的相位差的数据。换句话说，数据D90+可以表示与数据D0具有约450度(5π/2)的相位差的数据。可以以类似的方式理解其他数据符号。
例如，从FlipFlop_3 123输出的反相的第一数据信号D1_inv可以通过三个触发器FlipFlop输出。反相的第一数据信号D1_inv通过的三个触发器FlipFlop可以分别基于反相参考时钟信号CLK_rinv、参考时钟信号CLK_r和参考时钟信号CLK_r来操作。基于特定时间，反相的第一数据信号D1_inv的相位可以随着反相的第一数据信号D1_inv通过三个触发器FlipFlop而改变。例如，随着反相的第一数据信号D1_inv通过三个触发器FlipFlop，反相的第一数据信号D1_inv可以顺序地变成数据D180++、D180+、和D180。
从FlipFlop_2 122和FlipFlop_4 124输出的数据也可以以类似的方式同步。
结果，同步器140可以输出与等分的时钟信号同步的数据D0、D0+、D0++、D180和D180++，并且可以输出与非等分的时钟信号同步的数据D90++和D270+中的至少一个。参考以下附图描述PFD 100的操作。
图5示出了根据一些示例实施例的、当PFD 100以全速率操作时的输入数据信号D_in和参考时钟信号CLK_r。参考图1至图4一起来描述图5。
如图5所示，当PFD 100以全速率操作时，在正常条件下，输入数据信号D_in的频率和参考时钟信号CLK_r的频率可以相同。换句话说，参考时钟信号CLK_r的上升沿可以与输入数据信号D_in的相同相位对准，因此，PFD 100可以以规则的间隔捕获输入数据信号D_in。
图6A至图6C是分别示出根据一些示例实施例的、当PFD 100以全速率操作时相位控制信号的生成的时序图。具体地，图6A示出了参考时钟信号CLK_r的相位与输入数据信号D_in的相位相同的情况，图6B示出了参考时钟信号CLK_r的相位比输入数据信号D_in的相位慢的情况，以及图6C示出了参考时钟信号CLK_r的相位比输入数据信号的相位快的情况。参考图1至图4一起来描述图6A至图6C。
参考图6A，同步器140捕获的数据可以是数据D0、D180、D0+、D180+和D0++。假设输入数据信号D1指示“010”或“101”，具体地，“010”。同步器140捕获的数据当中的数据D0、D0+和D0++可以分别对准输入数据信号D_in的数据窗口的中心。此外，同步器140捕获的数据当中的数据D180和数据D180+可以分别与输入数据信号D_in的边沿对准。
参考图6B，同步器140捕获的数据可以是数据D0、D180、D0+、D180+和D0++。由于参考时钟信号CLK_r的相位小于输入数据信号D_in的相位，同步器140捕获的数据的相位也可能小于输入数据信号D_in的相位。在这种情况下，与图6A不同，图6B中的数据D180+可以表示值“0”。换句话说，当数据输入信号D_in指示“010”时，由于数据D0+和D180+分别表示“1”和“0”，所以控制信号生成器160可以基于数据D0+和D180+生成第一逻辑电平(例如，“1”)的相位增大信号PUP。作为非限制性示例，控制信号生成器160可以通过对数据D0+和D180+执行异或运算来输出第一逻辑电平的相位增大信号PUP。作为另一非限制性示例，由于数据D0+和数据D180+分别表示“0”和“1”，所以即使当数据输入信号D_in指示“101”时，控制信号生成器160也可以基于相位差输出相位增大信号PUP。如上所述，当参考时钟信号CLK_r的相位比输入数据信号D_in的相位慢时，PFD 100可以输出第一逻辑电平的相位增大信号PUP，然后，通过拉高参考时钟信号CLK_r的相位，CDR电路10可以标准化(normalize)系统的操作。
类似地，参考图6C，同步器140捕获的数据可以是数据D0、D180、D0+、D180+和D0++。由于参考时钟信号CLK的相位大于输入数据信号D_in的相位，同步器140捕获的数据的相位也可能大于输入数据信号D_in的相位。在这种情况下，与图6A不同，图6C中的数据D180可以表示值“0”。换句话说，当数据输入信号D_in指示“010”时，由于数据D180和D0+分别表示“0”和“1”，所以控制信号生成器160可以基于数据D180和数据D0+生成第一逻辑电平(例如，“1”)的相位减小信号PDN。作为非限制性示例，控制信号生成器160可以通过对数据D180和D0+执行异或运算来输出第一逻辑电平的相位减小信号PDN。作为另一非限制性示例，由于数据D180和数据D0+分别表示“1”和“0”，所以即使当数据输入信号D_in指示“101”时，控制信号生成器160也可以基于相位差输出相位减小信号PDN。如上所述，当参考时钟信号CLK_r的相位比输入数据信号D_in的相位快时，PFD 100可以输出第一逻辑电平的相位减小信号PDN，然后，通过延迟参考时钟信号CLK_r的相位，CDR电路10可以标准化系统的操作。
图7A和图7B分别示出了根据一些示例实施例的、当PFD 100以全速率操作并且通过仅使用等分的时钟信号来捕获输入数据信号D_in时的时序图。具体地，图7A示出了参考时钟信号CLK_r的频率小于输入数据信号D_in的频率的情况，并且图7B示出了参考时钟信号CLK_r的频率大于输入数据信号D_in的频率的情况。参考图1至图4一起来描述图7A和图7B。
参考图7A，同步器140捕获的数据可以是数据D0、D180、D0+、D180+和D0++。由于参考时钟信号CLK_r的频率小于输入数据信号D_in的频率，同步器140捕获的数据的频率也可能小于输入数据信号D_in的频率。在这种情况下，与图6A不同，图7A中的数据D180和D180+可以各自表示值“0”。换句话说，由于捕获的数据D0、D180、D0+、D180+和D0++分别表示值0、0、1、0和0，所以当数据输入信号D_in指示“010”时，控制信号生成器160可以基于捕获的数据的值输出第一逻辑电平(例如，“1”)的频率增大信号FUP。
参考图7B，同步器140捕获的数据可以是数据D0、D180、D0+、D180+和D0++。由于参考时钟信号CLK_r的频率大于输入数据信号D_in的频率，同步器140捕获的数据的频率也可能大于输入数据信号D_in的频率。在这种情况下，与图6A不同，图7B中的数据D180和D180+可以各自表示值“1”。换句话说，由于捕获的数据D0、D180、D0+、D180+和D0++分别表示值0、1、1、1和0，所以当数据输入信号D_in指示“010”时，控制信号生成器160可以基于捕获的数据的值输出第一逻辑电平(例如，“1”)的频率减小信号FDN。
图7C是用于解释当PFD 100以全速率操作并且仅使用等分的时钟信号时可能出现的困难的时序图。具体地，图7C示出了参考时钟信号CLK_r的频率小于输入数据信号D_in的频率的情况。此外，在图7C中假设输入数据信号D_in指示“0110”。参考图1至图4一起来描述图7C。
同步器140捕获的数据可以是数据D0、D180、D0+、D180+和D0++。由于参考时钟信号CLK_r的频率小于输入数据信号D_in的频率，同步器140捕获的数据的频率也可能小于输入数据信号D_in的频率。在这种情况下，不同于图7A，由于输入数据信号D1_in指示“0110”，所以图7C中的数据D180和D180+可以各自表示值“1”。换句话说，由于捕获的数据D0、D180、D0+、D180+和D0++分别表示值0、1、1、1和0，所以当输入数据信号D_in指示“0110”时，控制信号生成器160可以基于捕获的数据的值输出第一逻辑电平(例如，“1”)的频率减小信号FDN，如图7B所示。然而，由于图7C示出了参考时钟信号CLK_r的频率小于输入数据信号D_in的频率的情况，所以输出的频率减小信号FDN可能对应于检测误差。以这种方式，当通过仅使用等分的时钟信号来捕获输入数据信号D_in时，可能会出现检测误差。为了减少如上所述的检测误差，根据本发明构思的一些示例实施例，可以使用基于以下附图的方法。
图8A至8D分别示出了根据一些示例实施例的、当PFD 100以全速率操作并且通过不仅使用等分的时钟信号而且使用非等分的时钟信号来捕获输入数据信号D_in时的时序图。参考图1至图4一起来描述图8A至图8D。
参考图8A，PFD 100可以通过不仅使用基于具有第一相位间隔(约180度)的相位差的等分的时钟信号的捕获的数据D0、D180、D0+、D180+和D0++，还使用基于与参考时钟信号CLK_r具有第二相位间隔(约90度)的相位差的非等分的时钟信号来额外地捕获的数据D90+，来生成频率控制信号。
参考图8B，PFD 100可以通过不仅使用基于具有第一相位间隔(约180度)的相位差的等分的时钟信号的捕获的数据D0、D180、D0+、D180+和D0++，还使用基于与反相参考时钟信号CLK_rinv具有第二相位间隔(约90度)的相位差的非等分的时钟信号来额外地捕获的数据D270+，来生成频率控制信号。
参考图8C，PFD 100可以通过不仅使用基于具有第一相位间隔(约180度)的相位差的等分的时钟信号的捕获的数据D0、D180、D0+、D180+和D0++，还使用基于与参考时钟信号CLK_r具有第二相位间隔(约90度)的相位差的非等分的时钟信号来捕获的数据D90+以及基于与反相参考时钟信号CLK_rinv具有第二相位间隔(约90度)的相位差的非等分的时钟信号来额外地捕获的数据D270+，来生成频率控制信号。
参考图8D，PFD 100可以通过不仅使用基于具有第一相位间隔(约180度)的相位差的等分的时钟信号的捕获的数据D0、D180、D0+、D180+和D0++，还使用基于与反相参考时钟信号CLK_rinv具有第二相位间隔(约60度)的相位差的非等分的时钟信号来额外地捕获的数据D240+，来生成频率控制信号。
图8A至图8C示出了其中PFD 100使用再次对在等分的时钟信号之间的间距(space)进行等分的非等分的时钟信号的一些示例实施例，并且图8D示出了其中PFD 100使用再次对在等分的时钟信号之间的间距进行非等分的非等分的时钟信号的一些示例实施例。图8D中所示的约60度的第二相位间隔仅仅是非限制性的示例数字，并且第二相位间隔可以具有在等于或大于约0度且等于或小于约90度之间的另一实数值。在一些示例实施例中，非等分的时钟信号可以由振荡器400提供，但是一些其他示例实施例不限于此。例如，非等分的时钟信号可以通过使振荡器400提供的参考时钟信号CLK_r通过相位减小单元(未示出)来生成。
如参考8A至图8D所述，当额外地使用由至少一个非等分的时钟信号来捕获的输入数据信号时，PFD 100可以减少图7C所示的检测误差。
图9示出了根据一些示例实施例的PFD 100的控制信号生成器160。省略了参考图2至图4对控制信号生成器160的重复描述。图9可以具体示出PFD 100以全速率操作的一些示例实施例。
控制信号生成器160可以包括多个逻辑运算器。例如，控制信号生成器160可以包括至少一个或运算器、至少一个或非运算器以及至少一个与运算器。在一些示例实施例中，控制信号生成器160可以包括多个异或运算器、多个异或非运算器和/或多个与运算器，如图9所示，尽管一些其他示例实施例不限于此。控制信号生成器160可以通过多个逻辑运算器生成相位控制信号和频率控制信号。相位控制信号可以包括相位增大信号PUP和相位减小信号PDN。频率控制信号可以包括第一频率增大信号FUP1和第二频率增大信号FUP2以及第一频率减小信号FDN1和第二频率减小信号FDN2。
图10示出了根据一些其他示例实施例的时钟和数据恢复电路10的PFD100。省略了参考图1和图2对PFD 100的重复描述。图10可以具体示出PFD100以半速率操作(即，时钟频率是数据速率的一半)的一些示例实施例。当PFD 100以半速率操作时，现有的采样相位变为约1/2，因此，全速率的数据D0、D180、D0+、D180+和D0++可以被表示为半速率的数据D0、D90、D180、D270和D0+。
相移数据生成器120可以包括多个触发器。例如，相移数据生成器120可以包括第一触发器121、第二触发器122、第三触发器123、第四触发器124、第五触发器125、第六触发器126、第七触发器127和第八触发器128。在一些示例实施例中，第一触发器121至第八触发器128可以通过使用时钟信号CLK0至CLK315从输入数据信号D_in生成数据信号。相移数据生成器120可以使用与参考时钟信号CLK_r具有相同相位的时钟信号CLK 0，并且可以使用与参考时钟信号CLK_r分别具有约45度、约90度、约135度、约180度、约225度、约270度和约315度的相位差的时钟信号CLK45、CLK90、CLK135、CLK180、CLK225、CLK270和CLK315。在以下附图中更详细地描述图10的PFD 100的操作。
图11示出了根据一些示例实施例的、当PFD 100以半速率操作时的输入数据信号D_in和参考时钟信号。参考时钟信号CLK_r可以包括第一时钟信号CLK1和第二时钟信号CLK2。参考图10描述图11。
当PFD 100以如图11所示的半速率操作时，在正常情况下，参考时钟信号CLK_r的频率可以等于输入数据信号D_in的频率的一半。换句话说，参考时钟信号CLK_r当中的第一时钟信号CLK1和第二时钟信号CLK2的上升沿可以通过被交替地布置到输入数据信号D_in的相同相位而在每个特定时间捕获输入数据信号D_in。因此，如下面参考图12A至图12D所述，等分的时钟信号可以具有约90度的第一相位间隔的相位差。
图12A至图12D分别示出了根据一些示例实施例的、当PFD 100以半速率操作并且通过不仅使用等分的时钟信号而且使用非等分的时钟信号来捕获输入数据信号D_in时的时序图。参考图1至图10一起来描述图12A至图12D。
参考图12A，PFD 100可以通过不仅使用基于具有第一相位间隔(约90度)的相位差的等分的时钟信号的捕获的数据D180、D270、D0+、D90+和D180+，还使用基于与参考时钟信号CLK_r具有第二相位间隔(约45度)的相位差的非等分的时钟信号来额外地捕获的数据D45+，来生成频率控制信号。
参考图12B，PFD 100可以通过不仅使用基于具有第一相位间隔(约90度)的相位差的等分的时钟信号的捕获的数据D180、D270、D0+、D90+和D180+，还使用基于与四分之一参考时钟信号具有第二相位间隔(约45度)的相位差的非等分的时钟信号来额外地捕获的数据D135+，来生成频率控制信号。
参考图12C，PFD 100可以通过不仅使用基于具有第一相位间隔(约90度)的相位差的等分的时钟信号的捕获的数据D180、D270、D0+、D90+和D180+，还使用基于与反相参考时钟信号CLK_rint具有第二相位间隔(约45度)的相位差的非等分的时钟信号来额外地捕获的数据D225+，来生成频率控制信号。
参考图12D，PFD 100可以通过不仅使用基于具有第一相位间隔(约90度)的相位差的等分的时钟信号的捕获的数据D180、D270、D0+、D90+和D180+，还使用基于与参考时钟信号CLK_r具有第二相位间隔(约45度)的相位差的非等分的时钟信号来额外地捕获的数据D315，来生成频率控制信号。
关于半速率的一些其他示例实施例不限于图12A至图12D所示的示例实施例。例如，PFD 100可以捕获数据D45+、D135+、D225+和D315中的至少一个的组合，并使用该组合进行控制。类似地，为了便于解释，即使图12A至12D示出了第二相位间隔为约45度的情况，这仅仅是一个非限制性示例数字，并且第二相位间隔可以具有大于约0度且小于约90度的其他实数值。
图13示出了根据一些其他示例实施例的时钟和数据恢复电路10的PFD100。省略了参考图1和图2对PFD 100的重复描述。图13可以具体示出PFD100以全速率操作的一些示例实施例。
与图4不同，图13示出了相移数据生成器120可以包括五个触发器，并且同步器140可以在每一级包括两个触发器。除了触发器的数量不同之外，图13的PFD 100可以以与参考图5至图8D描述的相同或相似的方式操作。
图14示出了根据一些示例实施例的时钟和数据恢复电路10的环路滤波器300。省略了参考图1对环路滤波器300的重复描述。
环路滤波器300可以包括第一缓冲器310、第二缓冲器320、第三缓冲器330、第一加法器340、积分器350和第二加法器360。
第一缓冲器310可以向第二加法器360发送相位控制信号(PUP和PDN)，第二缓冲器320可以向第一加法器340发送相位控制信号(PUP和PDN)，并且第三缓冲器330可以向第一加法器340发送频率控制信号(FUP和FDN)。
第一加法器340可以对相位控制信号(PUP和PDN)和频率控制信号(FUP和FDN)执行加法运算。第一加法器340可以向积分器350提供加法运算的结果。积分器350可以如下面结合图15描述的那样实施。
第二加法器360可以通过基于相位控制信号(PUP和PDN)和积分器350的输出执行加法运算来生成频率控制字FCW。
图15示出了根据一些其他示例实施例的时钟和数据恢复电路10的环路滤波器300。省略了参考图1和图14对环路滤波器300的重复描述。
环路滤波器300还可以包括频率锁定检测器370和开关器件305，该频率锁定检测器370检测参考时钟信号CLK_r的频率是否被锁定在某一频率。频率锁定检测器370可以使用任何已知的频率锁定感测电路来实施。
首先，在开关器件305断开的状态下，环路滤波器300可以基于频率控制信号(FUP和FDN)生成频率控制字FCW。以这种方式，频率可以被锁定在某一频率。
当频率被锁定时，频率锁定检测器370可以检测(感测)参考频率(例如，参考时钟信号CLK_r的频率)被锁定在该某一频率，并且向开关器件305提供频率锁定检测信号FL_DET以接通开关器件305。
此后，环路滤波器300可以基于相位控制信号(PUP和PDN)生成频率控制字FCW。
换句话说，环路滤波器300可以通过包括频率锁定检测器370，在预先锁定频率之后(例如，在将参考时钟信号CLK_r的频率锁定在某一频率之后)调节相位。
根据图15所示的环路配置，积分器350可以从第一加法器340接收加法运算的结果，并且可以进一步包括第三加法器352、前向积分器356和反馈积分器354，用于生成提供给第二加法器360的输出。
图16示出了根据一些示例实施例的、操作频带相对于PFD的频率误差出现次数的传递曲线。参考图1和图2一起来描述图16。
在图16中，上部实线可以指示当识别出同步数据信号(D0、D90和D180)对应于判断误差间隔(例如，被确定为“误差”的(0、1、0))时，每个操作频带的频率误差出现次数的趋势，并且下部实线可以指示当识别出同步数据信号(D0、D90、D180、D270、D315和D360)对应于判断误差间隔(例如，被确定为“误差”的(0、1、1、1、0、0))时，每个操作频带的频率误差出现次数的趋势。
在图16中，当操作频带是低频带，并且使用多个同步数据信号中的所有同步数据信号的第一逻辑运算的结果和使用多个同步数据信号中的一些同步数据信号的第二逻辑运算的结果满足第一条件时，控制信号生成器160可以输出用于多个相移时钟的频率增大操作的频率增大控制信号。例如，当在约0.5GHz和约4.5GHz之间的频带中的多个同步数据信号(D0、D90、D180、D270、D315和D360)被识别为对应于判断误差间隔的(0、1、1、1、0、0)时，并且此外，当多个同步数据信号(D0、D90、D180、D270、D315和D360)的同步数据信号(D0、D90和D180)被识别为对应于判断误差间隔的(0、1、0)时，即使两个逻辑运算的所有结果对应于判断误差间隔，控制信号生成器160也可以在通过反映相应的传递曲线特性来确定时钟频率比数据输入信号D_in慢之后，将频率增大控制信号输出为“高”(例如，“1”)。
类似地，当操作频带是小于参考频带的高频带，并且使用多个同步数据信号中的所有同步数据信号的第一逻辑运算的结果和使用同步数据信号中的一些同步数据信号的第二逻辑运算的结果都满足第二条件时，控制信号生成器160可以输出用于多个相移时钟的频率减小操作的频率减小控制信号。因此，即使在其中难以判断频率误差是否存在的判断误差间隔中，控制信号生成器160也可以高精度地确定频率是否快了。
因此，响应于识别出多个数据同步信号对应于在其中难以确定多个同步数据信号的频率误差是否存在的判断误差间隔，控制信号生成器160被配置为通过反映操作频带相对于频率误差趋势的传递曲线特性来生成用于控制相移时钟信号的频率的频率控制信号。
如上所述，在附图和说明书中已经公开了一些示例实施例。虽然本文已经参考特定术语描述了一些示例实施例，但是应当理解，它们仅用于描述本发明构思的技术思想，而不是用于限制如权利要求中限定的本发明构思的范围。因此，本领域普通技术人员将理解，在不脱离本发明构思的范围的情况下，各种修改和等效实施例是可能的。因此，本发明构思的真正保护范围应该由所附权利要求的技术思想来确定。

Claims (20)

1.一种集成电路，包括：
相移数据信号生成电路，被配置为基于至少一个相移时钟信号从输入数据信号生成多个相移数据信号；
同步电路，被配置为通过将所述至少一个相移时钟信号应用于由所述相移数据信号生成电路提供的多个相移数据信号来生成多个同步数据信号；以及
控制信号生成电路，被配置为对所述多个同步数据信号执行逻辑运算，以生成用于控制所述至少一个相移时钟信号的相位的相位控制信号，并生成用于控制所述至少一个相移时钟信号的频率的频率控制信号。
2.根据权利要求1所述的集成电路，其中，所述至少一个相移时钟信号包括：
多个等分的时钟信号，所述多个等分的时钟信号具有恒定的第一间隔的相位差，以及
至少一个非等分的时钟信号，所述至少一个非等分的时钟信号与所述多个等分的时钟信号当中的一个等分的时钟信号具有小于所述第一间隔的第二间隔的相位差。
3.根据权利要求2所述的集成电路，其中，所述同步电路被配置为：
生成与所述多个等分的时钟信号的相位同步的多个等分的同步数据信号，并且生成与所述至少一个非等分的时钟信号的相位同步的至少一个非等分的同步数据信号，作为所述多个同步数据信号，以及
向所述控制信号生成电路提供所述多个同步数据信号。
4.根据权利要求3所述的集成电路，其中，所述控制信号生成电路被配置为基于所述多个等分的同步数据信号生成相位控制信号，并且基于所述多个等分的同步数据信号和所述至少一个非等分的同步数据信号生成频率控制信号。
5.根据权利要求2所述的集成电路，其中，
所述多个等分的时钟信号包括参考时钟信号和与参考时钟信号具有180度的相位差的反相时钟信号，并且
所述至少一个非等分的时钟信号包括与所述参考时钟信号具有90度的相位差的时钟信号和与所述反相时钟信号具有90度的相位差的时钟信号中的至少一个。
6.根据权利要求2所述的集成电路，其中，
所述多个等分的时钟信号包括参考时钟信号和与参考时钟信号具有180度的相位差的反相时钟信号，并且
所述至少一个非等分的时钟信号包括与所述参考时钟信号具有P度的相位差的时钟信号和与所述反相时钟信号具有Q度的相位差的时钟信号中的至少一个，其中，P是等于或小于90的正实数，Q是等于或小于90的正实数。
7.根据权利要求2所述的集成电路，其中，
所述多个等分的时钟信号包括参考时钟信号和多个四分之一时钟信号，所述多个四分之一时钟信号与参考时钟信号具有90度的自然数倍数的相位差，并且
所述至少一个非等分的时钟信号包括与所述参考时钟信号具有45度的相位差的时钟信号和与所述多个四分之一时钟信号具有45度的相位差的时钟信号中的至少一个。
8.根据权利要求2所述的集成电路，其中，
所述多个等分的时钟信号包括参考时钟信号和多个四分之一时钟信号，所述多个四分之一时钟信号与所述参考时钟信号具有90度的自然数倍数的相位差，并且
所述至少一个非等分的时钟信号包括与所述参考时钟信号具有P度的相位差的时钟信号和与所述多个四分之一时钟信号具有Q度的相位差的时钟信号中的至少一个，其中，P是等于或小于45的正实数，Q是小于45的正实数。
9.根据权利要求1所述的集成电路，其中，所述控制信号生成电路被配置为：响应于识别出所述多个数据同步信号对应于在其中难以确定所述多个同步数据信号的频率误差是否存在的判断误差间隔，通过反映操作频带相对于频率误差趋势的传递曲线特性来生成用于控制所述至少一个相移时钟信号的频率的频率控制信号。
10.根据权利要求1所述的集成电路，其中，所述集成电路被包括在时钟和数据恢复(CDR)电路或锁相环(PLL)中。
11.一种时钟和数据恢复电路，包括：
相位和频率感测电路，被配置为基于输入数据信号和参考时钟信号生成用于控制所述参考时钟信号的相位的相位控制信号和用于控制所述参考时钟信号的频率的频率控制信号；
环路滤波器，被配置为基于由所述相位和频率感测电路提供的相位控制信号和频率控制信号，生成用于控制所述参考时钟信号的频率的频率控制字；以及
振荡器，被配置为基于由所述环路滤波器提供的频率控制字生成所述参考时钟信号。
12.根据权利要求11所述的时钟和数据恢复电路，其中，
振荡器被配置为生成包括所述参考时钟信号的多个相移时钟信号，并将所述多个相移时钟信号提供给所述相位和频率感测电路，并且
相位和频率感测电路被配置为通过基于所述多个相移时钟信号捕获输入数据信号来生成相位控制信号和频率控制信号。
13.根据权利要求12所述的时钟和数据恢复电路，其中，所述相位和频率感测电路被配置为基于根据所述多个相移时钟信号而捕获的数据信号，生成包括相位增大信号和相位减小信号的相位控制信号，并且生成包括频率增大信号和频率减小信号的频率控制信号。
14.根据权利要求12所述的时钟和数据恢复电路，其中，所述多个相移时钟信号包括：
多个等分的时钟信号，所述多个等分的时钟信号包括参考时钟信号并且具有恒定的第一间隔的相位差，以及
至少一个非等分的时钟信号，所述至少一个非等分的时钟信号与所述多个等分的时钟信号当中的一个等分的时钟信号具有小于所述第一间隔的第二间隔的相位差。
15.根据权利要求11所述的时钟和数据恢复电路，其中，所述环路滤波器被配置为：
响应于频率控制信号对应于频率的增加，生成频率控制字，使得振荡器增加所述参考时钟信号的频率，以及
响应于频率控制信号对应于频率的降低，生成频率控制字，使得振荡器降低所述参考时钟信号的频率。
16.根据权利要求11所述的时钟和数据恢复电路，其中，所述环路滤波器被配置为：
响应于相位控制信号对应于相位增大，生成频率控制字，使得振荡器暂时增加所述参考时钟信号的频率，并且
响应于相位控制信号对应于相位减小，生成频率控制字，使得振荡器暂时降低所述参考时钟信号的频率。
17.根据权利要求11所述的时钟和数据恢复电路，其中，
环路滤波器包括被配置为感测参考频率是否被锁定在某一频率的频率锁定感测电路，并且
环路滤波器被配置为基于频率控制信号生成频率控制字，然后响应于频率锁定感测电路感测到参考频率被锁定在所述某一频率，基于所述相位控制信号生成频率控制字。
18.根据权利要求11所述的时钟和数据恢复电路，还包括：
解串器，被配置为
将由相位和频率感测电路提供的频率控制信号和相位控制信号分别并行化为并行频率控制信号和并行相位控制信号，以及
向环路滤波器提供并行频率控制信号和并行相位控制信号。
19.一种集成电路，被配置为感测相位和频率，所述集成电路包括：
相移数据生成电路，被配置为基于参考时钟信号经由多个触发器将输入数据信号转换成多个相移数据信号；
同步电路，被配置为根据所述多个相移数据信号，基于所述参考时钟信号生成对应于特定多个相位的多个同步数据信号；以及
控制信号生成电路，被配置为基于由同步电路提供的多个同步数据信号，生成用于控制参考时钟信号的相位被拉低或拉高的相位控制信号，并且生成用于控制参考时钟信号的频率增加或降低的频率控制信号。
20.根据权利要求19所述的集成电路，其中所述特定多个相位包括：
第一相位，与参考时钟信号相同，
至少一个等分的相位，其从所述第一相位开始，恒定地具有第一相位间隔的相位差，以及
至少一个非等分的相位，其具有来自所述第一相位和所述至少一个等分的相位当中的一个相位，并且具有小于所述第一相位间隔的第二相位间隔的相位差。
CN201910593347.4A 2018-10-12 2019-07-03 集成电路以及包括该集成电路的时钟和数据恢复电路 Pending CN111049516A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0122043 2018-10-12
KR1020180122043A KR102509984B1 (ko) 2018-10-12 2018-10-12 클락 신호의 주파수 및 위상을 감지하는 집적 회로 및 이를 포함하는 클락 및 데이터 복원 회로

Publications (1)

Publication Number Publication Date
CN111049516A true CN111049516A (zh) 2020-04-21

Family

ID=70160555

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910593347.4A Pending CN111049516A (zh) 2018-10-12 2019-07-03 集成电路以及包括该集成电路的时钟和数据恢复电路

Country Status (4)

Country Link
US (1) US11012077B2 (zh)
KR (1) KR102509984B1 (zh)
CN (1) CN111049516A (zh)
TW (1) TW202029652A (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI783751B (zh) * 2021-10-25 2022-11-11 瑞昱半導體股份有限公司 時脈資料回復電路
KR20240048378A (ko) * 2022-10-06 2024-04-15 삼성전자주식회사 위상 동기 루프 장치 및 그의 동작 방법

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1195903A2 (en) * 2000-10-06 2002-04-10 Vitesse Semiconductor Corporation Clock recovery unit including a frequency detection circuit
JP2006066971A (ja) * 2004-08-24 2006-03-09 Ricoh Co Ltd クロックデータリカバリ回路
US20100148832A1 (en) * 2008-12-16 2010-06-17 Nec Electronics Corporation Clock data recovery circuit
JP2017147639A (ja) * 2016-02-18 2017-08-24 富士通株式会社 信号再生回路、電子装置および信号再生方法
CN108123714A (zh) * 2016-11-28 2018-06-05 三星电子株式会社 混合时钟数据恢复电路和接收器

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3802447B2 (ja) * 2002-05-17 2006-07-26 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
KR100574938B1 (ko) * 2003-02-20 2006-04-28 삼성전자주식회사 고속 직렬 링크에서 데이터 복원시 에러 발생을감소시키는 데이터 복원장치 및 그 복원방법
KR20070005675A (ko) 2004-03-29 2007-01-10 코닌클리즈케 필립스 일렉트로닉스 엔.브이. 충전 펌프 회로, 복구 회로와 이를 포함하는 주파수 에러검출 장치 및 주파수 에러 검출 방법과 충전 펌프 회로제어 방법
US7349509B2 (en) * 2004-04-21 2008-03-25 Kawasaki Lsi U.S.A., Inc. Multi rate clock data recovery based on multi sampling technique
JP4756954B2 (ja) * 2005-08-29 2011-08-24 ルネサスエレクトロニクス株式会社 クロックアンドデータリカバリ回路
US8553814B2 (en) * 2009-07-31 2013-10-08 Lsi Corporation Rapid sampling phase recovery
KR101750414B1 (ko) 2011-01-13 2017-06-23 삼성전자주식회사 디지털 위상 주파수 검출기, 이를 포함하는 디지털 위상 고정 루프 및 디지털 위상 주파수 검출 방법
US8471611B2 (en) 2011-11-04 2013-06-25 Broadcom Corporation Fractional-N phase locked loop based on bang-bang detector
KR102123901B1 (ko) * 2013-07-12 2020-06-17 에스케이하이닉스 주식회사 완전 디지털 위상 고정 루프 회로, 반도체 장치 및 휴대 정보 기기
KR102092253B1 (ko) * 2013-08-09 2020-03-24 에스케이하이닉스 주식회사 데이터 복원 회로 및 그의 동작 방법
KR101671568B1 (ko) 2013-12-13 2016-11-01 한양대학교 산학협력단 오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로
US9900144B2 (en) * 2016-04-08 2018-02-20 Analog Bits Inc. Method and circuits for phase-locked loops
US10644868B2 (en) * 2018-09-12 2020-05-05 Texas Instruments Incorporated Frequency/phase lock detector for clock and data recovery circuits

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1195903A2 (en) * 2000-10-06 2002-04-10 Vitesse Semiconductor Corporation Clock recovery unit including a frequency detection circuit
JP2006066971A (ja) * 2004-08-24 2006-03-09 Ricoh Co Ltd クロックデータリカバリ回路
US20100148832A1 (en) * 2008-12-16 2010-06-17 Nec Electronics Corporation Clock data recovery circuit
JP2017147639A (ja) * 2016-02-18 2017-08-24 富士通株式会社 信号再生回路、電子装置および信号再生方法
US20170244545A1 (en) * 2016-02-18 2017-08-24 Fujitsu Limited Signal recovery circuit, electronic device, and signal recovery method
CN108123714A (zh) * 2016-11-28 2018-06-05 三星电子株式会社 混合时钟数据恢复电路和接收器

Also Published As

Publication number Publication date
US11012077B2 (en) 2021-05-18
KR102509984B1 (ko) 2023-03-14
KR20200041664A (ko) 2020-04-22
US20200119739A1 (en) 2020-04-16
TW202029652A (zh) 2020-08-01

Similar Documents

Publication Publication Date Title
US8320770B2 (en) Clock and data recovery for differential quadrature phase shift keying
EP1538775B1 (en) Data recovery method and data recovery circuit
JP4676792B2 (ja) データリカバリ方法、データリカバリ回路、データ送受信装置及び情報処理装置
JP4515111B2 (ja) データ復元装置及びその復元方法
US20070047686A1 (en) Clock and data recovery circuit
US20110228887A1 (en) Linear phase detector and clock/data recovery circuit thereof
US8315349B2 (en) Bang-bang phase detector with sub-rate clock
US8537947B2 (en) Oversampling circuit, serial communication apparatus and oversampling method
JP5086014B2 (ja) データリカバリ方法およびデータリカバリ回路
US8497708B2 (en) Fractional-rate phase frequency detector
WO2013112701A1 (en) Clock data recovery with out-of-lock detection
US9455725B2 (en) Phase detector and associated phase detecting method
JP5286845B2 (ja) データリカバリ回路
US8811557B2 (en) Frequency acquisition utilizing a training pattern with fixed edge density
JP2014222872A (ja) クロック・データ・リカバリ回路で受信データ信号をトラッキングするためのシステム及び方法
CN111049516A (zh) 集成电路以及包括该集成电路的时钟和数据恢复电路
JP5520128B2 (ja) クロックアンドデータリカバリ回路
US20070081619A1 (en) Clock generator and clock recovery circuit utilizing the same
KR101671568B1 (ko) 오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로
JP2014225874A (ja) クロック・データ・リカバリ回路で受信データ信号を取得するためのシステム及び方法
KR100844313B1 (ko) 데이터 속도의 1/4 주파수 클럭을 사용하는 고속의 클럭 및데이터 복원 회로 및 방법
KR100889337B1 (ko) 클럭 데이터 복원회로
JP2015100017A (ja) 位相比較回路およびクロックデータリカバリ回路

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination