KR20240048378A

KR20240048378A - 위상 동기 루프 장치 및 그의 동작 방법

Info

Publication number: KR20240048378A
Application number: KR1020220128090A
Authority: KR
Inventors: 이주성; 유원식; 조영우; 김우석
Original assignee: 삼성전자주식회사
Priority date: 2022-10-06
Filing date: 2022-10-06
Publication date: 2024-04-15
Also published as: EP4358410A1; CN117856783A; US20240120927A1

Abstract

위상 동기 루프 장치 및 그의 동작 방법이 개시된다. 본 개시의 기술적 사상에 따른 위상 동기 루프 장치는, 전압 제어 오실레이터, 제1 및 제2 위상 분주 신호들을 피드백하는 분주기, 제1 위상 분주 신호를 기초로 기준 클럭 신호에 따라 샘플링 노드에서 발생하는 샘플링 전압을 샘플링하고, 제2 위상 분주 신호를 기초로 샘플링 전압, 제1 공급 전압, 및 제1 공급 전압보다 낮은 레벨의 제2 공급 전압 중 어느 하나의 전압을 홀드 노드에 출력하도록 구성된 샘플링 위상 주파수 검출기, 홀드 노드에서 발생한 홀드 전압을 기초로 변환 전류를 출력하도록 구성된 트랜스컨덕턴스 회로, 및 변환 전류를 기초로 전압 제어 신호를 전압 제어 오실레이터에 출력하도록 구성된 루프 필터를 포함한다.

Description

위상 동기 루프 장치 및 그의 동작 방법{PHASE-LOCKED LOOP DEVICE, AND OPERATION METHOD THEREOF}

본 개시의 기술적 사상은 전자 장치에 관한 것이며, 메인 루프만으로 위상 동기를 달성하기 위한 위상 동기 루프 장치 및 그의 동작 방법에 관한 것이다.

최근 5G 통신 기술 분야에서 고속 데이터 통신(HDR: high data rate)과 고성능의 지터(jitter) 제거 사양을 가지는 위상 동기 루프(PLL: Phase-Locked Loop)의 필요성이 커지고 있다. 일반적으로 차지 펌프(charge pump)를 포함하는 위상 동기 루프의 경우, 5G 표준에서 요구하는 빠른 주파수와 지터 사양을 달성하는데 어려움이 있다.

5G 표준에서 요구하는 빠른 주파수와 지터 사양을 달성하기 위해, 서브 샘플링 PLL 등 샘플링 PLL(sampling PLL)이 고안되고 있다. 그런데, 샘플링 PLL의 경우, 위상 고정(phase lock)을 달성하기 위한 고정 범위(lock range)가 상대적으로 좁아서, 위상 고정을 안정적으로 달성하기는데 어려움이 있다. 고정 범위를 확보하기 위해, 주파수 고정 루프(Frequency locking loop) 등의 별도의 루프(loop)가 샘플링 PLL에 추가되는데, 이는 제조 단가를 절감하거나 및 집적화를 도모하는 것을 어렵게 하는 요소이다.

본 개시의 기술적 사상은, 주파수 고정 루프를 생략하고 메인 루프만으로 위상 고정을 달성하는 방법 및 장치를 제공한다.

본 개시의 기술적 사상에 따른 위상 동기 루프 장치는, 출력 클럭 신호를 생성하도록 구성된 전압 제어 오실레이터, 출력 클럭 신호를 일정한 위상 차를 갖는 제1 및 제2 위상 분주 신호들로 분주(divide)하도록 구성된 분주기, 제1 위상 분주 신호를 기초로 기준 클럭 신호에 따라 샘플링 노드에서 발생하는 샘플링 전압을 샘플링하고, 제2 위상 분주 신호를 기초로 샘플링 전압, 제1 공급 전압, 및 제1 공급 전압보다 낮은 레벨의 제2 공급 전압 중 어느 하나의 전압을 홀드 노드에 출력하도록 구성된 샘플링 위상 주파수 검출기, 및 홀드 노드에서 발생한 홀드 전압을 기초로 변환 전류를 출력하도록 구성된 트랜스컨덕턴스 회로, 및 변환 전류를 기초로 전압 제어 신호를 생성하고, 전압 제어 신호를 전압 제어 오실레이터에 출력하도록 구성된 루프 필터를 포함한다.

또한, 본 개시의 기술적 사상에 따른 기준 클럭 신호와 출력 클럭 신호를 동기화하는 위상 동기 루프 장치의 동작 방법은, 기준 클럭 신호, 및 출력 클럭 신호에서 분주된 제1 및 제2 위상 분주 신호들을 수신하는 단계, 제1 위상 분주 신호를 기초로, 기준 클럭 신호에 따라 샘플링 노드에서 발생하는 샘플링 전압을 샘플링하는 단계, 제2 위상 분주 신호를 기초로 샘플링 전압, 제1 공급 전압, 및 제1 공급 전압보다 낮은 레벨의 제2 공급 전압 중 어느 하나의 전압을 홀드 전압으로서 홀드 노드에 인가하는 단계, 홀드 전압을 기초로 기준 클럭 신호와 출력 클럭 신호를 동기화하기 위한 피드백 제어를 수행하는 단계를 포함한다.

또한, 본 개시의 기술적 사상에 따른 기준 클럭 신호와 출력 클럭 신호를 동기화하는 위상 동기 루프 회로는, 기준 클럭 신호가 입력되는 입력 노드와 홀드 노드 사이에 접속된 샘플링 위상 검출 회로, 제1 공급 전압이 인가되는 노드와 홀드 노드 사이에 접속된 업 스위치, 및 제2 공급 전압이 인가되는 노드와 홀드 노드 사이에 접속된 다운 스위치를 포함하는 제1 회로, 샘플링 전압이 입력되는 입력 단자와, 출력 클럭 신호에서 분주된 제1 위상 분주 신호가 입력되는 입력 단자, 샘플링 전압이 반전된 반전 샘플링 전압이 입력되는 입력 단자, 및 제1 내지 제3 선택 신호들이 출력되는 단자들 사이에 접속된 제2 회로, 및 출력 클럭 신호에서 분주된 제2 위상 분주 신호가 입력되는 입력 단자와, 제1 내지 제3 선택 신호들이 입력되는 입력 단자들, 및 제1 회로에 입력될 제1 내지 제3 스위칭 신호들이 출력되는 출력 단자들 사이에 접속된 제3 회로를 포함한다.

또한, 본 개시의 기술적 사상에 따른 셀룰러 네트워크를 이용하는 무선 통신 시스템은, 출력 클럭 신호를 생성하도록 구성된 전압 제어 오실레이터, 출력 클럭 신호를 일정한 위상 차를 갖는 제1 및 제2 위상 분주 신호들로 분주하도록 구성된 분주기, 제1 위상 분주 신호를 기초로 기준 클럭 신호에 따라 샘플링 노드에서 발생하는 샘플링 전압을 샘플링하고, 제2 위상 분주 신호를 기초로 샘플링 전압, 제1 공급 전압, 및 제1 공급 전압보다 낮은 레벨의 제2 공급 전압 중 어느 하나의 전압을 홀드 노드에 출력하도록 구성된 샘플링 위상 주파수 검출기, 홀드 노드에서 발생한 홀드 전압을 기초로 변환 전류를 출력하도록 구성된 트랜스컨덕턴스 회로, 및 변환 전류를 기초로 전압 제어 신호를 생성하고, 전압 제어 신호를 전압 제어 오실레이터에 출력하도록 구성된 루프 필터를 포함한다.

본 개시의 기술적 사상에 의하면, 메인 루프만으로 위상 동기 루프 장치의 고정 범위를 충분히 확보하고 위상 고정을 안정적으로 달성하는 효과가 있다.

또한, 본 개시의 기술적 사상에 의하면, 주파수 고정 루프를 생략함으로써, 장치의 집적화를 도모하는 효과가 있다.

본 개시의 실시예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 아니하며, 언급되지 아니한 다른 효과들은 이하의 기재로부터 본 개시의 실시예들이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 개시의 실시예들을 실시함에 따른 의도하지 아니한 효과들 역시 본 개시의 실시예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.

도 1은 본 개시의 일 실시예에 따른 위상 동기 루프 장치를 나타내는 블록도이다.
도 2는 본 개시의 일 실시예에 따른 샘플링 위상 주파수 검출기를 나타내는 블록도이다.
도 3은 본 개시의 일 실시예에 따른 샘플링 위상 주파수 검출기에 포함된 제1 회로를 나타내는 회로도이다.
도 4는 본 개시의 일 실시예에 따른 샘플링 위상 주파수 검출기에 포함된 제2 회로를 나타내는 회로도이다.
도 5는 본 개시의 일 실시예에 따른 샘플링 위상 주파수 검출기에 포함된 제3 회로를 나타내는 회로도이다.
도 6은 본 개시의 실시예들에 따라 위상 고정(phase lock) 상태에서 발생하는 신호들의 타이밍도이다.
도 7a 및 도 7b는 본 개시의 실시예들에 따라 위상 리드(phase lead) 상태에서 발생하는 신호들의 타이밍도이다.
도 8a 및 도 8b는 본 개시의 실시예들에 따라 위상 래그(phase lag) 상태에서 발생하는 신호들의 타이밍도이다.
도 9는 본 개시의 실시예들에 따른 위상차에 대한 변환 전류의 특성을 설명하기 위한 그래프이다.
도 10은 본 개시의 일 실시예에 따른 트랜스컨덕턴스 회로를 나타내는 도면이다.
도 11은 본 개시의 다른 실시예에 따른 위상 동기 루프 장치를 나타내는 블록도이다.
도 12는 도 11에 도시된 트랜스컨덕턴스 회로와 펄스 생성기를 설명하기 위한 도면이다.
도 13은 본 개시의 일 실시예에 따른 위상 동기 루프 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 14a, 도 14b, 및 도 14c는 본 개시의 실시예들에 따른 홀드 전압을 홀드 노드에 인가하는 단계를 설명하기 위한 흐름도이다.
도 15는 본 개시의 일 실시예들에 따른 피드백 제어 단계를 구체적으로 설명하기 위한 흐름도이다.
도 16은 비교예에 따른 위상 동기 루프 장치를 나타내는 블록도이다.
도 17은 본 개시의 일 실시예에 따른 무선 통신 시스템을 나타내는 블록도이다.

이하, 첨부한 도면을 참조하여 본 개시의 실시예에 대해 상세히 설명한다.

도 1은 본 개시의 일 실시예에 따른 위상 동기 루프 장치를 나타내는 블록도이다.

도 1을 참조하면, 위상 동기 루프 장치(100)는, 일부 실시예들에서 반도체 공정에 의해서 제조되는 하나의 집적 회로로서 구현될 수도 있고, 일부 실시예들에서 집적 회로를 포함하는 적어도 하나의 반도체 패키지 및 반도체 패키지가 실장된 보드를 포함할 수도 있다. 위상 동기 루프 장치(100)는 위상 동기 루프 또는 위상 동기 루프 회로로 지칭될 수 있다.

위상 동기 루프 장치(100)는, 기준 클럭 신호(CLK_REF)로부터 출력 클럭 신호(CLK_OUT)를 출력할 수 있다. 기준 클럭 신호(CLK_REF)는 일정한 주파수로 진동할 수 있고, 예컨대 크리스탈 오실레이터로부터 생성될 수 있다. 출력 클럭 신호(CLK_OUT)는 기능 블록에서 요구하는 목표 주파수를 가질 수 있다. 기능 블록은 출력 클럭 신호(CLK_OUT)에 기초하여 신호를 처리할 수 있고, 기능 블록의 신호 처리 속도는 출력 클럭 신호(CLK_OUT)의 주파수에 의존할 수 있는 한편 출력 클럭 신호(CLK_OUT)의 지터(jitter)는 기능 블록의 고속 동작을 제한할 수 있다. 이에 따라, 위상 동기 루프 장치(100)는 기준 클럭 신호(CLK_REF)와 출력 클럭 신호(CLK_OUT)를 동기화할 수 있다. 이에 의하면, 위상 동기 루프 장치(100)는 지터를 유발하는 노이즈의 영향을 차단함으로써 감소된 지터를 가지는 출력 클럭 신호(CLK_OUT)를 생성할 수 있다.

위상 동기 루프 장치(100)는 샘플링 위상 주파수 검출기(110), 트랜스컨덕턴스 회로(120), 루프 필터(130), 전압 제어 오실레이터(140), 및 분주기(150)를 포함할 수 있다.

샘플링 위상 주파수 검출기(110)는 위상 동기 루프 장치(100)의 외부로부터 기준 클럭 신호(CLK_REF)를 수신할 수 있다. 샘플링 위상 주파수 검출기(110)는 분주기(150)로부터 분주된 제1 및 제2 위상 분주 신호들(PH1, PH2)를 수신할 수 있다. 제1 및 제2 위상 분주 신호들(PH1, PH2)은 피드백 신호로 지칭될 수 있다. 제1 및 제2 위상 분주 신호들(PH1, PH2)은 샘플링 위상 주파수 검출기(110)에서 특정 전압을 샘플링 및 샘플링된 전압을 전달하기 위한 신호일 수 있다. 제1 및 제2 위상 분주 신호들(PH1, PH2) 간의 위상차는 일정할 수 있다.

샘플링 위상 주파수 검출기(110)는 기준 클럭 신호(CLK_REF)와 출력 클럭 신호(CLK_OUT) 간의 위상차를 검출하여, 검출된 위상차에 대응하는 검출 신호(DET)를 생성할 수 있다. 검출 신호(DET)는, 일 실시예에서, 후술하는 홀드 전압일 수 있다. 또는, 검출 신호(DET)는, 다른 실시예에서, 제1 공급 전압(예를 들면, 도 3에 도시된 Vdd)과 홀드 전압을 포함할 수 있다.

일 실시예에서, 샘플링 위상 주파수 검출기(110)는 제1 위상 분주 신호(PH1)를 기초로, 특정 노드에서 기준 클럭 신호(CLK_REF)에 의해 발생하는 전압을 샘플링할 수 있다. 샘플링된 전압은 샘플링 전압으로 지칭될 수 있다. 샘플링 위상 주파수 검출기(110)는 제2 위상 분주 신호(PH2)를 기초로 샘플링 전압, 제1 공급 전압, 및 제2 공급 전압(예를 들면, 도 3에 도시된 Vss)중 어느 하나의 전압을 검출 신호(DET)로서 출력할 수 있다. 제2 공급 전압은 제1 공급 전압보다 낮은 레벨의 전압일 수 있다. 제2 공급 전압은, 예를 들어, 그라운드(ground)일 수 있다.

트랜스컨덕턴스 회로(120)는 검출 신호(DET)에 대응되는 전압을 변환 전류(Icp)로 변환할 수 있다. 트랜스컨덕턴스 회로(120)는 Gm 회로로 지칭될 수 있다.

일 실시예에서, 검출 신호(DET)가 홀드 전압에 대응되는 경우, 트랜스컨덕턴스 회로(120)는 홀드 전압과 기준 전압 간의 차이에 따라 변환 전류(Icp)를 조절할 수 있다.

루프 필터(130)는 변환 전류(Icp)를 기초로 전압 제어 신호(VCTRL)를 생성하고, 전압 제어 신호(VCTRL)를 전압 제어 오실레이터(140)에 출력할 수 있다.

일 실시예에서, 루프 필터(130)는 로우 패스 필터(low pass filter)로 구현될 수 있으나, 이에 한정되는 것은 아니다.

전압 제어 오실레이터(140)는 전압 제어 신호(VCTRL)를 기초로 출력 클럭 신호(CLK_OUT)를 생성할 수 있다. 생성된 출력 클럭 신호(CLK_OUT)는 위상 동기 루프 장치(100)의 외부에 출력될 수 있고, 분주기(150)에 제공될 수 있다.

분주기(150)는 출력 클럭 신호(CLK_OUT)를 수신할 수 있다. 분주기(150)는 출력 클럭 신호(CLK_OUT)를 제1 및 제2 위상 분주 신호들(PH1, PH2)로 분주할 수 있다.

본 개시의 일 실시예에 따른 샘플링 위상 주파수 검출기(110), 트랜스컨덕턴스 회로(120), 루프 필터(130), 전압 제어 오실레이터(140), 및 분주기(150)는 메인 루프(main loop)로 구성될 수 있다. 샘플링 위상 주파수 검출기(110)는 메인 루프가 고정(또는 동기)되었는지(lock) 여부를 검출할 수 있다. 출력 클럭 신호(CLK_OUT)가 목표 주파수를 일정하게 갖는 경우, 메인 루프는 고정된 것으로 지칭될 수 있다. 한편, 출력 클럭 신호(CLK_OUT)의 위상이 기준 클럭 신호(CLK_REF)의 위상보다 상대적으로 앞서거나(leading) 뒤쳐지는(lagging) 경우, 메인 루프를 고정하기 위해, 출력 클럭 신호(CLK_OUT)의 위상이 변경될 수 있다.

본 개시의 실시예들에 따른 위상 동기 루프 장치(100)는 후술하는 주파수 고정 루프(Frequency locking loop)를 별도로 구비하지 않고 메인 루프만으로도 위상 및 주파수를 고정할 수 있다. 이에 의하면, 집적도를 개선할 수 있고, 장치의 신뢰도 및 성능을 증대시키는 효과가 있다.

도 2는 본 개시의 일 실시예에 따른 샘플링 위상 주파수 검출기를 나타내는 블록도이다.

도 2를 참조하면, 샘플링 위상 주파수 검출기(200)는 제1 회로(210), 제2 회로(220), 및 제3 회로(230)를 포함할 수 있다.

제1 회로(210)는 기준 클럭 신호(CLK_REF) 및 제1 위상 분주 신호(PH1)를 수신할 수 있다. 제1 회로(210)는 제1 위상 분주 신호(PH1)의 엣지에 응답하여 샘플링 전압(SLP)을 샘플링할 수 있다. 샘플링 전압(SLP)은 기준 클럭 신호(CLK_REF)에 따라 특정 노드에서 발생하는 전압일 수 있다. 제1 회로(210)는 제1 내지 제3 스위칭 신호들(PH2_UP, PH2_DN, PH2_SPD)을 수신하고, 샘플링 전압(SLP) 및 홀드 전압(HOLD)을 출력할 수 있다. 제1 내지 제3 스위칭 신호들(PH2_UP, PH2_DN, PH2_SPD)은 제1 공급 전압, 제2 공급 전압, 및 샘플링 전압 중 어느 하나의 전압을 홀드 전압(HOLD)으로 선택하기 위한 신호일 수 있다. 예를 들면, 제1 스위칭 신호(PH2_UP)가 제1 논리 레벨을 갖고 제2 및 제3 스위칭 신호들(PH2_DN, PH2_SPD)이 제2 논리 레벨을 갖는 구간 동안, 제1 공급 전압이 홀드 전압(HOLD)으로 출력될 수 있다. 여기서, 제1 논리 레벨은 논리적 하이(high)를 나타내고, 제2 논리 레벨은 논리적 로우(low)를 나타낼 수 있다. 하지만, 이에 한정되는 것은 아니다. 다른 예를 들면, 제2 스위칭 신호(PH2_DN)가 제1 논리 레벨을 갖고 제1 및 제3 스위칭 신호들(PH2_UP, PH2_SPD)이 제2 논리 레벨을 갖는 구간 동안, 제2 공급 전압이 홀드 전압(HOLD)으로 출력될 수 있다. 또 다른 예를 들면, 제3 스위칭 신호(PH2_SPD)가 제1 논리 레벨을 갖고 제1 및 제2 스위칭 신호들(PH2_UP, PH2_DN)이 제2 논리 레벨을 갖는 구간 동안, 샘플링 전압(SLP)이 홀드 전압(HOLD)으로 출력될 수 있다. 제1 내지 제3 스위칭 신호들(PH2_UP, PH2_DN, PH2_SPD)에 대한 실시예는 도 6 내지 도 8b를 참조하여 후술한다.

제2 회로(220)는 제1 반전 위상 분주 신호(PH1b), 반전 샘플링 전압(SLPb), 및 샘플링 전압(SLP)을 수신할 수 있다. 제1 반전 위상 분주 신호(PH1b)는 제1 위상 분주 신호(PH1)가 반전된 신호일 수 있다. 반전 샘플링 전압(SLPb) 샘플링 전압(SLP)이 반전된 신호일 수 있다. 제2 회로(220)는 제1 내지 제3 선택 신호들(UP_FLL, DN_FLL, SPD)을 제3 회로(230)에 출력할 수 있다.

제1 선택 신호(UP_FLL)는 업 선택 신호로 지칭될 수 있고, 제2 선택 신호(DN_FLL)는 다운 선택 신호로 지칭될 수 있으며, 제3 선택 신호(SPD)는 샘플링 선택 신호로 지칭될 수 있다. 제1 내지 제3 선택 신호들(UP_FLL, DN_FLL, SPD)에 대한 실시예는 도 6 내지 도 8b를 참조하여 후술한다.

제3 회로(230)는 제1 내지 제3 선택 신호들(UP_FLL, DN_FLL, SPD) 및 제2 위상 분주 신호(PH2)를 수신하고, 제1 내지 제3 스위칭 신호들(PH2_UP, PH2_DN, PH2_SPD)을 제1 회로(210)에 출력할 수 있다. 제1 내지 제3 선택 신호들(UP_FLL, DN_FLL, SPD)은 제1 내지 제3 스위칭 신호들(PH2_UP, PH2_DN, PH2_SPD) 중 어느 하나의 신호의 위상을 제2 위상 분주 신호(PH2)의 위상에 대응시키기 위한 신호일 수 있다. 예를 들면, 제1 선택 신호(UP_FLL)가 제1 논리 레벨을 갖고, 제2 및 제3 선택 신호들(DN_FLL, SPD)이 제2 논리 레벨을 갖는 경우, 제1 스위칭 신호(PH2_UP)의 위상이 제2 위상 분주 신호(PH2)의 위상에 대응될 수 있다. 다른 예를 들면, 제2 선택 신호(DN_FLL)가 제1 논리 레벨을 갖고, 제1 및 제3 선택 신호들(UP_FLL, SPD)이 제2 논리 레벨을 갖는 경우, 제2 스위칭 신호(PH2_DN)의 위상이 제2 위상 분주 신호(PH2)의 위상에 대응될 수 있다. 또 다른 예를 들면, 제3 선택 신호(SPD_FLL)가 제1 논리 레벨을 갖고, 제1 및 제2 선택 신호들(UP_FLL, DN_FLL)이 제2 논리 레벨을 갖는 경우, 제3 스위칭 신호(PH2_SPD)의 위상이 제2 위상 분주 신호(PH2)의 위상에 대응될 수 있다.

제1 스위칭 신호(PH2_UP)는 업 스위칭 신호로 지칭될 수 있고, 제2 스위칭 신호(PH2_DN)는 다운 스위칭 신호로 지칭될 수 있으며, 제3 스위칭 신호(PH2_SPD)는 샘플링 스위칭 신호로 지칭될 수 있다. 제1 내지 제3 스위칭 신호들(PH2_UP, PH2_DN, PH2_SPD)에 대한 실시예는 도 6 내지 도 8b를 참조하여 후술한다.

도 3은 본 개시의 일 실시예에 따른 샘플링 위상 주파수 검출기에 포함된 제1 회로를 나타내는 회로도이다.

도 3을 참조하면, 제1 회로(300)는 기준 클럭 신호(CLK_REF)가 입력되는 입력 단자와 홀드 전압(HOLD)이 출력되는 출력 단자를 포함하는 집적 회로 칩으로 구현될 수 있다. 제1 회로(300)는 샘플링 위상 검출 회로(SPDC), 업 스위치(USW), 및 다운 스위치(DSW)를 포함할 수 있다.

샘플링 위상 검출 회로(SPDC)는 입력 노드(IN)와 홀드 노드(HN) 사이에 접속될 수 있다. 샘플링 위상 검출 회로(SPDC)는 제1 위상 분주 신호(PH1)를 기초로 샘플링 노드(SN)에서 발생하는 샘플링 전압(SLP)을 샘플링할 수 있다. 그리고, 샘플링 위상 검출 회로(SPDC)는 제3 스위칭 신호(PH2_SPD)를 기초로 샘플링 전압(SLP)을 홀드 전압(HOLD)으로서 홀드 노드(HN)에 전달할 수 있다. 샘플링 위상 검출 회로(SPDC)는 제1 트랜지스터(Tr1), 제2 트랜지스터(Tr2), 저항(R), 제1 스위치(SW1), 제1 커패시터(C1), 제2 스위치(SW2), 및 제2 커패시터(C2)를 포함할 수 있다.

제1 트랜지스터(Tr1)는 기준 클럭 신호(CLK_REF)에 응답하여 제1 공급 전압(Vdd)을 샘플링 노드(SN)에 전달할 수 있다. 제1 트랜지스터(Tr1)는 제1 공급 전압(Vdd)이 인가되는 노드와 샘플링 전압(SLP)이 발생하는 샘플링 노드(SN) 사이에 접속될 수 있다. 구체적으로, 제1 트랜지스터(Tr1)의 제1 전극은 제1 공급 전압(Vdd)이 인가되는 노드에 연결되고, 제1 트랜지스터(Tr1)의 제2 전극은 저항(R)의 제1 단자와 연결되고, 제1 트랜지스터(Tr1)의 게이트 전극은 기준 클럭 신호(CLK_REF)가 입력되는 입력 노드(IN)에 연결될 수 있다. 제1 트랜지스터(Tr1)가 턴 온되면, 제1 공급 전압(Vdd)이 샘플링 노드(SN)에 전달되고, 샘플링 전압(SLP)의 레벨이 높아질 수 있다.

제2 트랜지스터(Tr2)는 기준 클럭 신호(CLK_REF)에 응답하여 제2 공급 전압(Vss)을 샘플링 노드(SN)에 전달할 수 있다. 제2 트랜지스터(Tr2)는 제2 공급 전압(Vss)이 인가되는 노드와 샘플링 노드(SN) 사이에 접속될 수 있다. 구체적으로, 제2 트랜지스터(Tr2)의 제1 전극은 제2 공급 전압(Vss)이 인가되는 노드에 연결되고, 제2 트랜지스터(Tr2)의 제2 전극은 샘플링 노드(SN)에 연결되며, 제2 트랜지스터(Tr2)의 게이트 전극은 입력 노드(IN)에 연결될 수 있다. 제2 트랜지스터(Tr2)가 턴 온되면, 제2 공급 전압(Vss)이 샘플링 노드(SN)에 전달되고, 샘플링 전압(SLP)의 레벨이 낮아질 수 있다.

일 실시예에서, 제1 트랜지스터(Tr1)는 PMOS로 구현되고 제2 트랜지스터(Tr2)는 NMOS로 구현될 수 있으나, 이에 한정되는 것은 아니다. PMOS로 구현된 제1 트랜지스터(Tr1)의 제1 전극과 NMOS로 구현된 제2 트랜지스터(Tr2)의 제1 전극은 소스(source)고, PMOS로 구현된 제1 트랜지스터(Tr1)의 제2 전극과 NMOS로 구현된 제2 트랜지스터(Tr2)의 제2 전극은 드레인(drain)일 수 있다. 일 실시예에서, 기준 클럭 신호(CLK_REF)의 제1 논리 레벨을 갖는 동안, PMOS로 구현된 제1 트랜지스터(Tr1)는 턴 오프되고 NMOS로 구현된 제2 트랜지스터(Tr2)는 턴 온될 수 있다. 또는, 기준 클럭 신호(CLK_REF)의 제2 논리 레벨을 갖는 동안, PMOS로 구현된 제1 트랜지스터(Tr1)는 턴 온되고 NMOS로 구현된 제2 트랜지스터(Tr2)는 턴 오프될 수 있다.

저항(R)의 제1 단자는 제1 트랜지스터(Tr1)의 제2 전극에 연결되고, 저항(R)의 제2 단자는 샘플링 노드(SN)에 연결될 수 있다.

제1 스위치(SW1)는 샘플링 노드(SN)와 차지 노드(CN)사이에 접속되어, 제1 위상 분주 신호(PH1)에 응답하여 샘플링 노드(SN)와 차지 노드(CN)를 연결할 수 있다. 일 실시예에서, 제1 위상 분주 신호(PH1)가 제1 논리 레벨을 가지면, 제1 스위치(SW1)는 온(on)되며, 샘플링 전압(SLP)이 차지 노드(CN)에 인가될 수 있다.

제1 커패시터(C1)는 차지 노드(CN)에서 발생하는 전압과 제2 공급 전압(Vss) 간의 차이에 대응되는 전하를 충전할 수 있다. 제1 커패시터(C1)는 제2 공급 전압이 인가되는 노드와 차지 노드(CN) 사이에 접속될 수 있다. 구체적으로, 제1 커패시터(C1)의 제1 단자는 차지 노드(CN)에 연결되고, 제1 커패시터(C1)의 제2 단자는 제2 공급 전압이 인가되는 노드에 연결될 수 있다.

제2 스위치(SW2)는 차지 노드(CN)와 홀드 노드(HN) 사이에 접속되어, 제3 스위칭 신호(PH2_SPD)에 응답하여 차지 노드(CN)와 홀드 노드(HN)를 연결할 수 있다. 일 실시예에서, 제3 스위칭 신호(PH2_SPD)가 제1 논리 레벨을 가지면, 제2 스위치(SW2)는 온(on)되며, 차지 노드(CN)에 발생한 전압(또는 제1 커패시터(C1)에 충전된 전하에 대응되는 전압)이 홀드 노드(HN)에 인가될 수 있다.

일 실시예에서, 제1 스위치(SW1) 및 제2 스위치(SW2) 각각은 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.

제2 커패시터(C2)는 홀드 노드(HN)에서 발생하는 전압(예를 들어, 홀드 전압(HOLD)과 제2 공급 전압(Vss) 간의 차이에 대응되는 전하를 충전할 수 있다. 제2 커패시터(C2)는 제2 공급 전압이 인가되는 노드와 홀드 노드(HN)사이에 접속될 수 있다. 구체적으로, 제2 커패시터(C2)의 제1 단자는 홀드 노드(HN)에 연결되고, 제2 커패시터(C2)의 제2 단자는 제2 공급 전압이 인가되는 노드에 연결될 수 있다.

업 스위치(USW)는 제1 스위칭 신호(PH_UP)를 기초로 제1 공급 전압(Vdd)을 홀드 전압(HOLD)으로서 홀드 노드(HN)에 전달할 수 있다. 업 스위치(USW)는 제1 공급 전압(Vdd)이 인가되는 노드와 홀드 노드(HN) 사이에 접속되어, 제1 스위칭 신호(PH_UP)에 응답하여 제1 공급 전압(Vdd)이 인가되는 노드와 홀드 노드(HN)를 연결할 수 있다. 일 실시예에서, 제1 스위칭 신호(PH_UP)가 제1 논리 레벨을 가지면, 업 스위치(USW)는 온(on)되며, 제1 공급 전압(Vdd)이 홀드 노드(HN)에 인가될 수 있다. 일 실시예에서, 업 스위치(USW)는 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.

다운 스위치(DSW)는 제2 스위칭 신호(PH_DN)를 기초로 제2 공급 전압(Vss)을 홀드 전압(HOLD)으로서 홀드 노드(HN)에 전달할 수 있다. 다운 스위치(DSW)는 제2 공급 전압(Vss)이 인가되는 노드와 홀드 노드(HN) 사이에 접속되어, 제2 스위칭 신호(PH_DN)에 응답하여 제2 공급 전압(Vss)이 인가되는 노드와 홀드 노드(HN)를 연결할 수 있다. 일 실시예에서, 제2 스위칭 신호(PH_DN)가 제1 논리 레벨을 가지면, 다운 스위치(DSW)는 온(on)되며, 제2 공급 전압(Vss)이 홀드 노드(HN)에 인가될 수 있다. 일 실시예에서, 다운 스위치(DSW)는 NMOS 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.

도 4는 본 개시의 일 실시예에 따른 샘플링 위상 주파수 검출기에 포함된 제2 회로를 나타내는 회로도이다.

도 4를 참조하면, 제2 회로(400)는 샘플링 전압(SLP)이 입력되는 입력 단자와, 제1 위상 분주 신호(PH1)가 입력되는 입력 단자, 반전 샘플링 전압(SLPb)이 입력되는 입력 단자, 및 제1 내지 제3 선택 신호들(UP_FLL, DN_FLL, SPD)이 출력되는 단자들을 포함하는 집적 회로 칩으로 구현될 수 있다. 제2 회로(400)는 제1 내지 제4 플립플롭들(FF1, FF2, FF3, FF4), 논리곱 게이트(ANDG), 및 부정논리합 게이트(NORG)를 포함할 수 있다.

제1 플립플롭(FF1)은 샘플링 전압(SLP)이 입력되는 클럭 단자와, 제1 공급 전압(Vdd)이 입력되는 입력 단자, 및 제1 래치 신호(UP)가 출력되는 출력 단자를 포함할 수 있다. 제1 플립플롭(FF1)은 샘플링 전압(SLP)에 응답하여 제1 공급 전압(Vdd)을 래치하고, 제1 래치 신호(UP)를 출력할 수 있다. 일 실시예에서, 제1 플립플롭(FF1)은 샘플링 전압(SLP)의 라이징 엣지에 응답하여, 제1 공급 전압(Vdd)의 레벨(예를 들면, 제1 논리 레벨)을 갖는 제1 래치 신호(UP)를 출력할 수 있다. 제1 래치 신호(UP)는 업 래치 신호로 지칭될 수 있다.

제2 플립플롭(FF2)은 제1 반전 위상 분주 신호(PH1b)가 입력되는 클럭 단자와, 제1 공급 전압(Vdd)이 입력되는 입력 단자, 및 제2 래치 신호(DN)가 출력되는 출력 단자를 포함할 수 있다. 제2 플립플롭(FF2)은 제1 반전 위상 분주 신호(PH1b)에 응답하여 제1 공급 전압(Vdd)을 래치하고, 제2 래치 신호(DN)를 출력할 수 있다. 일 실시예에서, 제2 플립플롭(FF2)은 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지에 응답하여, 제1 공급 전압(Vdd)의 레벨(예를 들면, 제1 논리 레벨)을 갖는 제2 래치 신호(DN)를 출력할 수 있다. 제2 래치 신호(DN)는 다운 래치 신호로 지칭될 수 있다.

논리곱 게이트(ANDG)는 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 입력되는 입력 단자들 및 제1 플립플롭(FF1) 및 제2 플립플롭(FF2) 각각의 리셋 단자에 연결되는 출력 단자를 포함할 수 있다. 논리곱 게이트(ANDG)는, 제1 래치 신호(UP) 및 제2 래치 신호(DN)를 논리곱 연산할 수 있다. 그리고, 논리곱 게이트(ANDG)는 논리곱 연산 결과를 나타내는 출력 신호를 제1 플립플롭(FF1) 및 제2 플립플롭(FF2) 각각의 리셋 단자에 전달할 수 있다. 일 실시예에서, 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 모두 제1 논리 레벨(예를 들어, 논리적 하이(high))를 가질 경우, 논리곱 게이트(ANDG)는 제1 논리 레벨을 갖는 출력 신호를 제1 플립플롭(FF1) 및 제2 플립플롭(FF2) 각각의 리셋 단자에 출력할 수 있다. 이때, 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)은 리셋될 수 있다.

제3 플립플롭(FF3)은 반전 샘플링 전압(SLPb)이 입력되는 클럭 단자와, 제1 래치 신호(UP)가 입력되는 입력 단자, 및 제1 선택 신호(UP_FLL)가 출력되는 출력 단자를 포함할 수 있다. 제3 플립플롭(FF3)은 반전 샘플링 전압(SLPb)에 응답하여 제1 래치 신호(UP)를 래치하고, 래치된 신호를 제1 선택 신호(UP_FLL)로 출력할 수 있다. 일 실시예에서, 제3 플립플롭(FF3)은 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제1 래치 신호(UP)를 래치할 수 있다.

제4 플립플롭(FF4)은 반전 샘플링 전압(SLPb)이 입력되는 클럭 단자와, 제2 래치 신호(DN)가 입력되는 입력 단자, 및 제2 선택 신호(DN_FLL)가 출력되는 출력 단자를 포함할 수 있다. 제4 플립플롭(FF4)은 반전 샘플링 전압(SLPb)에 응답하여, 제2 래치 신호(DN)를 래치하고, 래치된 신호를 제2 선택 신호(DN_FLL)로 출력할 수 있다. 일 실시예에서, 제4 플립플롭(FF4)은 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제2 래치 신호(DN)를 래치할 수 있다.

부정논리합 게이트(NORG)는 제1 선택 신호(UP_FLL) 및 제2 선택 신호(DN_FLL)가 입력되는 입력 단자들, 및 제3 선택 신호(SPD)가 출력되는 출력 단자를 포함할 수 있다. 부정논리합 게이트(NORG)는 제1 선택 신호(UP_FLL) 및 제2 선택 신호(DN_FLL)를 부정논리합 연산할 수 있다. 그리고, 부정논리합 게이트(NORG)는 부정논리합 연산 결과를 나타내는 출력 신호를 제3 선택 신호(SPD)로 출력할 수 있다. 일 실시예에서, 제1 선택 신호(UP_FLL) 및 제2 선택 신호(DN_FLL)가 모두 제2 논리 레벨(예를 들어, 논리적 로우(low))를 가질 경우, 부정논리합 게이트(NORG)는 제1 논리 레벨을 갖는 제3 선택 신호(SPD)를 출력하고, 제1 선택 신호(UP_FLL) 및 제2 선택 신호(DN_FLL) 중 어느 하나의 신호라도 제1 논리 레벨을 가질 경우, 부정논리합 게이트(NORG)는 제2 논리 레벨을 갖는 제3 선택 신호(SPD)를 출력할 수 있다.

도 5는 본 개시의 일 실시예에 따른 샘플링 위상 주파수 검출기에 포함된 제3 회로를 나타내는 회로도이다.

도 5를 참조하면, 제3 회로(500)는 제2 위상 분주 신호(PH2)가 입력되는 적어도 하나의 입력 단자와, 제1 내지 제3 선택 신호들(UP_FLL, DN_FLL, SPD)가 입력되는 입력 단자들, 및 제1 내지 제3 스위칭 신호들(PH2_UP, PH2_DN, PH2_SPD)이 출력되는 출력 단자들을 포함하는 집적 회로 칩으로 구현될 수 있다. 제3 회로(500)는 제1 내지 제3 논리곱 게이트들(ANDG1, ANDG2, ANDG3)을 포함할 수 있다.

제1 논리곱 게이트(ANDG1)는, 제2 위상 분주 신호(PH2) 및 제1 선택 신호(UP_FLL)가 입력되는 입력 단자들 및 제1 스위칭 신호(PH2_UP)가 출력되는 출력 단자를 포함할 수 있다. 제1 논리곱 게이트(ANDG1)는 제2 위상 분주 신호(PH2)와 제1 선택 신호(UP_FLL)를 논리곱 연산하여, 제1 스위칭 신호(PH2_UP)를 출력할 수 있다. 일 실시예에서, 제1 선택 신호(UP_FLL)가 제1 논리 레벨인 경우, 제1 논리곱 게이트(ANDG1)는 제2 위상 분주 신호(PH2)와 동일한 제1 스위칭 신호(PH2_UP)를 출력할 수 있다. 다른 실시예에서, 제1 선택 신호(UP_FLL)가 제2 논리 레벨인 경우, 제1 논리곱 게이트(ANDG1)는 제2 논리 레벨을 갖는 제1 스위칭 신호(PH2_UP)를 출력할 수 있다.

제2 논리곱 게이트(ANDG2)는 제2 위상 분주 신호(PH2) 및 제2 선택 신호(DN_FLL)가 입력되는 입력 단자들 및 제2 스위칭 신호(PH2_DN)가 출력되는 출력 단자를 포함할 수 있다. 제2 논리곱 게이트(ANDG2)는 제2 위상 분주 신호(PH2)와 제2 선택 신호(DN_FLL)를 논리곱 연산하여, 제2 스위칭 신호(PH2_DN)를 출력할 수 있다. 일 실시예에서, 제2 선택 신호(DN_FLL)가 제1 논리 레벨인 경우, 제2 논리곱 게이트(ANDG2)는 제2 위상 분주 신호(PH2)와 동일한 제2 스위칭 신호(PH2_DN)를 출력할 수 있다. 다른 실시예에서, 제2 선택 신호(DN_FLL)가 제2 논리 레벨인 경우, 제2 논리곱 게이트(ANDG2)는 제2 논리 레벨을 갖는 제2 스위칭 신호(PH2_DN)를 출력할 수 있다.

제3 논리곱 게이트(ANDG3)는 제2 위상 분주 신호(PH2) 및 제3 선택 신호(SPD)가 입력되는 입력 단자들 및 제3 스위칭 신호(PH2_SPD)가 출력되는 출력 단자를 포함할 수 있다. 제3 논리곱 게이트(ANDG3)는 제2 위상 분주 신호(PH2)와 제3 선택 신호(SPD)를 논리곱 연산하여, 제3 스위칭 신호(PH2_SPD)를 출력할 수 있다. 일 실시예에서, 제3 선택 신호(SPD)가 제1 논리 레벨인 경우, 제3 논리곱 게이트(ANDG3)는 제2 위상 분주 신호(PH2)와 동일한 제3 스위칭 신호(PH2_SPD)를 출력할 수 있다. 다른 실시예에서, 제3 선택 신호(SPD)가 제2 논리 레벨인 경우, 제2 논리곱 게이트(ANDG2)는 제2 논리 레벨을 갖는 제3 스위칭 신호(PH2_SPD)를 출력할 수 있다.

도 6은 본 개시의 실시예들에 따라 위상 고정(phase lock) 상태에서 발생하는 신호들의 타이밍도이다.

도 3 내지 도 6을 참조하면, 샘플링 전압(SLP)의 레벨은, 제1 트랜지스터(Tr1)가 턴 온되는 동안, 특정 레벨에 도달하도록 높아질 수 있다. 또는, 샘플링 전압(SLP)의 레벨은, 제2 트랜지스터(Tr2)가 턴 온되는 동안, 낮아질 수 있다. 이와 같이, 샘플링 전압(SLP)의 레벨은 기준 클럭 신호(CLK_REF)의 주기마다 높아지거나 낮아질 수 있다. 기준 클럭 신호(CLK_REF)의 주기는 예를 들어 2π일 수 있으나, 이에 한정되는 것은 아니다.

도 6에 도시된 제1 및 제2 위상 분주 신호들(PH1, PH2) 간의 위상차는 일정하며, 도 7a 내지 도 8b에 도시된 제1 및 제2 위상 분주 신호들(PH1, PH2)의 위상차와 동일할 수 있다. 도 6에 도시된 제1 및 제2 위상 분주 신호들(PH1, PH2) 각각의 주기는 T1일 수 있다. T1은 기준 클럭 신호(CLK_REF)의 주기와 동일할 수 있다.

제1 시점(t11)에서, 제1 위상 분주 신호(PH1)가 제2 논리 레벨에서 제1 논리 레벨로 변경될 수 있다. 제1 논리 레벨이 논리 하이고, 제2 논리 레벨이 논리 로우인 것으로 가정한다. 이때, 제1 스위치(SW1)가 온될 수 있다. 한편, 제1 논리 레벨에서 제2 논리 레벨로 변경되는 타이밍은 폴링 엣지로 지칭되고, 제2 논리 레벨에서 제1 논리 레벨로 변경되는 타이밍은 라이징 엣지로 지칭될 수 있다.

제2 시점(t12)에서, 제1 위상 분주 신호(PH1)가 제1 논리 레벨에서 제2 논리 레벨로 변경될 수 있다. 제1 스위치(SW1)는 제1 위상 분주 신호(PH1)에 폴링 엣지에 응답하여 턴 오프되므로, 제1 위상 분주 신호(PH1)의 폴링 엣지에서의 샘플링 전압(SLP)이 샘플링될 수 있다. 이때 샘플링 전압(SLP)의 레벨은 기준 전압의 레벨, 예를 들어, 제1 공급 전압(Vdd)의 절반(Vdd/2)에 대응될 수 있다. 한편, 제1 반전 위상 분주 신호(PH1b) 및 샘플링 전압(SLP) 각각의 라이징 엣지에 응답하여, 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 제1 공급 전압(Vdd)의 레벨을 일시적으로 가질 수 있으나, 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)의 리셋 단자에 연결된 논리곱 게이트(ANDG)의 출력에 의해 리셋될 수 있다. 리셋된 제1 래치 신호(UP) 및 제2 래치 신호(DN)의 레벨은 제2 논리 레벨일 수 있다.

제3 시점(t13)에서, 반전 샘플링 전압(SLPb)이 제1 논리 레벨에서 제2 논리 레벨로 변경될 수 있다. 반전 샘플링 전압(SLPb)의 폴링 엣지에 응답하여 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 래치될 수 있다. 이때, 제1 및 제2 선택 신호들(UP_FLL, DN_FLL)은 제2 논리 레벨을 갖고, 제3 선택 신호(SPD)는 제1 논리 레벨을 가질 수 있다. 제1 및 제2 스위칭 신호들(PH2_UP, PH2_DN)은 제2 논리 레벨을 갖고, 제3 스위칭 신호(PH2_SPD)는 제2 위상 분주 신호(PH2)와 동일할 수 있다. 제3 스위칭 신호(PH2_SPD)가 제1 논리 레벨인 동안 차지 노드(CN)에 인가된 샘플링 전압(SLP)이 홀드 전압(HOLD)으로서 홀드 노드(HN)에 전달될 수 있다.

도 6에 도시된 봐와 같이, 출력 클럭 신호(CLK_OUT)의 위상과 기준 클럭 신호(CLK_REF)의 위상 간의 위상 차가 0인 경우, 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링되는 샘플링 전압(SLP)은 기준 전압(예를 들어, 제1 공급 전압(Vdd)의 절반)의 레벨과 동일할 수 있다. 즉, 제1 위상 분주 신호(PH1)가 제1 논리 레벨에서 제2 논리 레벨로 변경되는 엣지에서 샘플링 전압(SLP)의 레벨이 제1 공급 전압의 레벨의 절반에 대응되면, 제3 스위칭 신호(PH2_SPD)가 제2 위상 분주 신호(PH2)에 대응될 수 있다. 따라서, 홀드 전압(HOLD)의 레벨도 기준 전압의 레벨과 동일할 수 있다.

도 7a 및 도 7b는 본 개시의 실시예들에 따라 위상 리드(phase lead) 상태에서 발생하는 신호들의 타이밍도이다. 구체적으로, 도 7a는 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차가 기준 클럭 신호(CLK_REF)의 반주기(예를 들어, π) 이하인 경우에 발생하는 신호들의 타이밍도이고, 도 7b는 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차가 기준 클럭 신호(CLK_REF)의 반주기(예를 들어, π)보다 큰 경우에 발생하는 신호들의 타이밍도이다.

도 7a를 참조하면, 출력 클럭 신호(CLK_OUT)의 위상이 기준 클럭 신호(CLK_REF)의 위상보다 상대적으로 앞선 경우, 제1 위상 분주 신호(PH1)의 폴링 엣지에서 샘플링 전압(SLP)이 샘플링되는 시점이 도 6에 도시된 바에 비하여 상대적으로 빨라질 수 있다. 예를 들면, 도 7a에 도시된 제1 및 제2 위상 분주 신호들(PH1, PH2) 각각의 주기는 도 6에 도시된 T1보다 작은 T2일 수 있다.

제1 시점(t21)에서, 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링되는 샘플링 전압(SLP)의 레벨은 제1 공급 전압(Vdd)의 절반(Vdd/2)보다 낮을 수 있다. 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지에 응답하여, 제1 공급 전압(Vdd)이 래치되고, 이때 제2 래치 신호(DN)는 제1 논리 레벨을 가질 수 있다.

제2 시점(t22)에서, 샘플링 전압(SLP)의 라이징 엣지에 응답하여, 제1 공급 전압(Vdd)이 래치되고, 이때 제1 래치 신호(UP)는 제1 논리 레벨을 가질 수 있다. 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 제1 논리 레벨을 갖는 경우, 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)이 리셋되어, 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 모두 제2 논리 레벨을 가질 수 있다.

제3 시점(t23)에서, 샘플링 전압(SLP)의 폴링 엣지, 즉 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제2 논리 레벨을 갖는 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 래치되어, 제1 및 제2 선택 신호들(UP_FLL, DN_FLL)은 제2 논리 레벨을 갖고, 제3 선택 신호(SPD)는 제1 논리 레벨을 가질 수 있다.

제3 스위칭 신호(PH2_SPD)가 제1 논리 레벨인 구간 동안, 홀드 전압(HOLD)이 감소되는 샘플링 전압(SLP)에 따라 감소될 수 있다.

제4 시점(t24)에서 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링되는 샘플링 전압(SLP)의 레벨은, 제1 시점(t21)에서 샘플링된 샘플링 전압(SLP)의 레벨보다 더 낮아질 수 있다. 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지에 응답하여, 제2 래치 신호(DN)는 제1 논리 레벨을 가질 수 있다.

제5 시점(t25)에서, 샘플링 전압(SLP)의 라이징 엣지에 응답하여, 제1 래치 신호(UP)의 레벨이 제1 논리 레벨이 된 후, 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)이 리셋되어, 제1 래치 신호(UP) 및 제2 래치 신호(DN)의 레벨이 모두 제2 논리 레벨이 될 수 있다.

제6 시점(t26)에서, 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제1 및 제2 선택 신호들(UP_FLL, DN_FLL)은 제2 논리 레벨을 갖고, 제3 선택 신호(SPD)는 제1 논리 레벨을 가질 수 있다.

제3 스위칭 신호(PH2_SPD)가 제1 논리 레벨인 구간 동안, 홀드 전압(HOLD)이 샘플링 전압(SLP)에 의해 더욱 감소될 수 있다.

제7 시점(t27)에서, 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링 전압(SLP)이 샘플링될 수 있고, 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지에 응답하여, 제2 래치 신호(DN)는 제1 논리 레벨을 가질 수 있다.

제8 시점(t28)에서, 샘플링 전압(SLP)의 라이징 엣지에 응답하여, 제1 래치 신호(UP)의 레벨이 제1 논리 레벨이 된 후, 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)이 리셋되어, 제1 래치 신호(UP) 및 제2 래치 신호(DN)의 레벨이 모두 제2 논리 레벨이 될 수 있다.

제1 및 제2 스위칭 신호들(PH2_UP, PH2_DN)은 제2 논리 레벨을 갖고, 제3 스위칭 신호(PH2_SPD)는 제2 위상 분주 신호(PH2)와 동일할 수 있다.

출력 클럭 신호(CLK_OUT)의 위상이 기준 클럭 신호(CLK_REF)의 위상보다 상대적으로 앞서는 경우, 제2 래치 신호(DN)가 제1 논리 레벨을 갖는 구간의 길이가, 신호들의 사이클이 반복됨에 따라, 증가할 수 있다.

샘플링 전압(SLP)이 감소됨에 따라, 홀드 전압(HOLD)도 점점 감소될 수 있다. 홀드 전압(HOLD)이 제1 공급 전압(Vdd)의 절반(Vdd/2)보다 작으면, 후술되는 피드백 제어 동작이 수행될 수 있다.

한편, 도 7b를 참조하면, 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차가 기준 클럭 신호(CLK_REF)의 반주기보다 커질 수 있다. 예를 들면, 도 7b에 도시된 제1 및 제2 위상 분주 신호들(PH1, PH2) 각각의 주기는 도 7a에 도시된 T2보다 작은 T3일 수 있다.

도 7b에 도시된 제1 시점(t31) 내지 제5 시점(t35)에서 발생하는 신호의 타이밍은 도 7a를 참조하여 전술한 바와 유사하다.

제1 시점(t31)부터 제6 시점(t36) 이전까지 해당되는 기간에서, 제1 및 제2 선택 신호들(UP_FLL, DN_FLL)은 제2 논리 레벨을 갖고, 제3 선택 신호(SPD)는 제1 논리 레벨을 가지므로, 제1 및 제2 스위칭 신호들(PH2_UP, PH2_DN)은 제2 논리 레벨을 갖고, 제3 스위칭 신호(PH2_SPD)는 제2 위상 분주 신호(PH2)와 동일할 수 있다.

제6 시점(t36)에서, 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링되는 샘플링 전압(SLP)의 레벨은 제1 공급 전압(Vdd)의 절반(Vdd/2)보다 높을 수 있다. 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지에 응답하여, 제2 래치 신호(DN)는 제1 논리 레벨을 가질 수 있다.

제7 시점(t37)에서, 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제2 논리 레벨을 갖는 제1 래치 신호(UP)가 래치되어, 제1 선택 신호(UP_FLL)는 제2 논리 레벨을 가질 수 있다. 한편, 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제1 논리 레벨을 갖는 제2 래치 신호(DN)가 래치되어, 제2 선택 신호(DN_FLL)의 레벨은 제2 논리 레벨에서 제1 논리 레벨로 변경될 수 있다. 그리고, 제3 선택 신호(SPD)의 레벨은 제1 논리 레벨에서 제2 논리 레벨로 변경될 수 있다.

제8 시점(t38)에서 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링되는 샘플링 전압(SLP)의 레벨이 제1 공급 전압(Vdd)의 절반(Vdd/2)보다 낮을 수 있다. 제9 시점(t39)에서 제1 래치 신호(UP)의 레벨이 제2 논리 레벨에서 제1 논리 레벨로 변경된 뒤, 제1 래치 신호(UP) 및 제2 래치 신호(DN)의 레벨이 제1 논리 레벨에서 제2 논리 레벨로 변경될 수 있다.

반전 샘플링 전압(SLPb)의 라이징 엣지가 발생하기 전까지, 제1 내지 제3 선택 신호들(UP_FLL, DN_FLL, SPD)의 논리 레벨이 유지될 것이다. 즉, 제6 시점(t36)부터 제10 시점(t310) 이전까지 해당되는 기간에서, 제1 및 제3 선택 신호들(UP_FLL, SPD)은 제2 논리 레벨을 갖고, 제2 선택 신호(DN_FLL)는 제1 논리 레벨을 가지므로, 제1 및 제3 스위칭 신호들(PH2_UP, PH2_SPD)은 제2 논리 레벨을 갖고, 제2 스위칭 신호(PH2_DN)는 제2 위상 분주 신호(PH2)와 동일할 수 있다.

출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차가 기준 클럭 신호(CLK_REF)의 반주기보다 큰 경우에도, 홀드 전압(HOLD)이 기준 전압(예를 들어, 제1 공급 전압(Vdd)의 절반(Vdd/2))보다 작을 것이 예측될 수 있다.

전술한 바에 의하면, 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차가 기준 클럭 신호(CLK_REF)의 반주기보다 커지더라도, 출력 클럭 신호(CLK_OUT)의 주파수를 트랙킹(tracking)함으로써, 출력 클럭 신호(CLK_OUT)의 주파수를 목표 주파수로 설정 가능하다는 장점이 있다.

도 8a 및 도 8b는 본 개시의 실시예들에 따라 위상 래그(phase lag) 상태에서 발생하는 신호들의 타이밍도이다. 구체적으로, 도 8a는 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차가 기준 클럭 신호(CLK_REF)의 반주기(예를 들어, π) 이하인 경우에 발생하는 신호들의 타이밍도이고, 도 8b는 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차가 기준 클럭 신호(CLK_REF)의 반주기(예를 들어, π)보다 큰 경우에 발생하는 신호들의 타이밍도이다.

도 8a를 참조하면, 출력 클럭 신호(CLK_OUT)의 위상이 기준 클럭 신호(CLK_REF)의 위상보다 상대적으로 뒤쳐진 경우, 제1 위상 분주 신호(PH1)의 폴링 엣지에서 샘플링 전압(SLP)이 샘플링되는 시점이 도 6에 도시된 바에 비하여 상대적으로 지연될 수 있다. 예를 들면, 도 7a에 도시된 제1 및 제2 위상 분주 신호들(PH1, PH2) 각각의 주기는 도 6에 도시된 T1보다 큰 T4일 수 있다.

제1 시점(t41)에서, 샘플링 전압(SLP)의 라이징 엣지에 응답하여, 제1 래치 신호(UP)는 제1 논리 레벨을 가질 수 있다.

제2 시점(t42)에서, 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링되는 샘플링 전압(SLP)의 레벨은 제1 공급 전압(Vdd)의 절반(Vdd/2)보다 높을 수 있다. 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지에 응답하여, 제2 래치 신호(DN)는 제1 논리 레벨을 가질 수 있다. 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 제1 논리 레벨을 갖는 경우, 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)이 리셋되어, 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 모두 제2 논리 레벨을 가질 수 있다.

제3 시점(t43)에서, 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제2 논리 레벨을 갖는 제1 래치 신호(UP) 및 제2 래치 신호(DN)가 래치될 수 있다. 이때, 제1 및 제2 선택 신호들(UP_FLL, DN_FLL)은 제2 논리 레벨을 갖고, 제3 선택 신호(SPD)는 제1 논리 레벨을 가질 수 있다.

제3 스위칭 신호(PH2_SPD)가 제1 논리 레벨인 구간 동안, 홀드 전압(HOLD)이 증가하는 샘플링 전압(SLP)에 따라 증가될 수 있다.

제4 시점(t44)에서, 샘플링 전압(SLP)의 라이징 엣지에 응답하여, 제1 래치 신호(UP)의 레벨이 제1 논리 레벨이 될 수 있다.

제5 시점(t45)에서, 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링되는 샘플링 전압(SLP)의 레벨은, 제1 공급 전압(Vdd)의 절반(Vdd/2)보다 높을 수 있다. 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지에 응답하여, 제2 래치 신호(DN)는 제1 논리 레벨을 가질 수 있다. 이 경우, 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)이 리셋되어, 제1 래치 신호(UP) 및 제2 래치 신호(DN)의 레벨이 모두 제2 논리 레벨이 될 수 있다.

제6 시점(t46)에서, 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제1 및 제2 선택 신호들(UP_FLL, DN_FLL)은 제2 논리 레벨을 갖고, 제3 선택 신호(SPD)는 제1 논리 레벨을 가질 수 있다.

제3 스위칭 신호(PH2_SPD)가 제1 논리 레벨인 구간 동안, 홀드 전압(HOLD)이 샘플링 전압(SLP)에 의해 더욱 증가될 수 있다.

제7 시점(t47)에서, 샘플링 전압(SLP)의 라이징 엣지에 응답하여 제1 래치 신호(UP)의 레벨이 제1 논리 레벨이 될 수 있다.

제8 시점(t48)에서, 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링 전압(SLP)이 샘플링될 수 있다. 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지에 응답하여, 제2 래치 신호(DN)의 레벨이 제2 논리 레벨에서 제1 논리 레벨로 변경된 후, 제1 플립플롭(FF1) 및 제2 플립플롭(FF2)이 리셋되어, 제1 래치 신호(UP) 및 제2 래치 신호(DN)의 레벨이 모두 제2 논리 레벨이 될 수 있다.

출력 클럭 신호(CLK_OUT)의 위상이 기준 클럭 신호(CLK_REF)의 위상보다 상대적으로 앞서는 경우, 제1 래치 신호(UP)의 레벨이 제1 논리 레벨인 구간의 길이가, 신호들의 사이클이 반복됨에 따라, 증가할 수 있다.

한편, 도 8b를 참조하면, 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차가 기준 클럭 신호(CLK_REF)의 반주기보다 커질 수 있다. 도 8b에 도시된 제1 및 제2 위상 분주 신호들(PH1, PH2) 각각의 주기는 도 8a에 도시된 T4보다 큰 T5일 수 있다.

도 8b에 도시된 제1 시점(t51) 내지 제4 시점(t54)에서 발생하는 신호의 타이밍은 도 8a를 참조하여 전술한 바와 유사하다. 제1 시점(t51) 내지 제4 시점(t54) 이전까지 해당되는 기간에서, 제1 및 제2 선택 신호들(UP_FLL, DN_FLL)은 제2 논리 레벨을 갖고, 제3 선택 신호(SPD)는 제1 논리 레벨을 가지므로, 제1 및 제2 스위칭 신호들(PH2_UP, PH2_DN)은 제2 논리 레벨을 갖고, 제3 스위칭 신호(PH2_SPD)는 제2 위상 분주 신호(PH2)와 동일할 수 있다.

제5 시점(t55)에서, 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제1 논리 레벨을 갖는 제1 래치 신호(UP)가 래치되어, 제1 선택 신호(UP_FLL)의 레벨은 제2 논리 레벨에서 제1 논리 레벨로 변경될 수 있다. 한편, 반전 샘플링 전압(SLPb)의 라이징 엣지에 응답하여, 제2 논리 레벨을 갖는 제2 래치 신호(DN)가 래치되어, 제3 선택 신호(SPD)는 제1 논리 레벨에서 제2 논리 레벨로 변경될 수 있다. 제2 선택 신호(DN_FLL)는 제2 논리 레벨을 가질 수 있다.

제6 시점(t56)에서, 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 샘플링되는 샘플링 전압(SLP)의 레벨은 제1 공급 전압(Vdd)의 절반(Vdd/2)보다 낮을 수 있다. 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지에 응답하여, 제2 래치 신호(DN)는 제1 논리 레벨을 가질 수 있다. 이후 제1 래치 신호(UP) 및 제2 래치 신호(DN)는 리셋될 수 있다.

제7 시점(t57)에서, 샘플링 전압(SLP)의 라이징 엣지에 응답하여 제1 래치 신호(UP)의 레벨이 제1 논리 레벨이 될 수 있다.

제8 시점(t58)에서, 반전 샘플링 전압(SLPb)의 라이징 엣지가 발생할 때, 제1 래치 신호(UP)의 레벨은 제1 논리 레벨이고 제2 래치 신호(DN)의 레벨은 제2 논리 레벨이므로, 제1 선택 신호(UP_FLL)의 레벨은 제1 논리 레벨이고, 제2 및 제3 선택 신호들(DN_FLL, SPD)의 레벨은 제2 논리 레벨일 수 있다.

제5 시점(t55)부터 제2 및 제3 선택 신호들(DN_FLL, SPD)은 제2 논리 레벨을 갖고, 제1 선택 신호(UP_FLL)는 제1 논리 레벨을 가지므로, 제2 및 제3 스위칭 신호들(PH2_DN, PH2_SPD)은 제2 논리 레벨을 갖고, 제1 스위칭 신호(PH2_UP)는 제2 위상 분주 신호(PH2)와 동일할 수 있다.

출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차가 기준 클럭 신호(CLK_REF)의 반주기보다 큰 경우에도, 홀드 전압(HOLD)이 기준 전압(예를 들어, 제1 공급 전압(Vdd)의 절반(Vdd/2))보다 클 것이 예측될 수 있다.

도 6 내지 도 8b에 도시된 바와 같이, 제1 내지 제3 선택 신호들(UP_FLL, DN_FLL, SPD) 중 어느 하나의 선택 신호의 레벨은 제1 논리 레벨이고, 나머지 선택 신호들의 레벨은 제2 논리 레벨일 수 있다. 그리고, 제1 내지 제3 스위칭 신호들(PH2_UP, PH2_DN, PH2_SPD) 중 제1 논리 레벨을 갖는 선택 신호에 대응되는 스위칭 신호가 제2 위상 분주 신호에 대응될 수 있다.

도 7b 및 도 8b에 도시된 바와 같이, 출력 클럭 신호(CLK_OUT)의 위상이 기준 클럭 신호(CLK_REF)의 위상보다 과도하게 앞서거나 과도하게 뒤쳐지더라도, 샘플링 전압(SLP)의 영향을 받지 않고, 홀드 전압(HOLD)이 제1 공급 전압(Vdd) 또는 제2 공급 전압(Vss)으로 유지될 수 있어서, 추후 트랜스컨덕턴스 회로(120), 및 루프 필터(130) 등에 의해 수행되는 피드백 제어 시, 출력 클럭 신호(CLK_OUT)의 주파수를 트랙킹(tracking)함으로써, 출력 클럭 신호(CLK_OUT)의 주파수를 목표 주파수로 설정 가능하다는 장점이 있다.

도 9는 본 개시의 실시예들에 따른 위상차에 대한 변환 전류의 특성을 설명하기 위한 그래프이다.

도 9를 참조하면, 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차(Δφ)가 0이면, 변환 전류(Icp)의 크기는 0이 될 수 있다. 이때, 메인 루프가 위상 고정이 될 수 있다.

출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차(Δφ)가 0보다 크면, 변환 전류(Icp)의 크기는 0보다 클 수 있다. 이때, 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차(Δφ)가 점점 커지면, 변환 전류(Icp)의 크기도 증가할 수 있다. 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차(Δφ)가 특정 값 이상으로 커지는 경우, 변환 전류(Icp)의 크기가 일정할 수 있다.

출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차(Δφ)가 0보다 작으면, 변환 전류(Icp)는 0보다 작을 수 있다. 이때, 변환 전류(Icp)는 0보다 작다는 것은 변환 전류(Icp)가 반대 방향으로 흐르는 것을 의미할 수 있다. 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차(Δφ)가 특정 값 이하로 작아지는 경우, 변환 전류(Icp)의 크기가 일정할 수 있다.

전술한 실시예에 의하면, 출력 클럭 신호(CLK_OUT)와 기준 클럭 신호(CLK_REF) 간의 위상차(Δφ)가 특정 값 이상으로 커지거나 특정 값 이하로 작아지더라도, 변환 전류(Icp)의 크기가 일정하게 유지됨으로써, 출력 클럭 신호(CLK_OUT)의 위상 및 주파수를 용이하게 추적할 수 있는 효과가 있다.

도 10은 본 개시의 일 실시예에 따른 트랜스컨덕턴스 회로를 나타내는 도면이다.

도 10을 참조하면, 트랜스컨덕턴스 회로(1000)는 바이어스 회로(1010), 전류 제어 회로(1020), 및 전류 제공 회로(1030)를 포함할 수 있다.

바이어스 회로(1010)는 일정한 바이어스 전류(Ib)를 전류 제어 회로(1020)에 제공할 수 있다. 일 실시예에서, 바이어스 회로(1010)의 개수는 1개일 수 있다. 하지만, 이에 한정되는 것은 아니다. 바이어스 전류(Ib)의 크기를 증가시키기 위해, 다른 실시예에서 복수의 바이어스 회로(1010)들이 트랜스컨덕턴스 회로(1000)에 포함될 수 있다.

전류 제어 회로(1020)는 홀드 전압(HOLD)의 크기와 기준 전압의 크기를 비교할 수 있다. 기준 전압은, 예를 들면, 제1 공급 전압(Vdd)의 절반(Vdd/2)일 수 있으나 이에 한정되는 것은 아니다. 일 실시예에서, 기준 전압은 전류 제어 회로(1020) 내부에서 생성될 수 있다. 다른 실시예에서, 전류 제어 회로(1020)는 외부로부터 기준 전압을 입력 받을 수 있다.

전류 제어 회로(1020)는, 홀드 전압(HOLD)의 크기와 기준 전압의 크기를 비교한 결과에 따라, 전류 제공 회로(1030)에서 출력되는 변환 전류(Icp)를 조절하도록, 전류 제공 회로(1030)를 제어할 수 있다. 예를 들면, 홀드 전압(HOLD)의 크기(또는 레벨)가 기준 전압의 크기와 동일한 경우(즉, 위상 고정), 전류 제어 회로(1020)는, 변환 전류(Icp)가 출력되지 않도록, 전류 제공 회로(1030)를 제어할 수 있다. 다른 예를 들면, 홀드 전압(HOLD)의 크기(또는 레벨)가 기준 전압의 크기보다 작은 경우(즉, 위상 앞섬(Phase lead)), 전류 제어 회로(1020)는, 변환 전류(Icp)가 루프 필터(130)에 입력되도록(이는 변환 전류(Icp)가 흐르는 방향이 정방향 또는 양방향(positive direction)인 것으로 지칭될 수 있다.), 전류 제공 회로(1030)를 제어할 수 있다. 또 다른 예를 들면, 홀드 전압(HOLD)의 크기(또는 레벨)가 기준 전압의 크기보다 큰 경우(즉, 위상 뒤쳐짐(Phase lag)), 전류 제어 회로(1020)는, 변환 전류(Icp)가 루프 필터(130)로부터 출력되도록(이는 변환 전류(Icp)가 흐르는 방향이 역방향 또는 음방향(negative direction)인 것으로 지칭될 수 있다.), 전류 제공 회로(1030)를 제어할 수 있다.

일 실시예에서, 전류 제어 회로(1020)의 개수는 1개일 수 있으나, 이에 한정되는 것은 아니며, 다른 실시예에서는 복수의 전류 제어 회로(1020)들이 트랜스컨덕턴스 회로(1000)에 포함될 수 있다.

전류 제공 회로(1030)는 제1 전류원(CS1) 및 제2 전류원(CS2)을 포함할 수 있다. 제1 전류원(CS1)은 제1 공급 전압(Vdd)과 공급되는 라인과 노드(N) 사이에 접속될 수 있다. 제1 전류원(CS1)은 노드(N)에 제1 전류(또는 업 전류)를 제공할 수 있다. 제1 전류는 제1 공급 전압(Vdd)과 공급되는 라인에서 노드(N)로 흐를 수 있다. 제2 전류원(CS2)은 제2 공급 전압(Vss)과 공급되는 라인과 노드(N) 사이에 접속될 수 있다. 제2 전류원(CS2)은 노드(N)에서 제2 공급 전압(Vss)과 공급되는 라인으로 제2 전류(또는 다운 전류)를 제공할 수 있다.

도 10에 도시된 바와 같이, 키르히호프의 전류 법칙에 따를 때, 노드(N)에서 제1 전류원(CS1)의 제1 전류와, 제2 전류원(CS2)의 제2 전류, 및 변환 전류(Icp)의 합은 0일 수 있다.

일 실시예에서, 전류 제어 회로(1020)는, 홀드 전압(HOLD)의 크기와 기준 전압의 크기를 비교한 결과에 따라, 제1 전류 제어 신호(CC1) 및 제2 전류 제어 신호(CC2)를 제1 전류원(CS1) 및 제2 전류원(CS2)에 각각 제공할 수 있다. 제1 전류 제어 신호(CC1) 및 제2 전류 제어 신호(CC2)는, 제1 전류원(CS1) 및 제2 전류원(CS2) 각각에서 생성하는 전류를 조절하기 위한 신호들일 수 있다. 또는, 제1 전류 제어 신호(CC1) 및 제2 전류 제어 신호(CC2)는, 제1 전류원(CS1) 및 제2 전류원(CS2) 각각에서 생성하는 전류의 크기를 나타내는 신호일 수 있다. 제1 전류 제어 신호(CC1)에 따른 전류의 크기와 제2 전류 제어 신호(CC2)에 따른 전류의 크기의 합은 바이어스 전류(Ib)에 대응되도록, 제1 전류 제어 신호(CC1)에 따른 전류의 크기가 증가하면 제2 전류 제어 신호(CC2)에 따른 전류의 크기는 감소하거나, 제1 전류 제어 신호(CC1)에 따른 전류의 크기가 감소하면 제2 전류 제어 신호(CC2)에 따른 전류의 크기는 증가할 수 있다. 예를 들면, 바이어스 전류(Ib)가 400 μA인 경우, 제1 전류 제어 신호(CC1)에 따른 전류의 크기와 제2 전류 제어 신호(CC2)에 따른 전류의 크기의 합이 400 μA이 되도록, 제1 전류 제어 신호(CC1)에 따른 전류의 변화량과 제2 전류 제어 신호(CC2)에 따른 전류의 변화량이 서로 반대일 수 있다. 하지만, 이에 한정되는 것은 아니다.

전술한 일 실시예에서 바이어스 전류(Ib)가 400 μA인 것으로 가정한다. 만약, 홀드 전압(HOLD)의 크기가 기준 전압의 크기와 동일하면, 전류 제어 회로(1020)는, 제1 전류 및 제2 전류가 각각 200μA이 되도록, 제1 및 제2 전류 제어 신호들(CC1, CC2)를 출력할 수 있다. 이때, 변환 전류(Icp)는 0 A일 수 있다. 한편, 홀드 전압(HOLD)의 크기가 기준 전압의 크기보다 크면, 전류 제어 회로(1020)는 제1 전류가 200μA보다 작은 값을 갖도록 제1 전류 제어 신호(CC1)를 제1 전류원(CS1)에 출력하고, 제2 전류가 200μA보다 큰 값을 갖도록 제2 전류 제어 신호(CC2)를 제2 전류원(CS2)에 출력할 수 있다. 이때, 변환 전류(Icp)는, 키르히호프의 전류 법칙에 따라 루프 필터(130)의 입력 단자에서 노드(N)로 흐를 수 있다. 한편, 홀드 전압(HOLD)의 크기가 기준 전압의 크기보다 작으면, 전류 제어 회로(1020)는 제1 전류가 200μA보다 큰 값을 갖도록 제1 전류 제어 신호(CC1)를 제1 전류원(CS1)에 출력하고, 제2 전류가 200μA보다 작은 값을 갖도록 제2 전류 제어 신호(CC2)를 제2 전류원(CS2)에 출력할 수 있다. 이때, 변환 전류(Icp)는, 키르히호프의 전류 법칙에 따라 노드(N)에서 루프 필터(130)의 입력 단자로 흐를 수 있다.

변환 전류(Icp)가 루프 필터(130)의 입력 단자에서 노드(N)로 흐르면, 루프 필터(130)는 전압 제어 신호(VCTRL)의 크기를 감소시킬 수 있다. 감소된 전압 제어 신호(VCTRL)가 전압 제어 오실레이터(140)에 입력되면, 출력 클럭 신호(CLK_OUT)의 위상이 빨라질 수 있다.

변환 전류(Icp)가 노드(N)에서 루프 필터(130)의 입력 단자로 흐르면, 루프 필터(130)는 전압 제어 신호(VCTRL)의 크기를 증가시킬 수 있다. 증가된 전압 제어 신호(VCTRL)가 전압 제어 오실레이터(140)에 입력되면, 출력 클럭 신호(CLK_OUT)의 위상이 느려질 수 있다.

도 11은 본 개시의 다른 실시예에 따른 위상 동기 루프 장치를 나타내는 블록도이다.

도 11을 참조하면, 위상 동기 루프 장치(1100)는 샘플링 위상 주파수 검출기(1110), 트랜스컨덕턴스 회로(1120), 루프 필터(1130), 전압 제어 오실레이터(1140), 분주기(1150), 펄서(1160), 및 자동 주파수 조절기(automatic frequency calibration: AFC, 1170)를 포함할 수 있다.

샘플링 위상 주파수 검출기(1110), 트랜스컨덕턴스 회로(1120), 루프 필터(1130), 전압 제어 오실레이터(1140), 및 분주기(1150)는, 각각 도 1에 도시된 샘플링 위상 주파수 검출기(110), 트랜스컨덕턴스 회로(120), 루프 필터(130), 전압 제어 오실레이터(140), 및 분주기(150)와 동일할 수 있다.

펄서(1160)는 출력 클럭 신호(CLK_OUT)를 기초로 펄스 폭을 갖는 펄스 신호(PLS)를 트랜스컨덕턴스 회로(1120)에 제공할 수 있다. 펄서(1160)는 펄스 생성기로 지칭될 수도 있다. 트랜스컨덕턴스 회로(1120)는, 펄스 신호(PLS)의 펄스 폭에 대응되는 구간 동안, 변환 전류(Icp)를 출력할 수 있다. 변환 전류(Icp)가 펄서(1160)의 펄스 신호(PLS)에 따라 조절될 수 있다. 펄서(1160)가 위상 동기 루프 장치(1100)에 포함되면, 요구되는 대역폭 및 위상 마진(Phase margin)을 확보하는 장점, 위상 노이즈(Phase noise)를 감소시키는 장점이 있을 수 있다.

일 실시예에서, 분주기(1150)에서 출력되는 피드백 신호(FDB)는 제1 및 제2 위상 분주 신호들(PH1, PH2)에 대응될 수 있다. 다른 실시예에서, 분주기(1150)에서 출력되는 피드백 신호(FDB)는 출력 클럭 신호(CLK_OUT)가 N배 분주된 신호일 수 있다.

자동 주파수 조절기(1170)는 기준 클럭 신호(CLK_REF) 및 피드백 신호(FDB)을 기초로 출력 클럭 신호(CLK_OUT)의 주파수를 조절하기 위한 타겟 신호(TGT)를 생성할 수 있다.

샘플링 위상 주파수 검출기(1110), 트랜스컨덕턴스 회로(1120), 루프 필터(1130), 전압 제어 오실레이터(1140), 분주기(1150), 펄서(1160), 및 자동 주파수 조절기(1170)는 메인 루프로 구성될 수 있다.

도 12는 도 11에 도시된 트랜스컨덕턴스 회로와 펄스 생성기를 설명하기 위한 도면이다.

도 12를 참조하면, 트랜스컨덕턴스 회로(1120)는 도 10을 참조하여 전술한 바와 같이 구성들뿐만 아니라, 스위치(1121)를 더 포함할 수 있다. 스위치(1121)는 노드(N)와 변환 전류(Icp)가 출력되는 출력 단자 사이에 접속되며, 스위치(1121)는 펄서(1160)로부터 출력된 펄스 신호(PLS)에 응답하여 노드(N)와 출력 단자를 연결할 수 있다. 일 실시예에서, 펄스 신호(PLS)가 일정한 논리 레벨의 펄스 폭을 가지는 기간 동안에만 스위치(1121)가 온(on)되어, 변환 전류(Icp)가 출력될 수 있다. 스위치(1121)는 트랜지스터로 구현될 수 있으나, 이에 한정되는 것은 아니다.

스위치(1121)가 트랜스컨덕턴스 회로(1120)에 포함되면, 트랜스컨덕턴스 회로(1120)의 유효 트랜스컨덕턴스(effective transconductance)가 감소될 수 있다. 또한, 스위치(1121)가 트랜스컨덕턴스 회로(1120)에 포함되면, 스위치(1121)가 닫힐 때 위상 동기 루프 장치(1100)의 피드백 루프의 이득이 감소될 수 있다.

도 13은 본 개시의 일 실시예에 따른 위상 동기 루프 장치의 동작 방법을 설명하기 위한 흐름도이다.

도 1, 도 3 및 도 13을 참조하면, 위상 동기 루프 장치(100)의 동작 방법은 기준 클럭 신호와 출력 클럭 신호를 동기화하기 위한 방법일 수 있다.

단계 S1310에서, 샘플링 위상 주파수 검출기(110)가, 기준 클럭 신호(CLK_REF), 및 출력 클럭 신호(CLK_OUT)에서 분주된 제1 및 제2 위상 분주 신호들(PH1, PH2)을 수신한다.

단계 S1320에서, 샘플링 위상 주파수 검출기(110)가, 제1 위상 분주 신호(PH1)를 기초로, 기준 클럭 신호(CLK_REF)에 따라 샘플링 노드(SN)에서 발생하는 샘플링 전압(SLP)을 샘플링한다. 단계 S1320에 대한 설명은 도 3 및 도 6 내지 도 8b를 참조하여 전술한 바와 같다.

단계 S1330에서, 샘플링 위상 주파수 검출기(110)가, 제2 위상 분주 신호(PH2)를 기초로 샘플링 전압(SLP), 제1 공급 전압(Vdd), 및 제2 공급 전압(Vss) 중 어느 하나의 전압을 홀드 전압(HOLD)으로서 홀드 노드(HN)에 인가한다. 단계 S1330에 대한 설명은 도 3 내지 도 8b를 참조하여 전술한 바와 같다.

단계 S1340에서, 트랜스컨덕턴스 회로(120), 루프 필터(130), 전압 제어 오실레이터(140), 및 분주기(150)가, 홀드 전압(HOLD)을 기초로 기준 클럭 신호(CLK_REF)와 출력 클럭 신호(CLK_OUT)를 동기화하기 위한 피드백 제어를 수행한다. 단계 S1330에 대한 설명은 도 1 및 도 10을 참조하여 전술한 바와 같다.

도 14a, 도 14b, 및 도 14c는 본 개시의 실시예들에 따른 홀드 전압을 홀드 노드에 인가하는 단계를 설명하기 위한 흐름도이다. 구체적으로, 도 14a는 제1 회로(300)에 포함된 업 스위치(USW), 제2 회로(400)에 포함된 제1 플립플롭(FF1) 및 제3 플립플롭(FF3)과, 제3 회로(500)에 포함된 제1 논리곱 게이트(ANDG1)의 동작 방법을 구체적으로 설명하기 위한 흐름도이고, 도 14b는 제1 회로(300)에 포함된 다운 스위치(DSW), 제2 회로(400)에 포함된 제2 플립플롭(FF2) 및 제4 플립플롭(FF4)과, 제3 회로(500)에 포함된 제2 논리곱 게이트(ANDG2)의 동작 방법을 구체적으로 설명하기 위한 흐름도이며, 도 14c는 제1 회로(300)에 포함된 제2 스위치(SW2), 제2 회로(400)에 포함된 제3 플립플롭(FF3), 제4 플립플롭(FF4), 및 부정논리합 게이트(NORG)와, 제3 회로(500)에 포함된 제3 논리곱 게이트(ANDG3)의 동작 방법을 구체적으로 설명하기 위한 흐름도이다.

도 3, 도 4, 도 5, 도 13 및 도 14a를 참조하면, 일 실시예에 따른 단계 S1330는 단계 S1411 내지 단계 S1414를 포함할 수 있다.

단계 S1411에서, 제1 플립플롭(FF1)이, 샘플링 전압(SLP)의 라이징 엣지에 응답하여 제1 공급 전압(Vdd)을 래치하고, 제1 논리 레벨을 갖는 업 래치 신호를 출력한다. 여기서, 업 래치 신호는 도 4를 참조하여 전술한 제1 래치 신호(UP)일 수 있다.

단계 S1412에서, 제3 플립플롭(FF3)이, 샘플링 전압(SLP)의 폴링 엣지에 응답하여 업 래치 신호를 래치하고, 제1 논리 레벨을 갖는 업 선택 신호를 출력한다. 여기서, 업 선택 신호는 도 4를 참조하여 전술한 제1 선택 신호(UP_FLL)일 수 있다. 샘플링 전압(SLP)의 폴링 엣지는 반전 샘플링 전압(SLPb)의 라이징 엣지와 동일할 수 있다.

단계 S1413에서, 제1 논리곱 게이트(ANDG1)가, 업 선택 신호에 응답하여, 제2 위상 분주 신호(PH2)의 위상에 대응되는 업 스위칭 신호를 출력한다. 여기서, 업 스위칭 신호는 도 4를 참조하여 전술한 제1 스위칭 신호(PH2_UP)일 수 있다.

단계 S1414에서, 업 스위치(USW)가 업 스위칭 신호에 응답하여 온되어, 제1 공급 전압(Vdd)이 홀드 노드(HN)에 인가된다.

도 3, 도 4, 도 5, 도 13 및 도 14b를 참조하면, 다른 실시예에 따른 단계 S1330는 단계 S1421 내지 단계 S1424를 포함할 수 있다.

단계 S1421에서, 제2 플립플롭(FF2)이, 제1 위상 분주 신호(PH1)의 폴링 엣지에 응답하여 제1 공급 전압(Vdd)을 래치하고, 제1 논리 레벨을 갖는 다운 래치 신호를 출력한다. 여기서, 다운 래치 신호는 도 4를 참조하여 전술한 제2 래치 신호(DN)일 수 있다. 제1 위상 분주 신호(PH1)의 폴링 엣지는 제1 반전 위상 분주 신호(PH1b)의 라이징 엣지와 동일할 수 있다.

단계 S1422에서, 제4 플립플롭(FF4)이, 샘플링 전압(SLP)의 폴링 엣지에 응답하여 다운 래치 신호를 래치하고, 제1 논리 레벨을 갖는 다운 선택 신호를 출력한다. 여기서, 다운 선택 신호는 도 4를 참조하여 전술한 제2 선택 신호(DN_FLL)일 수 있다.

단계 S1423에서, 제2 논리곱 게이트(ANDG2)가, 다운 선택 신호에 응답하여, 제2 위상 분주 신호(PH2)의 위상에 대응되는 다운 스위칭 신호를 출력한다. 여기서, 다운 스위칭 신호는 도 4를 참조하여 전술한 제2 스위칭 신호(PH2_DN)일 수 있다.

단계 S1424에서, 다운 스위치(DSW)가 다운 스위칭 신호에 응답하여 온되어, 제2 공급 전압(Vss)이 홀드 노드(HN)에 된다.

도 3, 도 4, 도 5, 도 13 및 도 14c를 참조하면, 또 다른 실시예에 따른 단계 S1330는 단계 S1431 내지 단계 S1434를 포함할 수 있다.

단계 S1431에서, 제3 플립플롭(FF3) 및 제4 플립플롭(FF4)이, 샘플링 전압(SLP)의 폴링 엣지에 응답하여 제1 논리 레벨보다 낮은 제2 논리 레벨을 갖는 복수의 신호들을 래치한다. 여기서, 복수의 신호들은, 예를 들면 업 래치 신호 및 다운 래치 신호를 포함할 수 있다.

단계 S1432에서, 부정논리합 게이트(NORG)가, 업 래치 신호 및 다운 래치 신호를 부정논리합 연산하한다. 그리고, 부정논리합 게이트(NORG)가 부정논리합 연산 결과를 나타내는 출력 신호를 출력한다.

단계 S1433에서, 제3 논리곱 게이트(ANDG3)가 출력 신호에 응답하여 제2 위상 분주 신호(PH2)의 위상에 대응되는 샘플링 스위칭 신호를 출력한다.

단계 S1434에서, 제2 스위치(SW2)가 샘플링 스위칭 신호에 응답하여 온되어, 샘플링 전압(SLP)이 홀드 노드(HN)에 인가된다.

도 15는 본 개시의 일 실시예들에 따른 피드백 제어 단계를 구체적으로 설명하기 위한 흐름도이다. 구체적으로, 도 15는 트랜스컨덕턴스 회로(120), 루프 필터(130), 전압 제어 오실레이터(140), 및 분주기(150)의 동작 방법을 구체적으로 설명하기 위한 흐름도이다.

도 1, 도 13 및 도 15를 참조하면, 단계 S1340는 단계 S1510 내지 단계 S1550를 포함할 수 있다.

단계 S1510에서, 트랜스컨덕턴스 회로(120)가 홀드 전압(HOLD)을 기초로 변환 전류(Icp)를 생성한다.

단계 S1520에서, 루프 필터(130)가 변환 전류(Icp)를 기초로 전압 제어 신호(VCTRL)를 생성한다.

단계 S1530에서, 전압 제어 오실레이터(140)가, 전압 제어 신호(VCTRL)를 기초로 출력 클럭 신호(CLK_OUT)를 출력한다.

단계 S1540에서, 분주기(150)가 출력 클럭 신호(CLK_OUT)를 제1 및 제2 위상 분주 신호들(PH1, PH2)로 분주한다. 단계 S1550에서, 분주기(150)가 제1 및 제2 위상 분주 신호들(PH1, PH2)을 샘플링 위상 주파수 검출기(110)에 피드백한다.

도 16은 비교예에 따른 위상 동기 루프 장치를 나타내는 블록도이다.

도 16을 참조하면, 비교예에 따른 위상 동기 루프 장치(1600)는 샘플링 위상 고정 루프(sampling phase-locked loop)로 지칭될 수 있다. 위상 동기 루프 장치(1600)는 샘플링 위상 검출기(1610), 차지 펌프(1620), 루프 필터(1630), 전압 제어 오실레이터(1640), 펄서(1650), 및 주파수 고정 루프(1660)를 포함할 수 있다.

샘플링 위상 검출기(1610)는 기준 클럭 신호(CLK_REF)에 따라 발생하는 전압을 샘플링하고, 샘플링된 전압을 기초로 기준 클럭 신호(CLK_REF)와 출력 클럭 신호(CLK_OUT)의 위상차를 검출할 수 있다.

차지 펌프(1620)는 샘플링 위상 검출기(1610)에 의해 검출된 결과를 기초로 전류를 생성할 수 있다. 차지 펌프(1620)에서 출력되는 전류의 크기가 작을수록, 위상 동기 루프 장치(1600)에서 발생하는 노이즈가 감소될 수 있다.

루프 필터(1630)는 차지 펌프(1620)에 의해 생성된 전류를 기초로 전압 제어 오실레이터(1640)을 제어하기 위한 전압 제어 신호를 생성할 수 있다.

전압 제어 오실레이터(1640)는 전압 제어 신호를 기초로 출력 클럭 신호(CLK_OUT)를 출력할 수 있다.

펄서(1650)는 기준 클럭 신호(CLK_REF)를 기초로 차지 펌프(1620)의 출력을 제어하기 위한 펄스 신호를 생성할 수 있다. 펄스 신호의 펄스 폭에 대응되는 기간동안에만, 차지 펌프(1620)가 전류를 출력할 수 있다.

샘플링 위상 검출기(1610), 차지 펌프(1620), 루프 필터(1630), 전압 제어 오실레이터(1640), 및 펄서(1650)는 메인 루프로 구성될 수 있다.

주파수 고정 루프(1660)는 출력 클럭 신호(CLK_OUT)의 주파수를 목표 주파수로 고정하는 것을 보조할 수 있다.

차지 펌프(1620)에서 출력되는 전류는 위상 고정을 달성하기 위한 위상 동기 루프 장치(1600)의 고정 범위(lock range)에 영향을 줄 수 있다. 예를 들면, 차지 펌프(1620)에서 출력되는 전류의 크기가 클수록, 위상 동기 루프 장치(1600)의 고정 범위(lock range)가 넓어질 수 있다. 그러나, 위상 동기 루프 장치(1600)에서 발생하는 노이즈를 감소시키기 위해, 차지 펌프(1620)에서 출력되는 전류의 크기가 작게 사용되는데, 이에 따라 위상 동기 루프 장치(1600)의 고정 범위가 좁아진다는 단점이 있다.

한편, 출력 클럭 신호(CLK_OUT)의 위상이 기준 클럭 신호(CLK_REF)의 위상보다 과도하게 앞서거나(leading) 과도하게 뒤쳐지는(lagging) 경우, 샘플링 위상 검출기(1610)는 기준 전압보다 높은 전압 또는 기준 전압보다 낮은 전압을 반복적으로 샘플링할 수 있다. 이에 따라, 출력 클럭 신호(CLK_OUT)의 위상이 기준 클럭 신호(CLK_REF)의 위상보다 앞서거나 뒤쳐지는 것이 반복되고, 위상 고정이 불가능하다.

위상 동기 루프 장치(1600)의 고정 범위 확보 및 위상 고정을 위해, 위상 동기 루프 장치(1600)는 주파수 고정 루프(1660)를 포함하는데, 위상 동기 루프 장치(1600)는 주파수 고정 루프(1660)를 포함하면, 집적 사이즈가 커진다는 단점이 있다.

이에, 본 개시의 실시예들에 따른 위상 동기 루프 장치들(100, 1100)은 메인 루프만으로 위상 동기 루프 장치의 고정 범위를 충분히 확보하고 위상 고정을 안정적으로 달성할 수 있다는 장점이 있다. 또한, 본 개시의 실시예들에 따른 위상 동기 루프 장치들(100, 1100)은 주파수 고정 루프(1660)를 생략함으로써, 장치의 집적화를 도모할 수 있다는 장점이 있다. 또한, 본 개시의 실시예에 따른 위상 동기 루프 장치(1100)는 요구되는 대역폭 및 위상 마진을 확보하고 위상 노이즈를 감소시킬 수 있는 장점이 있다.

도 17은 본 개시의 일 실시예에 따른 무선 통신 시스템을 나타내는 블록도이다. 구체적으로, 도 17은 셀룰러 네트워크를 이용하는 무선 통신 시스템(30)에서 기지국(31) 및 사용자 기기(32)가 무선 통신하는 예시를 나타낸다. 무선 통신 시스템(30)은 높은 반송파 주파수를 규정할 수 있고, 기지국(31) 및 사용자 기기(32)는, 전술된 본 개시의 예시적 실시예들에 따른 장치 포함할 수 있다.

기지국(base station)(31)은 사용자 기기 및/또는 다른 기지국과 통신하는 고정된 지점(fixed station)일 수 있다. 예를 들면, 기지국(31)은 Node B, eNB(evolved-Node B), 섹터(Sector), 싸이트(Site), BTS(Base Transceiver System), AP(Access Pint), 릴레이 노드(Relay Node), RRH(Remote Radio Head), RU(Radio Unit), 스몰 셀(small cell) 등으로 지칭될 수 있다. 사용자 기기(user equipment)(32)는 고정되거나 이동성을 가질 수 있고, 기지국과 통신하여 데이터 및/또는 제어정보를 송수신할 수 있다. 예를 들면, 사용자 기기(32)는 단말 기기(terminal equipment), MS(Mobile Station), MT(Mobile Terminal), UT(User Terminal), SS(Subscribe Station), 무선 장치(wireless device), 휴대 장치(handheld device) 등으로 지칭될 수 있다. 도 15에 도시된 바와 같이, 기지국(31) 및 사용자 기기(32)는 복수의 안테나들을 각각 포함할 수 있고, MIMO(Multiple Input Multiple Output) 채널(33)을 통해서 무선 통신할 수 있다.

본 개시의 범위 또는 기술적 사상을 벗어나지 않고 본 개시의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 개시의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 개시가 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.

이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

Claims

출력 클럭 신호를 생성하도록 구성된 전압 제어 오실레이터;
상기 출력 클럭 신호를 일정한 위상 차를 갖는 제1 및 제2 위상 분주 신호들로 분주(divide)하도록 구성된 분주기;
제1 위상 분주 신호를 기초로 기준 클럭 신호에 따라 샘플링 노드에서 발생하는 샘플링 전압을 샘플링하고, 제2 위상 분주 신호를 기초로 상기 샘플링 전압, 제1 공급 전압, 및 상기 제1 공급 전압보다 낮은 레벨의 제2 공급 전압 중 어느 하나의 전압을 홀드 노드에 출력하도록 구성된 샘플링 위상 주파수 검출기;
상기 홀드 노드에서 발생한 홀드 전압을 기초로 변환 전류를 출력하도록 구성된 트랜스컨덕턴스 회로; 및
상기 변환 전류를 기초로 전압 제어 신호를 생성하고, 상기 전압 제어 신호를 상기 전압 제어 오실레이터에 출력하도록 구성된 루프 필터를 포함하는, 위상 동기 루프 장치.
제1 항에 있어서,
상기 샘플링 위상 주파수 검출기는,
상기 기준 클럭 신호 및 상기 제1 위상 분주 신호를 수신하고, 상기 샘플링 전압 및 상기 홀드 전압을 출력하는 제1 회로;
상기 제1 위상 분주 신호가 반전된 제1 반전 위상 분주 신호, 상기 샘플링 전압이 반전된 반전 샘플링 전압, 및 상기 샘플링 전압을 수신하고, 제1 내지 제3 선택 신호들을 출력하는 제2 회로; 및
상기 제1 내지 제3 선택 신호들 및 상기 제2 위상 분주 신호를 수신하고, 상기 샘플링 전압, 상기 제1 공급 전압, 및 상기 제2 공급 전압 중 어느 하나를 선택하기 위한 제1 내지 제3 스위칭 신호들을 상기 제1 회로에 출력하는 제3 회로를 포함하는 것을 특징으로 하는, 위상 동기 루프 장치.
제2 항에 있어서,
상기 제1 회로는,
상기 제1 위상 분주 신호를 기초로 상기 샘플링 노드에서 발생하는 전압을 샘플링하고, 제3 스위칭 신호를 기초로 상기 샘플링 전압을 상기 홀드 전압으로서 상기 홀드 노드에 전달하는 샘플링 위상 검출 회로;
제1 스위칭 신호를 기초로 상기 제1 공급 전압을 상기 홀드 전압으로서 상기 홀드 노드에 전달하는 업 스위치; 및
제2 스위칭 신호를 기초로 상기 제2 공급 전압을 상기 홀드 전압으로서 상기 홀드 노드에 전달하는 다운 스위치를 포함하는 것을 특징으로 하는, 위상 동기 루프 장치.
제3 항에 있어서,
상기 샘플링 위상 검출 회로는,
상기 기준 클럭 신호에 응답하여 상기 제1 공급 전압을 상기 샘플링 노드에 전달하는 제1 트랜지스터;
상기 기준 클럭 신호에 응답하여 상기 제2 공급 전압을 상기 샘플링 노드에 전달하는 제2 트랜지스터;
상기 제1 위상 분주 신호에 응답하여 상기 샘플링 노드와 차지 노드를 연결하는 제1 스위치;
상기 차지 노드에서 발생하는 전압과 상기 제2 공급 전압 간의 차이에 대응되는 전하를 충전하는 제1 커패시터;
상기 제3 스위칭 신호에 응답하여 상기 차지 노드와 상기 홀드 노드를 연결하는 제2 스위치; 및
상기 홀드 노드에서 발생하는 전압과 상기 제2 공급 전압 간의 차이에 대응되는 전하를 충전하는 제2 커패시터를 포함하는 것을 특징으로 하는, 위상 동기 루프 장치.
제2 항에 있어서,
상기 제2 회로는,
상기 샘플링 전압에 응답하여 상기 제1 공급 전압을 래치하고, 제1 래치 신호를 출력하는 제1 플립플롭;
상기 제1 반전 위상 분주 신호에 응답하여 상기 제1 공급 전압을 래치하고, 제2 래치 신호를 출력하는 제2 플립플롭;
상기 제1 래치 신호 및 상기 제2 래치 신호를 논리곱 연산하고, 논리곱 연산 결과를 나타내는 출력 신호를 상기 제1 플립플롭 및 상기 제2 플립플롭 각각의 리셋 단자에 전달하는 논리곱 게이트;
상기 반전 샘플링 전압에 응답하여 상기 제1 래치 신호를 래치하고, 래치된 신호를 제1 선택 신호로 출력하는 제3 플립플롭;
상기 반전 샘플링 전압에 응답하여 상기 제2 래치 신호를 래치하고, 래치된 신호를 제2 선택 신호로 출력하는 제4 플립플롭; 및
상기 제1 선택 신호 및 상기 제2 선택 신호를 부정논리합 연산하고, 부정논리합 연산 결과를 나타내는 출력 신호를 제3 선택 신호로 출력하는 부정논리합 게이트를 포함하는 것을 특징으로 하는, 위상 동기 루프 장치.
제2 항에 있어서,
상기 제3 회로는,
상기 제2 위상 분주 신호와 제1 선택 신호를 논리곱 연산하여, 제1 스위칭 신호를 출력하는 제1 논리곱 게이트;
상기 제2 위상 분주 신호와 제2 선택 신호를 논리곱 연산하여, 제2 스위칭 신호를 출력하는 제2 논리곱 게이트; 및
상기 제2 위상 분주 신호와 제3 선택 신호를 논리곱 연산하여, 제3 스위칭 신호를 출력하는 제3 논리곱 게이트를 포함하는 것을 특징으로 하는, 위상 동기 루프 장치.
제1 항에 있어서,
상기 트랜스컨덕턴스 회로는,
상기 변환 전류가 출력되는 노드에 연결된 제1 전류원 및 제2 전류원을 포함하는 전류 제공 회로; 및
상기 홀드 전압의 크기와 기준 전압의 크기를 비교하고, 비교 결과에 따라 상기 제1 전류원 및 상기 제2 전류원 각각에서 생성하는 전류를 조절하기 위한 제1 전류 제어 신호 및 제2 전류 제어 신호를 상기 제1 전류원 및 상기 제2 전류원에 각각 제공하는 전류 제어 회로를 포함하는 것을 특징으로 하는, 위상 동기 루프 장치.
제1 항에 있어서,
상기 출력 클럭 신호를 기초로 펄스 폭을 갖는 펄스 신호를 상기 트랜스컨덕턴스 회로에 제공하도록 구성된 펄스 생성기를 더 포함하고,
상기 트랜스컨덕턴스 회로는,
상기 펄스 폭에 대응되는 구간에서 상기 변환 전류를 출력하는 것을 특징으로 하는, 위상 동기 루프 장치.
제2 항에 있어서,
상기 제1 위상 분주 신호가 제1 논리 레벨에서 제2 논리 레벨로 변경되는 엣지에서 상기 샘플링 전압의 레벨이 상기 제1 공급 전압의 레벨의 절반에 대응되면, 상기 제1 내지 제3 스위칭 신호들 중 제3 스위칭 신호는 상기 제2 위상 분주 신호에 대응되는 것을 특징으로 하는, 위상 동기 루프 장치.
제2 항에 있어서,
제1 선택 신호는 제1 스위칭 신호에 대응되고, 제2 선택 신호는 제2 스위칭 신호에 대응되고, 제3 선택 신호는 제3 스위칭 신호에 대응되고,
상기 제1 내지 제3 선택 신호들 중 어느 하나의 선택 신호의 레벨은 제1 논리 레벨이고, 나머지 선택 신호들의 레벨은 제2 논리 레벨이고,
상기 제1 내지 제3 스위칭 신호들 중 상기 제1 논리 레벨을 갖는 선택 신호에 대응되는 스위칭 신호가 상기 제2 위상 분주 신호에 대응되는 것을 특징으로 하는, 위상 동기 루프 장치.
기준 클럭 신호와 출력 클럭 신호를 동기화하는 위상 동기 루프 장치의 동작 방법에 있어서,
상기 기준 클럭 신호, 및 상기 출력 클럭 신호에서 분주된 제1 및 제2 위상 분주 신호들을 수신하는 단계;
제1 위상 분주 신호를 기초로, 상기 기준 클럭 신호에 따라 샘플링 노드에서 발생하는 샘플링 전압을 샘플링하는 단계;
제2 위상 분주 신호를 기초로 상기 샘플링 전압, 제1 공급 전압, 및 상기 제1 공급 전압보다 낮은 레벨의 제2 공급 전압 중 어느 하나의 전압을 홀드 전압으로서 홀드 노드에 인가하는 단계; 및
상기 홀드 전압을 기초로 상기 기준 클럭 신호와 상기 출력 클럭 신호를 동기화하기 위한 피드백 제어를 수행하는 단계를 포함하는, 위상 동기 루프 회로의 동작 방법.
제11항에 있어서,
상기 홀드 전압으로서 홀드 노드에 인가하는 단계는,
상기 샘플링 전압의 라이징 엣지에 응답하여 상기 제1 공급 전압을 래치하고, 제1 논리 레벨을 갖는 업 래치 신호를 출력하는 단계;
상기 샘플링 전압의 폴링 엣지에 응답하여 상기 업 래치 신호를 래치하고, 상기 제1 논리 레벨을 갖는 업 선택 신호를 출력하는 단계;
상기 업 선택 신호에 응답하여, 상기 제2 위상 분주 신호의 위상에 대응되는 업 스위칭 신호를 출력하는 단계; 및
상기 업 스위칭 신호에 응답하여 상기 제1 공급 전압을 상기 홀드 노드에 인가하는 단계를 포함하는 것을 특징으로 하는, 위상 동기 루프 회로의 동작 방법.
제11항에 있어서,
상기 홀드 전압으로서 홀드 노드에 인가하는 단계는,
상기 제1 위상 분주 신호의 폴링 엣지에 응답하여 상기 제1 공급 전압을 래치하고, 제1 논리 레벨을 갖는 다운 래치 신호를 출력하는 단계;
상기 샘플링 전압의 폴링 엣지에 응답하여 상기 다운 래치 신호를 래치하고, 상기 제1 논리 레벨을 갖는 다운 선택 신호를 출력하는 단계;
상기 다운 선택 신호에 응답하여, 상기 제2 위상 분주 신호의 위상에 대응되는 다운 스위칭 신호를 출력하는 단계; 및
상기 다운 스위칭 신호에 응답하여 상기 제2 공급 전압을 상기 홀드 노드에 인가하는 단계를 포함하는 것을 특징으로 하는, 위상 동기 루프 회로의 동작 방법.
제11 항에 있어서,
상기 홀드 전압으로서 홀드 노드에 인가하는 단계는,
상기 샘플링 전압의 폴링 엣지에 응답하여 제1 논리 레벨보다 낮은 제2 논리 레벨을 갖는 업 래치 신호 및 다운 래치 신호를 래치하는 단계;
상기 업 래치 신호 및 상기 다운 래치 신호를 부정논리합 연산하여, 부정논리합 연산 결과를 나타내는 출력 신호를 출력하는 단계;
상기 출력 신호에 응답하여, 상기 제2 위상 분주 신호의 위상에 대응되는 샘플링 스위칭 신호를 출력하는 단계; 및
상기 샘플링 스위칭 신호에 응답하여 상기 샘플링 전압을 상기 홀드 노드에 인가하는 단계를 포함하는 것을 특징으로 하는, 위상 동기 루프 회로의 동작 방법.
제11 항에 있어서,
상기 피드백 제어를 수행하는 단계는,
상기 홀드 전압을 기초로 변환 전류를 생성하는 단계;
상기 변환 전류를 기초로 전압 제어 신호를 생성하는 단계;
상기 전압 제어 신호를 기초로 상기 출력 클럭 신호를 출력하는 단계; 및
상기 출력 클럭 신호를 상기 제1 및 제2 위상 분주 신호들로 분주하는 단계를 포함하는 것을 특징으로 하는, 위상 동기 루프 회로의 동작 방법.
기준 클럭 신호와 출력 클럭 신호를 동기화하는 위상 동기 루프 회로에 있어서,
상기 기준 클럭 신호가 입력되는 입력 노드와 홀드 노드 사이에 접속된 샘플링 위상 검출 회로, 제1 공급 전압이 인가되는 노드와 상기 홀드 노드 사이에 접속된 업 스위치, 및 제2 공급 전압이 인가되는 노드와 상기 홀드 노드 사이에 접속된 다운 스위치를 포함하는 제1 회로;
샘플링 전압이 입력되는 입력 단자와, 상기 출력 클럭 신호에서 분주된 제1 위상 분주 신호가 입력되는 입력 단자, 상기 샘플링 전압이 반전된 반전 샘플링 전압이 입력되는 입력 단자, 및 제1 내지 제3 선택 신호들이 출력되는 단자들 사이에 접속된 제2 회로; 및
상기 출력 클럭 신호에서 분주된 제2 위상 분주 신호가 입력되는 입력 단자와, 상기 제1 내지 제3 선택 신호들이 입력되는 입력 단자들, 및 상기 제1 회로에 입력될 제1 내지 제3 스위칭 신호들이 출력되는 출력 단자들 사이에 접속된 제3 회로를 포함하는, 위상 동기 루프 회로.
제16 항에 있어서,
상기 샘플링 위상 검출 회로는,
상기 제1 공급 전압이 인가되는 노드와 상기 샘플링 전압이 발생하는 샘플링 노드 사이에 접속되고, 상기 기준 클럭 신호가 입력되는 게이트 전극을 포함하는 제1 트랜지스터;
상기 제2 공급 전압이 인가되는 노드와 상기 샘플링 노드 사이에 접속되고, 상기 기준 클럭 신호가 입력되는 게이트 전극을 포함하는 제2 트랜지스터;
상기 샘플링 노드와 차지 노드 사이에 접속된 제1 스위치;
상기 제2 공급 전압이 인가되는 상기 노드와 상기 차지 노드 사이에 접속되는 제1 커패시터;
상기 차지 노드와 상기 홀드 노드 사이에 접속되는 제2 스위치; 및
상기 제2 공급 전압이 인가되는 상기 노드와 상기 홀드 노드 사이에 접속되는 제2 커패시터를 포함하는 것을 특징으로 하는, 위상 동기 루프 회로.
제16 항에 있어서,
상기 제2 회로는,
상기 샘플링 전압이 입력되는 클럭 단자와, 상기 제1 공급 전압이 입력되는 입력 단자, 및 제1 래치 신호가 출력되는 출력 단자를 포함하는 제1 플립플롭;
상기 제1 위상 분주 신호가 반전된 제1 반전 위상 분주 신호가 입력되는 클럭 단자와, 상기 제1 공급 전압이 입력되는 입력 단자, 및 제2 래치 신호가 출력되는 출력 단자를 포함하는 제2 플립플롭;
상기 제1 래치 신호 및 상기 제2 래치 신호가 입력되는 입력 단자들 및 상기 제1 플립플롭 및 상기 제2 플립플롭 각각의 리셋 단자에 연결되는 출력 단자를 포함하는 논리곱 게이트;
상기 반전 샘플링 전압이 입력되는 클럭 단자와, 상기 제1 래치 신호가 입력되는 입력 단자, 및 제1 선택 신호가 출력되는 출력 단자를 포함하는 제3 플립플롭;
상기 반전 샘플링 전압이 입력되는 클럭 단자와, 상기 제2 래치 신호가 입력되는 입력 단자, 및 제2 선택 신호가 출력되는 출력 단자를 포함하는 제4 플립플롭; 및
상기 제1 선택 신호 및 상기 제2 선택 신호가 입력되는 입력 단자들 및 제3 선택 신호가 출력되는 출력 단자를 포함하는 부정논리합 게이트를 포함하는 것을 특징으로 하는, 위상 동기 루프 회로.
제16 항에 있어서,
상기 제3 회로는,
상기 제2 위상 분주 신호 및 상기 제1 선택 신호가 입력되는 입력 단자들 및 제1 스위칭 신호가 출력되는 출력 단자를 포함하는 제1 논리곱 게이트;
상기 제2 위상 분주 신호와 제2 선택 신호가 입력되는 입력 단자들 및 제2 스위칭 신호가 출력되는 출력 단자를 포함하는 제2 논리곱 게이트; 및
상기 제2 위상 분주 신호와 제3 선택 신호가 입력되는 입력 단자들 및 제3 스위칭 신호가 출력되는 출력 단자를 포함하는 제3 논리곱 게이트를 포함하는 것을 특징으로 하는, 위상 동기 루프 회로.
제16 항에 있어서,
제1 선택 신호는 제1 스위칭 신호에 대응되고, 제2 선택 신호는 제2 스위칭 신호에 대응되고, 제3 선택 신호는 제3 스위칭 신호에 대응되고,
상기 제1 내지 제3 선택 신호들 중 어느 하나의 선택 신호의 레벨은 제1 논리 레벨이고, 나머지 선택 신호들의 레벨은 제2 논리 레벨이고,
상기 제1 내지 제3 스위칭 신호들 중 상기 제1 논리 레벨을 갖는 선택 신호에 대응되는 스위칭 신호가 상기 제2 위상 분주 신호에 대응되는 것을 특징으로 하는, 위상 동기 루프 회로.