KR101671568B1 - 오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로 - Google Patents

오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로 Download PDF

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Abstract

오동기화를 방지하는 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로가 개시된다. 상기 이중 위상 주파수 검출기 회로는 외부 신호와 제 1 클록의 위상을 비교하는 제 1 위상 주파수 검출기 및 상기 외부 신호와 제 2 클록의 위상을 비교하는 제 2 위상 주파수 검출기를 포함한다. 여기서, 오동기화를 방지하도록 특정 시간 동안 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시킨다.

Description

오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로{DUAL PHASE FREQUENCY DETECTOR CIRCUIT FOR PREVENTING FALSE LOCKING, METHOD OF OPERATING THE SAME AND CLOCK DATA RECOVERY CIRCUIT EMPLOYING THE SAME}
본 발명은 이중 위상 주파수 검출기 회로 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로에 관한 것이다.
이중 위상 주파수 검출기 회로는 일반적으로 클록 데이터 복원 회로에 사용된다. 일반적인 클록 데이터 복원 회로는 아래의 도 1에 도시된 구조를 가진다.
도 1은 일반적인 클록 데이터 복원 회로를 도시한 도면이고, 도 2는 정상 동기화 상태의 위상 주파수 검출기 회로의 신호들의 타이밍다이어그램이며, 도 3은 오동기화 상태의 위상 주파수 검출기 회로의 신호들의 타이밍다이어그램이다.
도 1을 참조하면, 클록 데이터 복원 회로의 이중 위상 주파수 검출기 회로는 제 1 위상 주파수 검출기(PFDQ) 및 제 2 위상 주파수 검출기(PFDI)를 포함한다.
제 2 위상 주파수 검출기(PFDI)가 제 1 위상 주파수 검출기(PFDQ)보다 먼저 동작하는 것이 정상 동기화 상태라면, 도 2에 도시된 바와 같이 제 2 위상 주파수 검출기(PFDI)로 입력되는 클록(ΦI)의 상승 에지가 제 1 위상 주파수 검출기(PFDQ)로 입력되는 클록(ΦQ)의 상승 에지보다 빨라야 한다.
그러나, 실질적으로 도 3에 도시된 바와 같이 제 2 위상 주파수 검출기(PFDI)로 입력되는 클록(ΦI)의 상승 에지가 제 1 위상 주파수 검출기(PFDQ)로 입력되는 클록(ΦQ)의 상승 에지보다 늦어지는 오동기화 상태가 발생할 수 있다.
이러한 오동기화 발생시 복원된 클록의 지터가 커지며, 원하는 시점에 데이터를 샘플링하지 못하기 때문에 원하는 데이터를 복원되지 않을 수 있다.
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KR2010-0077548 A
본 발명은 오동기화를 방지하는 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 이중 위상 주파수 검출기 회로는 외부 신호와 제 1 클록의 위상을 비교하는 제 1 위상 주파수 검출기; 및 상기 외부 신호와 제 2 클록의 위상을 비교하는 제 2 위상 주파수 검출기를 포함한다. 여기서, 오동기화를 방지하도록 특정 시간 동안 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시킨다.
본 발명의 다른 실시예에 따른 이중 위상 주파수 검출기 회로는 외부 신호와 제 1 클록의 위상을 비교하는 제 1 위상 주파수 검출기; 및 상기 외부 신호와 제 2 클록의 위상을 비교하는 제 2 위상 주파수 검출기를 포함한다. 여기서, 상기 제 1 위상 주파수 검출기는 상기 제 2 위상 주파수 검출기에 비하여 동기화 동작을 위한 동기화부를 더 포함한다.
본 발명의 일 실시예에 따른 이중 위상 주파수 검출기 회로의 동작 방법은 정상 동기화를 위하여 제 1 클록이 제 1 위상 주파수 검출기로 입력되는 시점과 제 2 클록이 제 2 위상 주파수 검출기로 입력되는 시점보다 늦도록 인에이블 신호를 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기로 제공하는 단계; 및 상기 제공된 인에이블 신호에 따라 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시키는 단계를 포함한다.
본 발명에 따른 이중 위상 주파수 검출기 회로는 오동기화시 위상 주파수 검출기들 중 하나를 초기화시키는 방법을 통하여 클록 데이터 복원 회로를 동기화시킬 수 있다. 따라서, 복원 클록의 지터가 작고 원하는 시점에서 데이터를 샘플링할 수 있어 데이터를 정확하게 복원할 수 있다.
도 1은 일반적인 클록 데이터 복원 회로를 도시한 도면이다.
도 2는 정상 동기화 상태의 위상 주파수 검출기 회로의 신호들의 타이밍다이어그램이다.
도 3은 오동기화 상태의 위상 주파수 검출기 회로의 신호들의 타이밍다이어그램이다.
도 4는 본 발명의 일 실시예에 따른 클록 데이터 복원 회로를 도시한 도면이다.
도 5는 본 발명의 일 실시예에 따른 위상 주파수 검출기의 회로를 도시한 도면이다.
도 6은 본 발명의 일 실시예에 따른 위상 주파수 검출기의 신호들을 도시한 타이밍다이어그램이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
본 발명은 클록 데이터 복원 회로(Clock Data Recovery Circuit)에 관한 것으로서, 특히 클록 데이터 복원 회로의 오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로를 제공한다.
일 실시예에 따르면, 본 발명의 클록 데이터 복원 회로는 이중 위상 주파수 검출기들 중 하나를 초기화하여 오동기화를 방지하기 위한 초기 상태를 설정할 수 있다.
이하, 본 발명의 클록 데이터 복원 회로, 이중 위상 주파수 검출기 회로 및 이들의 동작을 살펴보겠다.
도 4는 본 발명의 일 실시예에 따른 클록 데이터 복원 회로를 도시한 도면이다.
본 발명의 클록 데이터 복원 회로는 외부 신호로부터 데이터 및 클록을 복원하는 회로로서, 오동기화(false locking)를 방지할 수 있는 이중 위상 주파수 검출기 회로를 포함한다. 상기 외부 신호는 예를 들어 입력 클록(ΦIN)일 수도 있고 기준 신호 등일 수도 있으나, 이하 설명의 편의를 위하여 외부 신호를 입력 클록(ΦIN)로 가정한다.
도 4를 참조하면, 본 실시예의 클록 데이터 복원 회로는 이중 위상 주파수 검출기 회로로서 제 1 위상 주파수 검출기(400, PFDQ) 및 제 2 위상 주파수 검출기(402, PFDI), 제 1 차지 펌프(404, CPQ), 제 2 차지 펌프(406, CPI), 루프 필터(408, LF), 전압 제어 발진기(410, VCO), 제 1 멀티플렉서(412) 및 제 2 멀티플렉서(414)를 포함할 수 있다.
제 1 위상 주파수 검출기(400, PFDQ)는 입력 클록(ΦIN)과 제 1 멀티플렉서(412)로부터 출력된 제 1 클록(ΦQ)의 위상을 비교하며, 비교 결과에 따라 입력 클록(ΦIN)과 제 1 클록(ΦQ)의 위상 차이를 표시하는 제 1 에러 신호를 출력한다.
일 실시예에 따르면, 제 1 위상 주파수 검출기(400, PFDQ)에는 인에이블 신호(EN)가 입력되며, 인에이블 신호(EN)에 따라 제 1 위상 주파수 검출기(400, PFDQ)가 초기화되어 클록들(ΦQ, ΦI)의 오동기화를 방지할 수 있다.
예를 들어, 인에이블 신호(EN)가 "0"인 경우, 즉 인에이블 바 신호(
Figure 112014014590592-pat00001
)가 "1"인 경우, 제 1 위상 주파수 검출기(400, PFDQ)는 초기화되며, 그 결과 클록 데이터 복원 회로는 제 2 위상 주파수 검출기(PFDI)에 따라 동작하는 위상 고정 루프(Phase Locked Loop, PLL)로서 동작할 수 있다. 이러한 동작은 클록들(ΦQ, ΦI)의 오동기화를 방지하기 위해 수행된다. 구체적으로는, 제 1 위상 주파수 검출기(400, PFDQ)는 인에이블 바 신호(
Figure 112014014590592-pat00002
)가 인가된 후 제 1 클록(ΦQ)의 다음 상승 에지(Rising Edge)에서 다시 활성화되며, 그 결과 클록 데이터 복원 회로가 동기화될 수 있다. 이에 대한 자세한 설명은 후술하겠다.
반면에, 인에이블 신호(EN)가 "1"인 경우, 즉 인에이블 바 신호(
Figure 112014014590592-pat00003
)가 "0"인 경우, 제 1 위상 주파수 검출기(400, PFDQ)는 정상적으로 동작하며, 그 결과 클록 데이터 복원 회로는 정상적인 클록 및 데이터 복원 동작을 수행한다.
제 2 위상 주파수 검출기(402, PFDI)는 입력 클록(ΦIN)과 제 2 멀티플렉서(414)로부터 출력된 제 2 클록(ΦI)의 위상을 비교하며, 비교 결과에 따라 입력 클록(ΦIN)과 제 2 클록(ΦI)의 위상 차이를 표시하는 제 2 에러 신호를 출력한다.
일 실시예에 따르면, 제 2 위상 주파수 검출기(402, PFDI)에는 인에이블 신호(EN)가 입력되지 않을 수 있다.
즉, 본 발명의 이중 위상 주파수 검출기 회로는 제 1 위상 주파수 검출기(400, PFDQ)만을 인에이블 신호(EN)를 이용하여 제어하여 오동기화를 방지할 수 있다.
구체적으로는, 오동기화는 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서야 함에도 불구하고 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞서기 때문에 발생한다. 정상 동기화 상태인 경우에는 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 먼저 동작한다. 그러나, 오동기화 상태인 때에는 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞서기 때문에, 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 늦게 동작하게 된다.
따라서, 본 발명의 클록 데이터 복원 회로는 이러한 오동기화를 방지하기 위하여 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서도록 제어할 수 있다.
일 실시예에 따르면, 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞서는 경우, 상기 클록 데이터 복원 회로는 제 1 클록(ΦQ)이 제 1 위상 주파수 검출기(400, PFDQ)로 입력되는 시점을 한 주기 또는 그 이상만큼 지연시켜 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 먼저 동작하도록 제어할 수 있다. 상기 지연은 인에이블 바 신호(
Figure 112014014590592-pat00004
)에 의해 제어될 수 있다.
한편, 설계에 따라서는 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 늦게 동작하도록 설계할 수도 있다. 이 경우에는, 상기 클록 데이터 복원 회로는 인에이블 신호(EN)로 제 1 위상 주파수 검출기(400, PFDQ) 또는 제 2 위상 주파수 검출기(402, PFDI)를 제어하여 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 늦게 동작하도록 할 수 있다.
제 1 차지 펌프(404, CPQ)는 제 1 위상 주파수 검출기(400, PFDQ)로부터 제공된 제 1 에러 신호를 수신하고, 상기 수신된 제 1 에러 신호에 응답하여 입력 클록(ΦIN)과 제 1 클록(ΦQ)의 위상 차이에 해당하는 제 1 전류를 출력한다. 여기서, (1-α)는 제 1 차지 펌프(404, CPQ)의 가중치 성분(Weighting factor)이다.
제 2 차지 펌프(406, CPI)는 제 2 위상 주파수 검출기(402, PFDI)로부터 제공된 제 2 에러 신호를 수신하고, 상기 수신된 제 2 에러 신호에 응답하여 입력 클록(ΦIN)과 제 2 클록(ΦI)의 위상 차이에 해당하는 제 2 전류를 출력한다. 여기서, α는 제 2 차지 펌프(406, CPI)의 가중치 성분이다.
제 1 차지 펌프(404, CPQ)로부터 출력된 제 1 전류와 제 2 차지 펌프(406, CPI)로부터 출력된 제 2 전류의 합은 일정할 수 있다.
루프 필터(408, LF)는 불필요한 신호를 제거하는 필터로서, 예를 들어 저주파 통과 필터(Low Pass Filter)일 수 있다.
전압 제어 발진기(410, VCO)는 상기 제 1 전류와 상기 제 2 전류의 비에 따라 적절한 클록들(Φ[0, 2, 4, 6], Φ[1, 3, 5, 7])을 발생시킬 수 있다.
제 1 멀티플렉서(414)는 클록들(Φ[0, 2, 4, 6]) 중 하나를 선택하여 제 2 클록(ΦI)으로서 출력시키며, 제 2 멀티플렉서(416)는 클록들(Φ[1, 3, 5, 7]) 중 하나를 선택하여 제 1 클록(ΦQ)으로서 출력시킬 수 있다. 여기서, 제 1 클록(ΦQ)과 제 2 클록(ΦI)은 이웃한 클록으로서, 45도 위상 차이를 가질 수 있다.
상기 클록 데이터 복원 회로는 위의 동작 과정을 반복하여 클록 및 데이터를 복원한다.
정리하면, 본 발명의 클록 데이터 복원 회로는 위상 주파수 검출기들(400 및 402) 중 하나, 예를 들어 제 1 위상 주파수 검출기(400, PFDQ)를 인에이블 신호(EN) 또는 인에이블 바 신호(
Figure 112014014590592-pat00005
)로 제어하여 오동기화를 방지할 수 있다. 즉, 상기 클록 데이터 복원 회로는 인에이블 신호(EN)를 이용하여 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 항상 먼저 동작하도록 제어할수 있다.
한편, 위상 주파수 검출기들(400 및 402)이 오동기화를 방지하는 한, 도 4의 회로 구조 외에도 다양한 클록 데이터 복원 회로가 사용될 수 있다.
이하, 오동기화를 방지할 수 있는 위상 주파수 검출기들(400 및 402)의 회로 구조를 살펴보겠다.
도 5는 본 발명의 일 실시예에 따른 위상 주파수 검출기의 회로를 도시한 도면이고, 도 6은 본 발명의 일 실시예에 따른 위상 주파수 검출기의 신호들을 도시한 타이밍다이어그램이다.
도 5를 참조하면, 제 1 위상 주파수 검출기(400, PFDQ)는 동기화부(500), 제 1 위상차 검출부(502) 및 제 1 초기화부(504)를 포함할 수 있다.
제 2 위상 주파수 검출기(402, PFDI)는 제 2 위상차 검출부(506) 및 제 2 초기화부(508)를 포함할 수 있다.
즉, 제 1 위상 주파수 검출기(400, PFDQ)는 제 2 위상 주파수 검출기(402, PFDI)에 비하여 동기화부(500)를 더 포함한다.
이하, 제 1 위상 주파수 검출기(400, PFDQ)의 구조 및 동작부터 살펴보겠다. 다만, 설명의 편의를 위하여 정상 동기화의경우, 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞선다고 가정한다.
동기화부(500)는 클록 데이터 복원 회로의 오동기화를 방지하는 역할을 수행하며, 예를 들어 하나의 D 플립플롭으로 이루어질 수 있다. D 플립플롭(500)의 입력단은 전원전압(VDD)에 연결되고, 제 1 클록(ΦQ)이 클록으로 입력된다.
일 실시예에 따르면, 인에이블 바 신호(
Figure 112014014590592-pat00006
)가 D 플립플롭(500)의 리셋(Reset)단으로 제공될 수 있다. 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞서는 경우, 제어부(미도시)는 "1"을 가지는 인에이블 바 신호(
Figure 112014014590592-pat00007
)를 D 플립플롭(500)으로 제공하며, 그 결과 D 플립플롭(500)이 초기화된다. 결과적으로, 제 1 클록(ΦQ)이 제 1 위상 주파수 검출기(400, PFDQ)로 입력되는 시점이 지연되어 제 1 위상 주파수 검출기(400, PFDQ)가 제 2 위상 주파수 검출기(402, PFDI)보다 늦게 동작하도록 강제로 제어될 수 있다.
도 6을 참조하면, 제 2 클록(ΦI)이 t2 시점의 상승 에지에서 동작한다면, 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서야 하기 때문에 제 1 클록(ΦQ)은 t2 시점 이후의 상승 에지에서 제 1 위상 주파수 검출기(400, PFDQ)로 입력된다. 이 때, 제 1 클록(ΦQ)이 t1 시점에서 제 1 위상 주파수 검출기(400, PFDQ)로 입력될 것으로 예측되는 경우, 상기 제어부는 인에이블 바 신호(
Figure 112014014590592-pat00008
)를 D 플립플롭(500)으로 제공하여 D 플립플롭(500)을 초기화시킨다. 결과적으로, 제 1 클록(ΦQ)은 t1 시점의 상승 에지에서 입력되지 않고 t3 시점의 상승 에지에서 제 1 위상 주파수 검출기(400, PFDQ)로 입력되며, 따라서 제 1 위상 주파수 검출기(400, PFDQ)가 제 2 위상 주파수 검출기(402, PFDI)보다 늦게 동작하게 된다. 즉, 도 6에 도시된 바와 같이 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서서 입력되어 동기화가 이루어질 수 있다.
반면에, 제 2 클록(ΦI)이 제 1 클록(ΦQ)보다 앞서는 경우, 즉 정상 동기화 상태인 경우, 제 2 위상 주파수 검출기(402, PFDI)가 제 1 위상 주파수 검출기(400, PFDQ)보다 앞서서 동작하기 때문에 "0"을 가지는 인에이블 바 신호(
Figure 112014014590592-pat00009
)를 D 플립플롭(500)으로 제공할 수 있다. 결과적으로, 제 1 위상 주파수 검출기(400, PFDQ)는 정상적인 클록 및 데이터 복원 동작을 수행하며, 클록의 타이밍다이어그램은 도 2에 도시된 바와 같을 수 있다.
즉, 상기 제어부는 정상 동기화 상태인 경우 도 2에 도시된 바와 같은 타이밍다이어그램을 가지도록 제 1 위상 주파수 검출기(400, PFDQ)를 제어하고, 도 3에 도시된 바와 같이 오동기화 상태가 예측되는 경우 도 6에 도시된 바와 같이 제 1 클록(ΦQ)이 제 1 위상 주파수 검출기(400, PFDQ)로 입력되는 시점을 지연시켜 제 1 위상 주파수 검출기(400, PFDQ)가 제 2 위상 주파수 검출기(402, PFDI)보다 늦게 동작하도록 제어할 수 있다.
일 실시예에 따르면, 상기 제어부는 클록들(ΦQ, ΦI)을 비교하여 제 1 클록(ΦQ)이 제 2 클록(ΦI)보다 앞선다고 검출되는 경우 제 1 위상 주파수 검출기(400, PFDQ)를 초기화시키도록 "1"을 가지는 인에이블 바 신호(
Figure 112014014590592-pat00010
)를 발생시킬 수 있다.
제 1 위상차 검출부(502)는 입력 클록(ΦIN)과 제 1 클록(ΦQ)의 위상을 비교하며, 비교 결과를 출력시킨다. 여기서, 제 1 위상차 검출부(502)는 제 1 클록(ΦQ)을 빠르게 동작하도록 하는 UPQ 신호 또는 제 1 클록(ΦQ)을 느리게 동작하도록 하는 DNQ 신호를 출력시킨다.
일 실시예에 따르면, 제 1 위상차 검출부(502)는 2개의 플립플롭들(510 및 512)을 포함할 수 있다.
플립플롭(510)의 입력단으로는 동기화부(500)의 출력(DINQ)이 입력되고, 클록으로서 입력 클록(ΦIN)이 제공될 수 있다.
플립플롭(512)의 입력단으로는 동기화부(500)의 출력(DINQ)이 입력되고, 클록으로서 제 1 클록(ΦQ)이 제공될 수 있다.
제 1 초기화부(506)는 UPQ 신호와 DNQ 신호가 하나는 "1"을 가지고 다른 하나는 "0"을 가질 때에는 위상차 검출부(502)의 플립플롭들(510 및 512)을 초기화시키지 않으나, UPQ 신호와 DNQ 신호가 모두 "1"인 경우에는 플립플롭들(510 및 512)을 초기화시킨다. 즉, 제 1 초기화부(506)는 클록 데이터 복원 회로가 클록을 복원하면 플립플롭들(510 및 512)을 초기화시킨다.
일 실시예에 따르면, 제 1 초기화부(506)는 하나의 AND 게이트와 하나의 OR 게이트를 포함할 수 있다.
상기 AND 게이트의 입력단들로 UPQ 신호와 DNQ 신호가 입력된다.
상기 AND 게이트의 출력은 상기 OR 게이트의 입력단으로 제공되며, 상기 OR 게이트의 다른 입력단으로는 인에이블 바 신호(
Figure 112014014590592-pat00011
)가 입력될 수 있다. 인에이블 바 신호(
Figure 112014014590592-pat00012
)가 "0"인 경우, 즉 정상 동기화 상태인 경우에는, 제 1 초기화부(506)는 초기화 동작을 정상적으로 수행한다. 반면에, 인에이블 바 신호(
Figure 112014014590592-pat00013
)가 "1"인 경우, 즉 비정상 동기화 상태가 예측되어 동기화부(500)를 초기화시킬 경우에는, 상기 제어부는 UPQ 신호와 DNQ 신호에 상관없이 위상차 검출부(502)를 강제적으로 초기화시킨다.
상기 OR 게이트의 출력은 위상차 검출부(502)의 플립플롭들(510 및 512)의 리셋단에 각기 연결된다.
정리하면, 제 1 위상 주파수 검출기(400, PFDQ)는 오동기화를 방지하기 위하여 인에이블 바 신호(
Figure 112014014590592-pat00014
)에 의해 제어되는 동기화부(500)를 더 포함한다.
제 2 위상 주파수 검출기(402, PFDI)는 동기화부를 포함하지 않고 제 2 위상차 검출부(506) 및 제 2 초기화부(508)만을 포함한다.
제 2 위상차 검출부(506)의 플립플롭(514)의 입력단은 전원전압(VDD)에 연결되고 클록으로 입력 클록(ΦIN)이 제공되며, 플립플롭(516)의 입력단은 전원전압(VDD)에 연결되고 클록으로 제 2 클록(ΦI)이 제공된다. 또한, 제 2 초기화부(508)의 OR 게이트의 입력단들 중 일단은 접지에 연결된다.
제 2 위상차 검출부(506) 및 제 2 초기화부(508)의 동작은 제 1 위상 주파수 검출기(400, PFDQ)의 제 1 위상차 검출부(502) 및 제 1 초기화부(504)의 동작과 유사하므로, 제 2 위상차 검출부(506) 및 제 2 초기화부(508)의 동작에 대한 설명은 생략한다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
400 : 제 1 위상 주파수 검출기 402 : 제 2 위상 주파수 검출기
404 : 제 1 차지 펌프 406 : 제 2 차지 펌프
408 : 루프 필터 410 : 전압 제어 발진기
412 : 제 1 멀티플렉서 414 : 제 2 멀티플렉서
500 : 동기화부 502 : 제 1 위상차 검출부
504 : 제 1 초기화부 506 : 제 2 위상차 검출부
508 : 제 2 초기화부

Claims (15)

  1. 외부 신호와 제 1 클록의 위상을 비교하는 제 1 위상 주파수 검출기; 및
    상기 외부 신호와 제 2 클록의 위상을 비교하는 제 2 위상 주파수 검출기를 포함하되,
    오동기화를 방지하도록 특정 시간 동안 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시켜 초기화된 위상 주파수 검출기로 입력되는 클록이 상기 초기화된 위상 주파수 검출기로 입력되는 시점을 지연시키는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  2. 제1항에 있어서, 상기 제 2 위상 주파수 검출기가 상기 제 1 위상 주파수 검출기보다 먼저 동작하는 것이 정상 동기화 상태라면, 상기 제 2 위상 주파수 검출기가 상기 제 1 위상 주파수 검출기보다 먼저 동작하도록 상기 위상 주파수 검출기들 중 상기 제 1 위상 주파수 검출기만을 초기화시키는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  3. 제2항에 있어서, 인에이블 신호에 응답하여 상기 제 1 위상 주파수 검출기가 초기화되며, 상기 인에이블 신호는 상기 제 2 위상 주파수 검출기에는 입력되지 않는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  4. 제3항에 있어서, 상기 인에이블 신호에 의해 상기 제 1 클록의 상승 에지가 한 주기 이상 지연되어 상기 제 1 클록의 상승 에지가 상기 제 1 위상 주파수 검출기로 입력되는 시점이 상기 제 2 클록이 상기 제 2 위상 주파수 검출기로 입력되는 시점보다 늦어지는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  5. 제3항에 있어서, 상기 제 1 위상 주파수 검출기는,
    상기 인에이블 신호에 의해 초기화되는 동기화부;
    상기 동기화부에 연결되며, 상기 외부 신호로서 입력 클록과 상기 제 1 클록의 위상을 비교하는 제 1 위상차 검출부; 및
    상기 제 1 위상차 검출부의 출력에 따라 상기 제 1 위상차 검출부의 초기화를 제어하는 제 1 초기화부를 포함하는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  6. 제5항에 있어서, 상기 동기화부는 제 1 D 플립플롭을 포함하고, 상기 제 1 위상차 검출부가 제 2 D 플립플롭 및 제 3 D 플립플롭을 포함하며, 상기 제 1 초기화부가 AND 게이트 및 상기 AND 게이트의 출력단에 연결된 OR 게이트를 포함하되,
    상기 제 1 D 플립플롭의 리셋단으로 상기 인에이블 신호가 입력되고, 상기 OR 게이트의 입력단들 중 하나에 상기 인에이블 신호가 입력되며, 상기 OR 게이트의 출력단은 상기 제 2 D 플립플롭 및 상기 제 3 D 플립플롭의 리셋단에 각기 연결고, 상기 인에이블 신호에 따라 상기 동기화부 및 상기 제 1 위상차 검출부가 모두 초기화되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  7. 제3항에 있어서, 상기 제 2 위상 주파수 검출기는,
    상기 외부 신호로서 입력 클록과 상기 제 2 클록의 위상을 비교하는 제 2 위상차 검출부; 및
    상기 제 2 위상차 검출부의 출력에 따라 상기 제 2 위상차 검출부의 초기화를 제어하는 제 2 초기화부를 포함하는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  8. 제7항에 있어서, 상기 제 2 위상차 검출부는 2개의 D 플립플롭들을 포함하고, 상기 제 2 초기화부는 하나의 AND 게이트 및 상기 AND 게이트의 출력단에 연결된 OR 게이트를 포함하되,
    상기 OR 게이트의 출력단은 상기 D 플립플롭들의 리셋단에 각기 연결되고, 상기 OR 게이트의 입력단들 중 하나는 접지에 연결되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  9. 제1항에 있어서, 상기 제 1 위상 주파수 검출기를 동작시키는 상기 제 1 클록의 상승 에지와 상기 제 2 위상 주파수 검출기를 동작시키는 상기 제 2 클록의 상승 에지는 인접하는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  10. 이중 위상 주파수 검출기 회로에 있어서,
    외부 신호와 제 1 클록의 위상을 비교하는 제 1 위상 주파수 검출기; 및
    상기 외부 신호와 제 2 클록의 위상을 비교하는 제 2 위상 주파수 검출기를 포함하며,
    상기 제 1 위상 주파수 검출기는 상기 제 2 위상 주파수 검출기에 비하여 동기화 동작을 위한 동기화부를 더 포함하되,
    상기 동기화부는 특정 시간 동안 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시켜 초기화된 위상 주파수 검출기로 입력되는 클록이 상기 초기화된 위상 주파수 검출기로 입력되는 시점을 지연시키는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  11. 제10항에 있어서, 상기 동기화부는 하나의 D 플립플롭을 포함하되,
    상기 D 플립플롭의 입력단들 중 하나는 전원전압에 연결되고, 다른 입력단에는 상기 제 1 클록이 입력되며, 인에이블 신호가 상기 D 플립플롭의 리셋단으로 입력되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  12. 제11항에 있어서, 오동기화 예측시 상기 인에이블 신호에 응답하여 상기 제 1 위상 주파수 검출기가 초기화되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  13. 제12항에 있어서, 제어부는 상기 제 1 클록이 상기 제 1 위상 주파수 검출기로 입력되는 시점이 상기 제 2 클록이 상기 제 2 위상 주파수 검출기로 입력되는 시점보다 앞설 것이라 예측되는 경우, 상기 인에이블 신호로 상기 동기화부를 초기화시켜 상기 제 1 클록이 상기 제 1 위상 주파수 검출기로 입력되는 시점을 늦추는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  14. 제10항에 있어서, 상기 제 1 위상 주파수 검출기는,
    상기 외부 신호로서 입력 클록과 상기 제 1 클록의 위상을 비교하는 위상차 검출부를 더 포함하되,
    상기 동기화부의 초기화시 인에이블 신호에 의해 상기 위상차 검출부도 초기화되는 것을 특징으로 하는 이중 위상 주파수 검출기 회로.
  15. 이중 위상 주파수 검출기 회로의 동작 방법에 있어서,
    정상 동기화를 위하여 제 1 클록이 제 1 위상 주파수 검출기로 입력되는 시점과 제 2 클록이 제 2 위상 주파수 검출기로 입력되는 시점보다 늦도록 인에이블 신호를 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기로 제공하는 단계; 및
    상기 제공된 인에이블 신호에 따라 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시키키는 단계를 포함하되,
    오동기화시 상기 제 1 위상 주파수 검출기 또는 상기 제 2 위상 주파수 검출기를 초기화시켜 초기화된 위상 주파수 검출기로 입력되는 클록이 상기 초기화된 위상 주파수 검출기로 입력되는 시점을 지연시키는 것을 특징으로 하는 이중 위상 주파수 검출기 회로의 동작 방법.

KR1020140017110A 2013-12-13 2014-02-14 오동기화를 방지하기 위한 이중 위상 주파수 검출기 회로, 이의 동작 방법 및 이를 사용하는 클록 데이터 복원 회로 KR101671568B1 (ko)

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