KR101623248B1 - 동일 펄스 폭의 출력들을 실현하는 위상 검출기 및 이를 사용하는 클록-데이터 복원 회로 - Google Patents

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Abstract

위상 데이터의 펄스폭과 복원 클록의 펄스폭을 동일하게 하는 위상 검출기 및 이를 사용하는 클록-데이터 복원 회로가 개시된다. 상기 위상 검출기는 입력 데이터의 비트 타이밍의 천이를 검출하는 데이터 타이밍 천이 검출부 및 클록 및 상기 데이터 타이밍 천이 검출부의 출력을 이용하여 상기 입력 데이터와 상기 클록의 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력시키는 위상 에러 검출부를 포함한다. 여기서, 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭은 동일하다.

Description

동일 펄스 폭의 출력들을 실현하는 위상 검출기 및 이를 사용하는 클록-데이터 복원 회로{PHASE DETECTOR FOR REALIZING OUTPUTS HAVING THE SAME WIDTH OF PULSE AND CLOCK AND DATA RECOVERY CIRCUIT USING THE SAME}
본 발명은 위상 검출기 및 이를 사용하는 클록-데이터 복원 회로에 관한 것이다.
클록-데이터 복원 회로는 입력 데이터로부터 데이터 및 클록을 복원하는 회로이며, 일반적으로 위상 검출기를 사용한다.
상기 위상 검출기는 위상 데이터와 복원 클록을 출력하나, 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭이 달라서 지터 등이 발생할 수 있으며, 그 결과 클록-데이터 복원 회로의 특성이 저하될 수 있다.
[선행기술문헌]
(특허문헌 1) KR2001-75159 a
삭제
본 발명은 동일 펄스폭을 가지는 위상 데이터 및 복원 클록을 출력하는 위상 검출기 및 이를 사용하는 클록-데이터 복원 회로를 제공하는 것이다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 클록-데이터 복원 회로에 사용되는 위상 검출기는 입력 데이터의 비트 타이밍의 천이를 검출하는 데이터 타이밍 천이 검출부; 및 클록 및 상기 데이터 타이밍 천이 검출부의 출력을 이용하여 상기 입력 데이터와 상기 클록의 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력시키는 위상 에러 검출부를 포함한다. 여기서, 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭은 동일하다.
본 발명의 다른 실시예에 따른 위상 검출기는 입력 데이터와 클록의 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력하는 위상 에러 검출부; 및 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭이 동일하도록 상기 펄스폭들을 제어하는 펄스폭 제어부를 포함한다.
본 발명의 일 실시예에 따른 멀티-레이트 클록-데이터 복원 회로는 복수의 클록들을 생성하는 위상 고정 루프(PLL); 입력 데이터와 상기 클록들의 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력하는 위상 검출기; 및 상기 위상 검출기로부터의 출력에 따라 상기 PLL로부터 출력되는 클록들의 위상 에러를 보정하도록 제어하는 제어 신호를 출력하는 차지 펌프를 포함한다. 여기서, 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭이 동일하다.
본 발명의 일 실시예에 따른 클록-데이터 복원시 위상 검출 방법은 입력 데이터와 클록의 위상 에러를 검출하는 단계; 및 상기 검출된 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력시키는 단계를 포함한다. 여기서, 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭이 동일하다.
본 발명에 따른 클록-데이터 복원 회로의 위상 검출기로부터 출력되는 위상 데이터의 펄스폭과 복원 클록의 펄스폭이 동일하며, 그 결과 상기 클록-데이터 복원 회로의 특성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 클록-데이터 복원 회로를 도시한 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 CDR에 사용되는 위상 검출기를 도시한 도면이다.
도 3은 도 2의 위상 검출기와 대비하기 위한 위상 검출기를 도시한 도면이다.
도 4는 도 3의 위상 검출기의 신호들을 도시한 타이밍다이어그램이다.
도 5는 도 2의 위상 검출기의 신호들을 도시한 타이밍 다이어그램이다.
도 6은 클록(CK[J+m])을 생성하기 위한 VCO의 구조를 도시한 도면이다.
도 7은 본 발명의 제 2 실시예에 따른 위상 검출기를 도시한 도면이다.
도 8은 도 7의 위상 검출기의 신호들을 도시한 타이밍다이어그램이다.
이하에서는 첨부된 도면들을 참조하여 본 발명의 실시예들을 자세히 설명하도록 한다.
본 발명은 예를 들어 전력 소모를 감소시킬 수 있는 클록-데이터 복원 회로(Clock and data recovery circuit, CDR)에 관한 것이며, 특히 CDR의 회로들 중 위상 검출기(Phase Detector, PD)에 관한 것이다.
상기 위상 검출기는 클록의 위상 에러를 검출하는 소자로서, 입력 데이터와 클록의 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력한다. 여기서, 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭이 다르면, 지터(Jitter)가 발생하는 등 CDR의 성능이 저하될 수 있다. 따라서, 본 발명은 동일한 펄스폭을 가지는 위상 데이터와 복원 클록을 출력하는 위상 검출기 및 이를 사용하는 CDR을 제안한다.
이하, 본 발명의 위상 검출기 및 이를 사용하는 CDR의 다양한 실시예들을 첨부된 도면들을 참조하여 상술하겠다.
도 1은 본 발명의 일 실시예에 따른 클록-데이터 복원 회로를 도시한 도면이다.
본 실시예의 클록-데이터 복원 회로(CDR)는 입력 데이터(Din)로부터 데이터 및 클록을 복원하는 회로로서, 예를 들어 전력 소모를 감소시킬 수 있는 multi-rate CDR일 수 있다. 여기서, 입력 데이터(Din)는 직렬(serial) 데이터일 수 있다.
도 1을 참조하면, 본 실시예의 CDR은 위상 검출기(100, PD), 차지 펌프 및 필터(Charge pump and filter, 102), 전압 제어 지연 라인(Voltage-controlled delay line, VCDL, 104), 위상 고정 루프(Phase lock loop, PLL, 106) 및 듀티 사이클 정정기(Duty cycle corrector, 108)를 포함할 수 있다.
위상 검출기(100)는 예를 들어 1/8-rate 선형 위상 검출기일 수 있으며, 입력 데이터(Din)로부터 데이터 및 클록을 복원한다.
위상 검출기(100)는 입력 데이터(Din)와 클록의 위상 차이를 나타내는 위상 데이터(DT) 및 복원 클록(CT)을 출력한다. 예를 들어, 정상적인 경우 해당 클록이 입력 데이터(Din)의 윈도우의 중앙에 클록의 상승 에지 또는 하강 에지가 위치하여야 하나, 실제로 클록의 에지가 윈도우의 중앙에 위치하지 않을 수 있다. 이 경우, 위상 데이터(DT)는 윈도우의 중앙과 상기 클록의 에지 사이의 위상차에 대한 정보를 포함한다. 따라서, 위상 데이터(DT)의 펄스폭은 위상 에러에 비례하게 된다. 반면에, 복원 클록(CT)은 고정된 펄스폭을 가질 수 있다.
일 실시예에 따르면, 위상 검출기(100)의 출력들(DT 및 CT)이 동일한 펄스폭을 가지도록 위상 검출기(100)의 회로가 구성될 수 있다. 이에 대한 자세한 설명은 후술하겠다.
차지 펌프 및 필터(102)는 위상 검출기(100)의 출력들(DT 및 CT)에 따라 전압 제어 신호(CDR_vctrl)를 출력한다. 여기서, 필터는 저대역 통과 필터(Low Pass Filter, LPF)일 수 있다.
전압 제어 지연 라인(104, VCDL)은 차지 펌프 및 필터(102)로부터 출력된 전압 제어 신호(CDR_vctrl)에 응답하여 입력 데이터(Din)의 윈도우 중앙에 클록의 에지가 위치하도록 상기 클록을 지연시킬 수 있다.
듀티 사이클 정정기(108)는 VCDL(104)의 출력의 듀티 사이클을 조절하며, 조절된 출력(예를 들어, octaphase 클록)을 위상 검출기(100)로 제공한다.
PLL(106)은 클록의 위상을 고정시키는 역할을 수행하며, 예를 들어 CDR이 1/8-rate CDR인 경우 기준 클록을 이용하여 octaphase 클록들을 생성할 수 있다. 여기서, 상기 클록들은 각기 45°위상차를 가질 수 있다.
이러한 PLL(106)은 위상 주파수 검출기(Phase frequency detector, PFD, 110), 차지 펌프(CP, 112), 저대역 통과 필터(Low pass filter, LPF, 114), VCO(116) 및 분주기(118)를 포함한다. PLL(106)은 일반적인 구조이므로, 이하 설명은 생략한다.
이하, 이러한 구조의 CDR의 동작을 살펴보겠다. 다만, CDR은 설명의 편의를 위하여 1/8-rate CDR로 가정한다.
PLL(106)은 기준 클록을 이용하여 각기 45°위상차를 가지는 8개의 클록들을 생성하고, 상기 생성된 클록들을 VCDL(104)로 제공한다.
이어서, VCDL(104)은 입력 데이터(Din)의 윈도우 중앙에 클록의 에지가 위치하도록 클록을 지연시킨다.
계속하여, 듀티 사이클 정정기(108)는 VCDL(104)의 출력의 듀티 사이클을 조절하며, 조절된 듀티 사이클을 가지는 클록을 위상 검출기(100)로 제공한다.
이어서, 위상 검출기(100)는 클록의 위상 에러를 검출하고, 1:8 다중화(demultiplexing)시키면서 데이터 샘플링 동작을 수행할 수 있다. 즉, 위상 검출기(100)는 8개의 단위 셀들을 포함할 수 있다.
이러한 위상 검출기(100)는 입력 데이터(Din)와 클록의 위상 차이를 나타내는 위상 데이터(DT) 및 복원 클록(CT)을 출력한다. 여기서, 위상 검출기(100)의 출력들(DT 및 CT)은 동일한 펄스폭을 가질 수 있다. 예를 들어, 위상 검출기(100)는 복원 클록(CT)의 펄스폭이 위상 데이터(DT)의 폭과 동일하여지도록 복원 클록(CT)의 펄스폭을 제어할 수 있다.
계속하여, 차지 펌프 및 필터(102)는 위상 검출기(100)의 출력들(DT 및 CT)에 따라 전압 제어 신호(CDR_vctrl)를 출력한다.
이어서, VCDL(104)은 상기 출력된 전압 제어 신호(CDR_vctrl)에 응답하여 입력 데이터(Din)의 윈도우 중앙에 클록의 에지가 위치하도록 클록을 지연시킨다.
정리하면, CDR(100)은 위의 동작을 반복하여 클록(CK) 및 데이터를 복원한다.
이하, 출력들(DT 및 CT)의 펄스폭이 동일한 위상 검출기(100)의 구조를 살펴보겠다.
도 2는 본 발명의 제 1 실시예에 따른 CDR에 사용되는 위상 검출기를 도시한 도면이고, 도 3은 도 2의 위상 검출기와 대비하기 위한 위상 검출기를 도시한 도면이다. 도 4는 도 3의 위상 검출기의 신호들을 도시한 타이밍다이어그램이고, 도 5는 도 2의 위상 검출기의 신호들을 도시한 타이밍 다이어그램이다. 도 6은 클록(CK[J+m])을 생성하기 위한 VCO의 구조를 도시한 도면이다.
CDR을 1/8-rate CDR로 가정할 때, 위상 검출기(100)는 8개의 단위 셀들을 포함할 수 있다. 모든 단위 셀들의 회로 구조는 동일하므로, 이하 하나의 단위 셀의 회로만을 살펴보겠다. 한편, 위상 검출기의 단위 셀들은 스위칭 잡음을 최소화하기 위하여 완전 차등 전류 모드 로직(fully differential current-mode logic)으로 실현될 수 있다.
위상 검출기(100)의 단위 셀은 래치부(200), 데이터 타이밍 천이 검출부(202), 위상 에러 검출부(204) 및 펄스폭 제어부(206)를 포함할 수 있다.
래치부(200)는 데이터를 래치하는 역할을 수행하며, 예를 들어 2개의 D 래치들(210 및 212)을 포함할 수 있다.
제 1 래치(210)는 클록(CK)의 로우 로직에서 활성화되며, 제 2 래치(212)는 클록(CK)의 하이 로직에서 활성화될 수 있다. 예를 들어, i가 0인 경우, 래치들(210 및 212)의 출력들(D[0] 및 Q[0])은 도 5에 도시된 바와 같다.
제 1 래치(210)는 low-level sensitive 래치로서, 제 1 래치(210)의 출력(D[i])은 예를 들어 클록(CK[i])의 상승 에지(rising edge)가 데이터의 윈도우의 중앙에 위치할 때 (4.5×Tbit)의 래치된 입력 데이터의 값을 유지할 수 있다. 여기서, Tbit는 입력 데이터(Din) 중 한 비트의 길이를 의미한다.
한편, 클록(CK[i])의 상승 에지가 데이터의 윈도우 중앙으로부터 △t만큼 오프셋되었을 때, 제 1 래치(210)의 데이터 보유 시간(data retention time)은 (4.5×Tb it-△t)로 변화된다. 즉, △t만큼 위상 에러가 발생할 수 있다.
데이터 타이밍 천이 검출부(202)는 래치들(210 및 212)의 출력들을 이용하여 데이터 타이밍 천이를 검출한다.
일 실시예에 따르면, l번째 비트 타이밍(lth bit timing)으로부터 (l+1) 비트 타이밍으로의 입력 데이터의 천이(transition)를 검출하기 위하여, 데이터 타이밍 천이 검출부(202)는 래치들(210 및 212)의 출력들을 XOR 연산시킬 수 있다. 예를 들어, 데이터 타이밍 천이 검출부(202)는 2개의 XOR 게이트들(214 및 216)을 이용하여 래치들(210 및 212)의 출력들을 연산할 수 있다.
제 1 XOR 게이트(214)는 제 1 래치(210)의 출력들(D[i] 및 D[j])을 제공받고, 출력들(D[i] 및 D[j])을 XOR 연산시켜 출력(A[i])을 발생시킨다.
제 2 XOR 게이트(216)는 제 2 래치(212)의 출력들(Q[i] 및 Q[j])을 제공받고, 출력들(Q[i] 및 Q[j])을 XOR 연산시켜서 출력(B[i])을 발생시킨다.
여기서, i와 j의 관계는 아래의 수학식 1과 같을 수 있다. 여기서, l은 (8×n+i)이며, n은 정수이다.
Figure 112014021880479-pat00001
j=modulo{(i+1)/8} otherwise
위상 에러 검출부(204)는 2개의 AND 게이트들(218 및 220)을 포함하며, 위상 데이터(DT) 및 복원 클록(CT)을 출력할 수 있다.
제 1 AND 게이트(218)는 제 1 XOR 게이트(214)의 출력(A[i])와 클록(CK[i])를 AND 연산시켜서 위상 데이터(DT[i])를 출력시킨다.
제 2 AND 게이트(220)는 제 2 XOR 게이트(216)의 출력(B[i])와 펄스폭 제어부(206)의 출력을 AND 연산하여 복원 클록(CT[i])을 출력시킨다.
펄스폭 제어부(206)는 복원 클록(CT[i])의 펄스폭이 위상 데이터(DT[i])의 펄스폭과 동일하게 되도록 복원 클록(CT[i])의 펄스폭을 제어한다.
일 실시예에 따르면, 펄스폭 제어부(206)는 클록들을 연산하여 연산 결과를 제 2 AND 게이트(220)로 제공하 수 있다. 예를 들어, 펄스폭 제어부(206)는 클록(CK[J+m])과 클록(CK[k])을 AND 연산시킬 수 있다. 여기서, m은 클록(CK[J+m])이 클록(CK[J])과 클록(CK[k])의 중간에 위치하도록 하는 수이며, 예를 들어, J와 k의 차이가 아래의 수학식 2와 같이 1이면, m은 0.5일 수 있다.
일 실시예에 따르면, 클록(CK[J+m])은 도 6에 도시된 바와 같이 VCO(116)의 링 오실레이터의 수를 추가하여 생성할 수도 있고, Poly-phase filter 및 Phase interpolater 등을 통하여 생성할 수도 있다. 즉, 클록(CK[J+m])을 생성하는 방법에는 제한이 없다. 예를 들어, VCO(116)가 클록(CK[J+m])을 생성하지 않으면 4개의 링 오실레이터들만을 필요로 할 수 있으나, 클록(CK[J+m])을 생성하기 위하여 도 6에 도시된 바와 같이 추가적으로 4개의 링 오실레이터들을 더 포함하여 8개의 링 오실레이터들을 포함할 수도 있다.
Figure 112014021880479-pat00002
=modulo{(i+2)/8} otherwise
한편, 본 발명의 위상 검출기(100)와 대비하기 위하여 도 3에 도시된 위상 검출기를 고려하겠다.
도 3의 위상 검출기를 살펴보면, 위상 에러 검출부의 제 2 AND 게이트는 제 2 XOR 게이트의 출력(B[i])와 클록(CK[k])을 AND 연산하여 복원 클록(CT[i])을 출력시킨다. 이 경우, 도 4에 도시된 바와 같이 위상 데이터(DT)는 (3.5×Tbit)의 펄스폭을 가지는 반면에, 복원 클록(CT)은 (4×Tbit)의 펄스폭을 가질 수 있다. 즉, 위상 데이터(DT)와 복원 클록(CT)의 펄스폭들의 길이가 달라서 CDR의 특성이 저하될 수 있다.
따라서, 본 발명은 펄스폭 제어부(206)가 클록(CK[J+m])과 클록(CK[k])을 AND 연산하고, 연산값을 제 2 AND 게이트(220)에 제공한다. 여기서, 클록(CK[J+m])이 클록(CK[J])과 클록(CK[k])의 중간에 위치한다. 이 경우, 도 5에 도시된 바와 같이 위상 데이터(DT)와 복원 클록(CT)은 동일한 펄스폭(3.5×Tbit)을 가지게 된다. 즉, 도 4와 비교할 때, 복원 클록(CT)의 펄스폭이 (0.5×Tbit)만큼 감소하며, 구체적으로는 복원 클록(CT)의 펄스의 후단부(회색 부분)가 감소할 수 있다. 결과적으로, CDR의 특성이 향상될 수 있다.
도 7은 본 발명의 제 2 실시예에 따른 위상 검출기를 도시한 도면이고, 도 8은 도 7의 위상 검출기의 신호들을 도시한 타이밍다이어그램이다.
도 7을 참조하면, 펄스폭 제어부를 제외한 위상 검출기의 나머지 구성요소들은 도 2의 구성요소들과 동일하므로, 이하 동일한 구성요소들에 대한 설명은 생략한다.
본 실시예의 위상 폭 조절부는 한 개의 AND 게이트를 포함한다. 여기서, 클록(CK[k+m]) 및 클록(CK[k])이 상기 AND 게이트로 입력될 수 있다. 예를 들어, m은 0.5dlf 수 있다.
이러한 위상 폭 조절부를 이용하면, 도 8에 도시된 바와 같이 복원 클록(CT)의 펄스폭이 감소하되, 펄스의 상단부(회색 부분)가 감소할 수 있다. 결과적으로, 위상 데이터(DT)와 복원 클록(CK)의 펄스폭들이 동일하여질 수 있다.
도 2 내지 도 8을 참조하여 정리하면, 본 발명의 위상 검출기는 위상 데이터(DT)의 펄스폭과 복원 클록(CT)의 펄스폭이 동일하도록 구현된다.
위에서는 복원 클록(CT)의 펄스의 상단부 또는 하단부를 감소시켜 복원 클록(CT)의 펄스폭과 위상 데이터(DT)의 펄스폭을 동일하게 하였으나, 위상 데이터(DT)의 펄스폭을 조절할 수도 있다.
상기한 본 발명의 실시예는 예시의 목적을 위해 개시된 것이고, 본 발명에 대한 통상의 지식을 가지는 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가가 가능할 것이며, 이러한 수정, 변경 및 부가는 하기의 특허청구범위에 속하는 것으로 보아야 할 것이다.
100 : 위상 검출기 102 : 차지 펌프 및 필터
104 : 전압 제어 지연 라인 106 : 위상 고정 루프
108 : 듀티 사이클 정정기 200 : 래치부
202 : 데이터 타이밍 천이 검출부 204 : 위상 에러 검출부
206 : 펄스폭 제어부

Claims (13)

  1. 입력 데이터의 비트 타이밍의 천이를 검출하는 데이터 타이밍 천이 검출부;
    클록 및 상기 데이터 타이밍 천이 검출부의 출력을 이용하여 상기 입력 데이터와 상기 클록의 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력시키는 위상 에러 검출부; 및
    상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭이 동일하여지도록 상기 위상 데이터의 펄스폭 또는 상기 복원 클록의 펄스폭을 제어하는 펄스폭 제어부를 포함하되,
    상기 펄스폭 제어부는 상기 클록을 이용하여 상기 위상 에러 검출부를 제어하여 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭을 동일하게 만드는 것을 특징으로 하는 클록-데이터 복원 회로에 사용되는 위상 검출기.
  2. 제1항에 있어서, 상기 클록-데이터 복원 회로는 멀티-레이트 클록-데이터 복원 회로이며, 상기 위상 검출기는 복수의 단위 셀들을 포함하되,
    상기 단위 셀들은 각기 상기 데이터 타이밍 천이 검출부 및 상기 위상 에러 검출부를 포함하는 것을 특징으로 하는 클록-데이터 복원 회로에 사용되는 위상 검출기.
  3. 제2항에 있어서,
    상기 입력 데이터를 래치하며, 복수의 래치들을 가지는 래치부를 더 포함하되,
    상기 래치부의 출력이 상기 데이터 타이밍 천이 검출부로 입력되며, 상기 펄스폭 제어부의 출력은 상기 위상 에러 검출부로 입력되는 것을 특징으로 하는 클록-데이터 복원 회로에 사용되는 위상 검출기.
  4. 제3항에 있어서, 상기 래치부는 2개의 래치들을 포함하고, 상기 데이터 타이밍 천이 검출부는 2개의 XOR 게이트들을 가지며, 상기 위상 에러 검출부는 2개의 AND 게이트들을 포함하고, 상기 펄스폭 제어부는 하나의 제 3 AND 게이트를 가지되,
    상기 XOR 게이트들 중 제 1 XOR 게이트는 특정 클록(CK[i])에서의 상기 래치들 중 제 1 래치의 출력과 상기 특정 클록의 다음 클록(CK[i+1])에서의 상기 제 1 래치의 출력을 XOR 연산하고, 상기 XOR 게이트들 중 제 2 XOR 게이트는 상기 특정 클록(CK[i])에서의 상기 래치들 중 제 2 래치의 출력과 상기 다음 클록(CK[i+1])에서의 상기 제 2 래치의 출력을 XOR 연산시키며, 상기 위상 에러 검출부의 AND 게이트들 중 제 1 AND 게이트는 상기 제 1 XOR 게이트의 출력과 상기 특정 클록(CK[i])을 AND 연산시키고, 상기 AND 게이트들 중 제 2 AND 게이트는 상기 제 2 XOR 게이트의 출력과 상기 펄스폭 제어부의 출력을 AND 연산시키는 것을 특징으로 하는 클록-데이터 복원 회로에 사용되는 위상 검출기.
  5. 제4항에 있어서, 상기 펄스폭 제어부는 상기 다음 클록(CK[i+1])과 상기 다음 클록의 다음 클록(CK[i+2]) 사이의 클록(CK[i+1.5])과 상기 다음 클록의 다음 클록(CK[i+2])을 AND 연산하거나
    상기 클록(CK[i+2])과 다음 클록(CK[i+3]) 사이의 클록(CK[i+2.5])과 상기 다음 클록(CK[i+2])을 AND 연산하는 것을 특징으로 하는 클록-데이터 복원 회로에 사용되는 위상 검출기.
  6. 입력 데이터와 클록의 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력하는 위상 에러 검출부; 및
    상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭이 동일하도록 하는 펄스폭 제어부를 포함하되,
    상기 펄스폭 제어부는 상기 클록의 연산값으로 상기 위상 에러 검출부를 제어하여 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭을 동일하게 만드는 것을 특징으로 하는 위상 검출기.
  7. 제6항에 있어서, 상기 위상 검출기는 복수의 단위 셀들을 포함하는 것을 특징으로 하는 위상 검출기.
  8. 복수의 클록들을 생성하는 위상 고정 루프(PLL);
    입력 데이터와 상기 클록들의 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력하는 위상 검출기; 및
    상기 위상 검출기로부터의 출력에 따라 상기 PLL로부터 출력되는 클록들의 위상 에러를 보정하도록 제어하는 제어 신호를 출력하는 차지 펌프를 포함하되,
    상기 위상 검출기는 상기 클록들의 연산으로 상기 위상 데이터의 펄스폭 또는 상기 복원 클록의 펄스폭을 제어하여 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭을 동일하게 만드는 것을 특징으로 하는 멀티-레이트 클록-데이터 복원 회로.
  9. 제8항에 있어서,
    상기 차지 펌프로부터 출력된 제어 신호에 응답하여 상기 클록의 에지가 상기 입력 데이터의 윈도우 중앙에 위치하도록 상기 클록의 지연시키는 전압 제어 지연 라인; 및
    상기 전압 제어 지연 라인으로부터 출력된 클록들의 듀티 사이클을 조절하고, 상기 조절된 클록들을 상기 위상 검출기로 제공하는 듀티 사이클 정정기를 더 포함하는 것을 특징으로 하는 멀티-레이트 클록-데이터 복원 회로.
  10. 제8항에 있어서, 상기 위상 검출기는,
    상기 입력 데이터의 비트 타이밍의 천이를 검출하는 데이터 타이밍 천이 검출부;
    상기 클록 및 상기 데이터 타이밍 천이 검출부의 출력을 이용하여 상기 입력 데이터와 상기 클록의 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력시키는 위상 에러 검출부;
    상기 입력 데이터를 래치하는 래치부; 및
    상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭이 동일하여지도록 상기 위상 데이터의 펄스폭 또는 상기 복원 클록의 펄스폭을 제어하는 펄스폭 제어부를 포함하는 것을 특징으로 하는 멀티-레이트 클록-데이터 복원 회로.
  11. 제10항에 있어서, 상기 래치부는 2개의 래치들을 포함하고, 상기 데이터 타이밍 천이 검출부는 2개의 XOR 게이트들을 가지며, 상기 위상 에러 검출부는 2개의 AND 게이트들을 포함하고, 상기 펄스폭 제어부는 하나의 제 3 AND 게이트를 가지되,
    상기 XOR 게이트들 중 제 1 XOR 게이트는 특정 클록(CK[i])에서의 상기 래치들 중 제 1 래치의 출력과 상기 특정 클록의 다음 클록(CK[i+1])에서의 상기 제 1 래치의 출력을 XOR 연산하고, 상기 XOR 게이트들 중 제 2 XOR 게이트는 상기 특정 클록(CK[i])에서의 상기 래치들 중 제 2 래치의 출력과 상기 다음 클록(CK[i+1])에서의 상기 제 2 래치의 출력을 XOR 연산시키며, 상기 위상 에러 검출부의 AND 게이트들 중 제 1 AND 게이트는 상기 제 1 XOR 게이트의 출력과 상기 특정 클록(CK[i])을 AND 연산시키고, 상기 AND 게이트들 중 제 2 AND 게이트는 상기 제 2 XOR 게이트의 출력과 상기 펄스폭 제어부의 출력을 AND 연산시키는 것을 특징으로 하는 클록-데이터 복원 회로에 사용되는 멀티-레이트 클록-데이터 복원 회로.
  12. 입력 데이터와 클록의 위상 에러를 검출하는 단계; 및
    상기 검출된 위상 에러를 나타내는 위상 데이터와 복원 클록을 출력시키는 단계를 포함하되,
    상기 클록을 이용하여 상기 위상 데이터의 펄스폭 또는 상기 복원 클록의 펄스폭을 제어하여 상기 위상 데이터의 펄스폭과 상기 복원 클록의 펄스폭을 동일하게 만드는 것을 특징으로 하는 클록-데이터 복원시 위상 검출 방법.
  13. 제12항에 있어서,
    상기 입력 데이터를 2개의 래치들을 이용하여 래치시키는 단계; 및
    상기 입력 데이터의 비트 타이밍의 천이를 검출하는 단계를 더 포함하되,
    상기 천이를 검출하는 단계는,
    특정 클록(CK[i])에서의 상기 래치들 중 제 1 래치의 출력과 상기 특정 클록의 다음 클록(CK[i+1])에서의 상기 제 1 래치의 출력을 제 1 XOR 연산하는 단계; 및
    상기 특정 클록(CK[i])에서의 상기 래치들 중 제 2 래치의 출력과 상기 다음 클록(CK[i+1])에서의 상기 제 2 래치의 출력을 제 2 XOR 연산하는 단계를 포함하고,
    상기 위상 데이터와 상기 복원 클록을 출력하는 단계는,
    상기 제 1 XOR 연산이 결과와 상기 특정 클록(CK[i])을 AND 연산시키는 단계;
    상기 다음 클록(CK[i+1])과 상기 다음 클록의 다음 클록(CK[i+2]) 사이의 클록(CK[i+1.5])과 상기 다음 클록의 다음 클록(CK[i+2])을 AND 연산하거나 상기 클록(CK[i+2])과 다음 클록(CK[i+3]) 사이의 클록(CK[i+2.5])과 상기 다음 클록(CK[i+2])을 AND 연산하는 단계; 및
    상기 제 2 XOR 연산의 결과와 상기 AND 연산의 결과를 AND 연산시키는 것을 특징으로 하는 클록-데이터 복원시 위상 검출 방법.






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