JP2003032233A - ノイズに強いバーストモード受信装置とそのクロック信号及びデータ復元方法 - Google Patents
ノイズに強いバーストモード受信装置とそのクロック信号及びデータ復元方法Info
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L27/00—Modulated-carrier systems
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- H04L27/22—Demodulator circuits; Receiver circuits
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- H03—ELECTRONIC CIRCUITRY
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- H03—ELECTRONIC CIRCUITRY
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- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/02—Speed or phase control by the received code signals, the signals containing no special synchronisation information
- H04L7/033—Speed or phase control by the received code signals, the signals containing no special synchronisation information using the transitions of the received signal to control the phase of the synchronising-signal-generating means, e.g. using a phase-locked loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
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Abstract
(57)【要約】
【課題】 ノイズに強いバーストモード受信装置とその
クロック信号及びデータ復元方法を提供する。 【解決手段】 システムクロック信号の周波数を逓倍
し、逓倍した周波数に対応するレベルの電圧制御信号を
生成する電圧制御信号発生部と、パケット単位に不規則
的に入力される入力信号を前記電圧制御信号に応答して
遅延し、遅延された結果及び前記入力信号を排他的論理
和演算し、排他的論理和演算された結果をリセット信号
として出力するリセット信号発生部と、前記リセット信
号及び前記電圧制御信号に応答して、前記パケットに含
まれたビットＴの各々の中間点において遷移されるレベ
ルを有する信号を復元されたクロック信号として生成
し、前記復元されたクロック信号を出力するクロック信
号発生部と、前記入力信号をバッファリングし、バッフ
ァリングされた結果を前記復元されたクロック信号に応
答して復元されたデータとして出力する出力バッファと
を備える。
クロック信号及びデータ復元方法を提供する。 【解決手段】 システムクロック信号の周波数を逓倍
し、逓倍した周波数に対応するレベルの電圧制御信号を
生成する電圧制御信号発生部と、パケット単位に不規則
的に入力される入力信号を前記電圧制御信号に応答して
遅延し、遅延された結果及び前記入力信号を排他的論理
和演算し、排他的論理和演算された結果をリセット信号
として出力するリセット信号発生部と、前記リセット信
号及び前記電圧制御信号に応答して、前記パケットに含
まれたビットＴの各々の中間点において遷移されるレベ
ルを有する信号を復元されたクロック信号として生成
し、前記復元されたクロック信号を出力するクロック信
号発生部と、前記入力信号をバッファリングし、バッフ
ァリングされた結果を前記復元されたクロック信号に応
答して復元されたデータとして出力する出力バッファと
を備える。
Description
【０００１】
【発明の属する技術分野】本発明はバーストモード受信
装置に係り、特に、ノイズに強いバーストモード受信装
置とそのクロック信号及びデータの復元方法に関する。
装置に係り、特に、ノイズに強いバーストモード受信装
置とそのクロック信号及びデータの復元方法に関する。
【０００２】
【従来の技術】一般に、通信システムの受信装置は、ク
ロック信号及びデータを復元するために位相同期ループ
（ＰＬＬ： Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を採
用している。このＰＬＬは、ジッタや外部の影響による
入力信号のエッジの揺らぎを最小化させるので、受信装
置は最適決定タイミングを有するクロック信号を復元可
能である。
ロック信号及びデータを復元するために位相同期ループ
（ＰＬＬ： Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）を採
用している。このＰＬＬは、ジッタや外部の影響による
入力信号のエッジの揺らぎを最小化させるので、受信装
置は最適決定タイミングを有するクロック信号を復元可
能である。
【０００３】しかしながら、通常の通信システムで使用
される受信装置とは異なり、バーストモード受信装置
は、ＰＬＬを用いてクロック信号及びデータを復元する
ことが困難である。なぜならば、入力信号の周波数がバ
ーストモード受信装置自体において用いられるシステム
クロック信号の周波数とは異なっているのみならず、入
力信号が何時入力されるか分からないので、各バースト
セル間の間隔がシステムクロック信号とは無関係に一定
に数えられるビット数ではないからである。もし、従来
のバーストモード受信装置がＰＬＬを採択するならば、
ＰＬＬがロッキングされた後に入力信号がトラッキング
範囲内において少しずつ変わる状況には適応可能である
ものの、現在のセルと次のセルとの間の間隔が現在セル
において復元されたクロック信号と大きな位相差を有す
る場合、ＰＬＬがロック状態から外れれば、ＰＬＬがさ
らにロッキングされるために必要な時間が要求される。
このため、クロック信号を迅速に復元するよう設計され
たバーストモード受信装置では、ＰＬＬを利用すること
はできない。
される受信装置とは異なり、バーストモード受信装置
は、ＰＬＬを用いてクロック信号及びデータを復元する
ことが困難である。なぜならば、入力信号の周波数がバ
ーストモード受信装置自体において用いられるシステム
クロック信号の周波数とは異なっているのみならず、入
力信号が何時入力されるか分からないので、各バースト
セル間の間隔がシステムクロック信号とは無関係に一定
に数えられるビット数ではないからである。もし、従来
のバーストモード受信装置がＰＬＬを採択するならば、
ＰＬＬがロッキングされた後に入力信号がトラッキング
範囲内において少しずつ変わる状況には適応可能である
ものの、現在のセルと次のセルとの間の間隔が現在セル
において復元されたクロック信号と大きな位相差を有す
る場合、ＰＬＬがロック状態から外れれば、ＰＬＬがさ
らにロッキングされるために必要な時間が要求される。
このため、クロック信号を迅速に復元するよう設計され
たバーストモード受信装置では、ＰＬＬを利用すること
はできない。
【０００４】一方、ＰＬＬを用いずにクロック信号及び
データを復元する従来のバーストモード受信装置は、入
力信号を遅延したり、クロック信号を入力データが入力
し始める時に生成したりすることで、入力信号とクロッ
ク信号との間の位相を合わせる方法を用いるか、あるい
は入力信号よりも早いクロック信号又は多重位相クロッ
ク信号のうち入力信号と始まりが同じクロック信号を選
択する方法を用いる。特に、多重位相クロック信号のう
ち所望のクロック信号を選択する方法が採用されること
が多い。この時、入力信号の受信率を正確に把握するこ
とができないため、従来のバーストモード受信装置は、
自ら生成するシステムクロック信号をそのまま用いる。
したがって、入力信号が連続的に０又は１として入力さ
れる時に連続するビットの数を誤って認識するおそれが
あり、クロック信号の復元に際しては少なくとも３ビッ
ト以上の遅延が生じるという問題点がある。
データを復元する従来のバーストモード受信装置は、入
力信号を遅延したり、クロック信号を入力データが入力
し始める時に生成したりすることで、入力信号とクロッ
ク信号との間の位相を合わせる方法を用いるか、あるい
は入力信号よりも早いクロック信号又は多重位相クロッ
ク信号のうち入力信号と始まりが同じクロック信号を選
択する方法を用いる。特に、多重位相クロック信号のう
ち所望のクロック信号を選択する方法が採用されること
が多い。この時、入力信号の受信率を正確に把握するこ
とができないため、従来のバーストモード受信装置は、
自ら生成するシステムクロック信号をそのまま用いる。
したがって、入力信号が連続的に０又は１として入力さ
れる時に連続するビットの数を誤って認識するおそれが
あり、クロック信号の復元に際しては少なくとも３ビッ
ト以上の遅延が生じるという問題点がある。
【０００５】
【発明が解決しようとする課題】そこで、本発明が解決
しようとする技術的課題は、ノイズによる影響を最小化
しつつ高速でクロック信号及びデータが復元可能なノイ
ズに強いバーストモード受信装置を提供することであ
る。
しようとする技術的課題は、ノイズによる影響を最小化
しつつ高速でクロック信号及びデータが復元可能なノイ
ズに強いバーストモード受信装置を提供することであ
る。
【０００６】本発明が解決しようとする他の技術的課題
は、前記バーストモード受信装置において用いられるク
ロック信号及びデータ復元方法を提供することである。
は、前記バーストモード受信装置において用いられるク
ロック信号及びデータ復元方法を提供することである。
【０００７】
【課題を解決するための手段】前記技術的課題を達成す
るために、本発明によるノイズに強いバーストモード受
信装置は、システムクロック信号の周波数を逓倍し、逓
倍した周波数に対応するレベルの電圧制御信号を生成す
る電圧制御信号発生部と、パケット単位に不規則的に入
力される入力信号を前記電圧制御信号に応答して遅延
し、遅延された結果及び前記入力信号を排他的論理和演
算し、排他的論理和演算された結果をリセット信号とし
て出力するリセット信号発生部と、前記リセット信号及
び前記電圧制御信号に応答して、前記パケットに含まれ
たビットＴの各々の中間点において遷移されるレベルを
有する信号を復元されたクロック信号として生成し、前
記復元されたクロック信号を出力するクロック信号発生
部と、前記入力信号をバッファリングし、バッファリン
グされた結果を前記復元されたクロック信号に応答して
復元されたデータとして出力する出力バッファとを備え
ることを特徴とする。
るために、本発明によるノイズに強いバーストモード受
信装置は、システムクロック信号の周波数を逓倍し、逓
倍した周波数に対応するレベルの電圧制御信号を生成す
る電圧制御信号発生部と、パケット単位に不規則的に入
力される入力信号を前記電圧制御信号に応答して遅延
し、遅延された結果及び前記入力信号を排他的論理和演
算し、排他的論理和演算された結果をリセット信号とし
て出力するリセット信号発生部と、前記リセット信号及
び前記電圧制御信号に応答して、前記パケットに含まれ
たビットＴの各々の中間点において遷移されるレベルを
有する信号を復元されたクロック信号として生成し、前
記復元されたクロック信号を出力するクロック信号発生
部と、前記入力信号をバッファリングし、バッファリン
グされた結果を前記復元されたクロック信号に応答して
復元されたデータとして出力する出力バッファとを備え
ることを特徴とする。
【０００８】前記他の技術的課題を達成するために、本
発明によるノイズに強いバーストモード受信装置のクロ
ック信号及びデータ復元方法は、システムクロック信号
の周波数を逓倍し、逓倍した周波数に対応するレベルの
電圧制御信号を生成する段階と、パケット単位に不規則
的に与えられる入力信号を前記電圧制御信号を用いて遅
延し、遅延された結果及び前記入力信号を排他的論理和
演算してリセット信号を求める段階と、前記リセット信
号及び前記電圧制御信号を用い、前記パケットに含まれ
たビットＴの各々の中間点において遷移されるレベルを
有する信号を復元されたクロック信号として生成する段
階と、前記入力信号をバッファリングし、前記復元され
たクロック信号を用いてバッファリングされた結果から
復元されたデータを求める段階とを備えることを特徴と
する。
発明によるノイズに強いバーストモード受信装置のクロ
ック信号及びデータ復元方法は、システムクロック信号
の周波数を逓倍し、逓倍した周波数に対応するレベルの
電圧制御信号を生成する段階と、パケット単位に不規則
的に与えられる入力信号を前記電圧制御信号を用いて遅
延し、遅延された結果及び前記入力信号を排他的論理和
演算してリセット信号を求める段階と、前記リセット信
号及び前記電圧制御信号を用い、前記パケットに含まれ
たビットＴの各々の中間点において遷移されるレベルを
有する信号を復元されたクロック信号として生成する段
階と、前記入力信号をバッファリングし、前記復元され
たクロック信号を用いてバッファリングされた結果から
復元されたデータを求める段階とを備えることを特徴と
する。
【０００９】
【発明の実施の形態】以下、添付した図面に基づき、本
発明によるノイズに強いバーストモード受信装置の構成
及び動作とその装置において用いられる本発明によるク
ロック信号及びデータの復元方法を説明する。
発明によるノイズに強いバーストモード受信装置の構成
及び動作とその装置において用いられる本発明によるク
ロック信号及びデータの復元方法を説明する。
【００１０】図１は、本発明によるバーストモード受信
装置のブロック図である。図１に示すように、本発明に
よるバーストモード受信装置は、電圧制御信号発生部１
０、リセット信号発生部１２、クロック信号発生部１４
及び出力バッファ１６を含む。
装置のブロック図である。図１に示すように、本発明に
よるバーストモード受信装置は、電圧制御信号発生部１
０、リセット信号発生部１２、クロック信号発生部１４
及び出力バッファ１６を含む。
【００１１】図２は、図１に示す装置において用いられ
る本発明によるクロック信号及びデータ復元方法を説明
するためのフローチャートである。図２に示すように、
本発明によるクロック信号及びデータ復元方法は、電圧
制御信号及びリセット信号を生成する段階（第３０段階
及び第３２段階）及び復元されたクロック信号及び復元
されたデータを求める段階（第３４段階及び第３６段
階）を含む。
る本発明によるクロック信号及びデータ復元方法を説明
するためのフローチャートである。図２に示すように、
本発明によるクロック信号及びデータ復元方法は、電圧
制御信号及びリセット信号を生成する段階（第３０段階
及び第３２段階）及び復元されたクロック信号及び復元
されたデータを求める段階（第３４段階及び第３６段
階）を含む。
【００１２】図１に示された電圧制御信号発生部１０
は、外部から入力されたシステムクロック信号ＣＬＫの
周波数を逓倍し、逓倍した周波数に対応するレベルの電
圧制御信号Ｖｃを生成し、生成した電圧制御信号Ｖｃを
リセット信号発生部１２及びクロック信号発生部１４に
各々出力する（第３０段階）。ここで、システムクロッ
ク信号ＣＬＫは、例えば１５５ＭＨｚの周波数を有し、
本発明によるバーストモード受信装置自体において生成
しても良く、光信号を伝送するもの、例えば図示しない
端末装置から送られてきても良い。
は、外部から入力されたシステムクロック信号ＣＬＫの
周波数を逓倍し、逓倍した周波数に対応するレベルの電
圧制御信号Ｖｃを生成し、生成した電圧制御信号Ｖｃを
リセット信号発生部１２及びクロック信号発生部１４に
各々出力する（第３０段階）。ここで、システムクロッ
ク信号ＣＬＫは、例えば１５５ＭＨｚの周波数を有し、
本発明によるバーストモード受信装置自体において生成
しても良く、光信号を伝送するもの、例えば図示しない
端末装置から送られてきても良い。
【００１３】以下、本発明の望ましい一実施の形態によ
る電圧制御信号発生部１０の構成及び動作を、図３を参
照しつつ説明する。
る電圧制御信号発生部１０の構成及び動作を、図３を参
照しつつ説明する。
【００１４】図３は、本発明の一実施形態としての電圧
制御信号発生部１０Ａ（図１の１０に相当）のブロック
図である。図３に示すように、本発明による電圧制御信
号発生部１０Ａは、位相差検出部５０、電荷ポンプ５
２、ループフィルタ５４、電圧制御発振部５６及び分周
部５８を含む。
制御信号発生部１０Ａ（図１の１０に相当）のブロック
図である。図３に示すように、本発明による電圧制御信
号発生部１０Ａは、位相差検出部５０、電荷ポンプ５
２、ループフィルタ５４、電圧制御発振部５６及び分周
部５８を含む。
【００１５】前記位相差検出部５０は、外部から入力さ
れたシステムクロック信号ＣＬＫ及び分周部５８外部か
ら入力された分周信号間の位相差を検出し、検出された
位相差を電荷ポンプ５２に出力する。この時、電荷ポン
プ５２は位相差検出部５０の出力した位相差に応じた電
荷をソーシング又はシンキングする。
れたシステムクロック信号ＣＬＫ及び分周部５８外部か
ら入力された分周信号間の位相差を検出し、検出された
位相差を電荷ポンプ５２に出力する。この時、電荷ポン
プ５２は位相差検出部５０の出力した位相差に応じた電
荷をソーシング又はシンキングする。
【００１６】前記ループフィルタ５４は、電荷ポンプ５
２においてソーシング又はシンキングされた電荷に対応
する電圧を低域通過フィルタリングし、低域通過フィル
タリングされた結果を電圧制御信号Ｖｃとして電圧制御
発振部５６、リセット信号発生部１２及びクロック信号
発生部１４に各々出力する。
２においてソーシング又はシンキングされた電荷に対応
する電圧を低域通過フィルタリングし、低域通過フィル
タリングされた結果を電圧制御信号Ｖｃとして電圧制御
発振部５６、リセット信号発生部１２及びクロック信号
発生部１４に各々出力する。
【００１７】前記電圧制御発振部５６は、ループフィル
ター５４から入力した電圧制御信号Ｖｃに応答して発振
する周波数を有する発振信号を分周部５８に出力する。
ター５４から入力した電圧制御信号Ｖｃに応答して発振
する周波数を有する発振信号を分周部５８に出力する。
【００１８】前記分周部５８は、電圧制御発振部５６か
ら入力した発振信号を分周し、分周された結果を分周信
号として位相差検出部５０に出力する。ここで、分周部
５８において発振信号を分周した分だけ電圧制御信号Ｖ
ｃのレベルが変わる。例えば、電圧制御信号発生部１０
Ａがシステムクロック信号ＣＬＫを多く逓倍するほどル
ープフィルタ５４から出力される電圧制御信号Ｖｃのレ
ベルは上がる。この時、外部から入力されるシステムク
ロック信号ＣＬＫの周波数は様々な値を有し、電圧制御
信号発生部１０Ａは、たとえシステムクロック信号ＣＬ
Ｋの周波数が低いとしても、分周部５８によりシステム
クロック信号ＣＬＫの周波数を逓倍することができる。
ら入力した発振信号を分周し、分周された結果を分周信
号として位相差検出部５０に出力する。ここで、分周部
５８において発振信号を分周した分だけ電圧制御信号Ｖ
ｃのレベルが変わる。例えば、電圧制御信号発生部１０
Ａがシステムクロック信号ＣＬＫを多く逓倍するほどル
ープフィルタ５４から出力される電圧制御信号Ｖｃのレ
ベルは上がる。この時、外部から入力されるシステムク
ロック信号ＣＬＫの周波数は様々な値を有し、電圧制御
信号発生部１０Ａは、たとえシステムクロック信号ＣＬ
Ｋの周波数が低いとしても、分周部５８によりシステム
クロック信号ＣＬＫの周波数を逓倍することができる。
【００１９】一方、第３０段階後に、リセット信号発生
部１２は入力端子ＩＮ１を介してパケット単位に不規則
に入力した信号を電圧制御信号発生部１０から入力した
電圧制御信号Ｖｃに応答して遅延し、遅延された結果及
び入力端子ＩＮ１から入力した信号を排他的論理和演算
し、排他的論理和演算された結果をリセット信号ＲＳＴ
としてクロック信号発生部１４に出力する（第３２段
階）。
部１２は入力端子ＩＮ１を介してパケット単位に不規則
に入力した信号を電圧制御信号発生部１０から入力した
電圧制御信号Ｖｃに応答して遅延し、遅延された結果及
び入力端子ＩＮ１から入力した信号を排他的論理和演算
し、排他的論理和演算された結果をリセット信号ＲＳＴ
としてクロック信号発生部１４に出力する（第３２段
階）。
【００２０】ここで、リセット信号発生部１２に入力さ
れる入力信号を生成する図１に示すバーストモード受信
装置の構成と動作を、図４を主に参照しながら説明す
る。
れる入力信号を生成する図１に示すバーストモード受信
装置の構成と動作を、図４を主に参照しながら説明す
る。
【００２１】図４は、入力信号を生成する本発明による
バーストモード受信装置のブロック図である。本発明に
よるバーストモード受信装置は、光検出部７０、前置増
幅器７２及びオフセット補償部７４を含む。
バーストモード受信装置のブロック図である。本発明に
よるバーストモード受信装置は、光検出部７０、前置増
幅器７２及びオフセット補償部７４を含む。
【００２２】前記光検出部７０は、入力端子ＩＮ２を介
してパケット単位に入力される光をダイナミックに検出
し、検出された光を電気的な信号に変換し、変換された
電気的な信号を前置増幅器７２に出力する。
してパケット単位に入力される光をダイナミックに検出
し、検出された光を電気的な信号に変換し、変換された
電気的な信号を前置増幅器７２に出力する。
【００２３】前記前置増幅器７２は、光検出部７０外部
から入力された電気的な信号を増幅し、増幅した結果を
オフセット補償部７４に出力する。この時、オフセット
補償部７４は前置増幅器７２において増幅された結果の
オフセットを補償し、オフセットを補償した結果を入力
信号として出力端子ＯＵＴ１を介してリセット信号発生
部（図１の１２）に出力する。
から入力された電気的な信号を増幅し、増幅した結果を
オフセット補償部７４に出力する。この時、オフセット
補償部７４は前置増幅器７２において増幅された結果の
オフセットを補償し、オフセットを補償した結果を入力
信号として出力端子ＯＵＴ１を介してリセット信号発生
部（図１の１２）に出力する。
【００２４】次に、本発明の望ましい実施形態によるリ
セット信号発生部（図１の１２）の構成及び動作を、主
に図５及び図６を参照しながら説明する。
セット信号発生部（図１の１２）の構成及び動作を、主
に図５及び図６を参照しながら説明する。
【００２５】図５は、本発明の望ましい実施形態による
リセット信号発生部１２Ａの回路図である。図５に示す
ように、本発明によるリセット信号発生部１２Ａは、第
１遅延部９０及び排他的論理和演算部９２を含む。
リセット信号発生部１２Ａの回路図である。図５に示す
ように、本発明によるリセット信号発生部１２Ａは、第
１遅延部９０及び排他的論理和演算部９２を含む。
【００２６】前記第１遅延部９０は、入力端子ＩＮ１を
介して入力した信号を電圧制御信号発生部１０から入力
した電圧制御信号Ｖｃのレベルに応答して遅延し、遅延
された結果を排他的論理和演算部９２に出力する。この
時、排他的論理和演算部９２は、第１遅延部９０から入
力した遅延された結果及び入力端子ＩＮ１から入力した
信号を排他的論理和演算し、排他的論理和演算された結
果をリセット信号ＲＳＴとして図１のクロック信号発生
部１４に出力する。
介して入力した信号を電圧制御信号発生部１０から入力
した電圧制御信号Ｖｃのレベルに応答して遅延し、遅延
された結果を排他的論理和演算部９２に出力する。この
時、排他的論理和演算部９２は、第１遅延部９０から入
力した遅延された結果及び入力端子ＩＮ１から入力した
信号を排他的論理和演算し、排他的論理和演算された結
果をリセット信号ＲＳＴとして図１のクロック信号発生
部１４に出力する。
【００２７】入力信号のパケットに含まれるビット各々
の中間点Ｔ’がＴ／２（ここで、Ｔは入力信号のパケッ
トに含まれる各ビットの長さである。）であると仮定し
て、前記リセット信号発生部１２Ａの動作を、図５及び
図６を主に参照しながら説明する。
の中間点Ｔ’がＴ／２（ここで、Ｔは入力信号のパケッ
トに含まれる各ビットの長さである。）であると仮定し
て、前記リセット信号発生部１２Ａの動作を、図５及び
図６を主に参照しながら説明する。
【００２８】図６は、図５に示す前記リセット信号発生
部１２Ａの各構成部分の波形図であり、（ａ）は入力信
号ＩＮ１の波形図であり、（ｂ）は遅延された入力信号
の波形図であり、（ｃ）はリセット信号ＲＳＴの波形図
である。
部１２Ａの各構成部分の波形図であり、（ａ）は入力信
号ＩＮ１の波形図であり、（ｂ）は遅延された入力信号
の波形図であり、（ｃ）はリセット信号ＲＳＴの波形図
である。
【００２９】前記リセット信号発生部１２Ａの第１遅延
器９０は、入力端子ＩＮ１を介して入力した図６（ａ）
の如き波形を有する入力信号を電圧制御信号発生部１０
から入力した電圧制御信号Ｖｃに応答してＴ／２だけ遅
延し、図６（ｂ）のように遅延された結果を排他的論理
和演算部９２に出力する。すると、前記排他的論理和演
算部９２は、図６（ａ）に示される入力信号及び図６
（ｂ）に示される遅延結果を排他的論理和演算し、排他
的論理和演算した結果であるリセット信号ＲＳＴを図６
（ｃ）に示されるように出力する。
器９０は、入力端子ＩＮ１を介して入力した図６（ａ）
の如き波形を有する入力信号を電圧制御信号発生部１０
から入力した電圧制御信号Ｖｃに応答してＴ／２だけ遅
延し、図６（ｂ）のように遅延された結果を排他的論理
和演算部９２に出力する。すると、前記排他的論理和演
算部９２は、図６（ａ）に示される入力信号及び図６
（ｂ）に示される遅延結果を排他的論理和演算し、排他
的論理和演算した結果であるリセット信号ＲＳＴを図６
（ｃ）に示されるように出力する。
【００３０】一方、第３２段階後に、クロック信号発生
部（図１の１４）は、リセット信号発生部（図１の１
２）から入力したリセット信号ＲＳＴ及び電圧制御信号
発生部（図１の１０）から入力した電圧制御信号Ｖｃに
応答して、パケットに含まれる各ビットの中間点Ｔ’に
おいて遷移されるレベルを有する信号を復元されたクロ
ック信号ＣＬＫ’として生成し、復元されたクロック信
号ＣＬＫ’を出力バッファ１６及び外部に出力する（第
３４段階）。前記クロック信号発生部１４は、リセット
信号ＲＳＴの立ち下がりエッジにおいて立ち上がりエッ
ジ又は立ち下がりエッジを有する復元されたクロック信
号ＣＬＫ’を生成する。
部（図１の１４）は、リセット信号発生部（図１の１
２）から入力したリセット信号ＲＳＴ及び電圧制御信号
発生部（図１の１０）から入力した電圧制御信号Ｖｃに
応答して、パケットに含まれる各ビットの中間点Ｔ’に
おいて遷移されるレベルを有する信号を復元されたクロ
ック信号ＣＬＫ’として生成し、復元されたクロック信
号ＣＬＫ’を出力バッファ１６及び外部に出力する（第
３４段階）。前記クロック信号発生部１４は、リセット
信号ＲＳＴの立ち下がりエッジにおいて立ち上がりエッ
ジ又は立ち下がりエッジを有する復元されたクロック信
号ＣＬＫ’を生成する。
【００３１】以下、添付した図面に基づき、本発明に望
ましい実施の形態によるクロック信号発生部（図１の１
４）構成及び動作を下記の通り説明する。
ましい実施の形態によるクロック信号発生部（図１の１
４）構成及び動作を下記の通り説明する。
【００３２】図７は、本発明の望ましい実施形態による
クロック信号発生部１４のブロック図である。図７に示
すように、本発明によるクロック信号発生部１４は、第
２遅延部１１０、第３遅延部１１４、第１選択部１１
２、第２選択部１１８、第１反転部１１６、及び第２反
転部１２０を含む。
クロック信号発生部１４のブロック図である。図７に示
すように、本発明によるクロック信号発生部１４は、第
２遅延部１１０、第３遅延部１１４、第１選択部１１
２、第２選択部１１８、第１反転部１１６、及び第２反
転部１２０を含む。
【００３３】図８は、Ｔ’＝Ｔ／２であると仮定した場
合の、図７に示す各構成部分の動作を説明するための入
力信号、リセット信号、復元されたクロック信号、及び
第１ないし第４クロック信号の波形図である。
合の、図７に示す各構成部分の動作を説明するための入
力信号、リセット信号、復元されたクロック信号、及び
第１ないし第４クロック信号の波形図である。
【００３４】図８に示すように、前記第２遅延部１１０
は、復元されたクロック信号ＣＬＫ’を電圧制御信号発
生部１０から出力した電圧制御信号Ｖｃに応答して遅延
し、遅延された結果を第１選択部１１２に出力する。
は、復元されたクロック信号ＣＬＫ’を電圧制御信号発
生部１０から出力した電圧制御信号Ｖｃに応答して遅延
し、遅延された結果を第１選択部１１２に出力する。
【００３５】前記第１選択部１１２は、第２遅延部１１
０から入力した遅延された結果及び復元されたクロック
信号ＣＬＫ’のうちいずれか一つをリセット信号発生部
１２から入力したリセット信号ＲＳＴに応答して選択
し、選択された結果を第１クロック信号として第３遅延
部１１４に出力する。具体的には、このような第１選択
部１１２は、第２遅延部１１０から入力した遅延された
結果を‘０’入力端子に入力し、復元されたクロック信
号ＣＬＫ’を‘１’入力端子に入力し、リセット信号発
生部１２から出力されるリセット信号ＲＳＴを選択端子
Ｓを介して入力し、入力した信号のうちの一つをリセッ
ト信号ＲＳＴに応答して選択し、選択された結果を第３
遅延部１１４に第１クロック信号として出力するマルチ
プレクサ１４０により実現可能である。ここで、前記マ
ルチプレクサ１４０は、リセット信号ＲＳＴが“ロー”
論理レベルであれば第２遅延部１１０において遅延され
た結果を選択し、リセット信号ＲＳＴが“ハイ”論理レ
ベルであれば復元されたクロック信号ＣＬＫ’を選択す
る。
０から入力した遅延された結果及び復元されたクロック
信号ＣＬＫ’のうちいずれか一つをリセット信号発生部
１２から入力したリセット信号ＲＳＴに応答して選択
し、選択された結果を第１クロック信号として第３遅延
部１１４に出力する。具体的には、このような第１選択
部１１２は、第２遅延部１１０から入力した遅延された
結果を‘０’入力端子に入力し、復元されたクロック信
号ＣＬＫ’を‘１’入力端子に入力し、リセット信号発
生部１２から出力されるリセット信号ＲＳＴを選択端子
Ｓを介して入力し、入力した信号のうちの一つをリセッ
ト信号ＲＳＴに応答して選択し、選択された結果を第３
遅延部１１４に第１クロック信号として出力するマルチ
プレクサ１４０により実現可能である。ここで、前記マ
ルチプレクサ１４０は、リセット信号ＲＳＴが“ロー”
論理レベルであれば第２遅延部１１０において遅延され
た結果を選択し、リセット信号ＲＳＴが“ハイ”論理レ
ベルであれば復元されたクロック信号ＣＬＫ’を選択す
る。
【００３６】この時、第１反転部１１６は、復元された
クロック信号ＣＬＫ’を反転し、反転された結果を図８
に示す第２クロック信号として第２選択部１１８に出力
する。ここで、第１反転部１１６はインバータ（図示せ
ず）により実現可能である。第３遅延部１１４は、第１
選択部１１２において選択された結果である第１クロッ
ク信号を電圧制御信号発生部１０から入力した電圧制御
信号Ｖｃに応答して遅延し、遅延された結果を図８に示
す第３クロック信号として第２選択部１１８に出力す
る。前記第２選択部１１８は、第１反転部１１６から入
力した反転結果である第２クロック信号及び第３遅延部
１１４から入力した遅延結果である第３クロック信号の
うちのいずれか一つをリセット信号発生部１２外部から
入力したリセット信号ＲＳＴに応答して選択し、選択さ
れた結果を図８に示す第４クロック信号として第２反転
部１２０に出力する。ここで、第２選択部１１８は第３
遅延部１１４から入力した第３クロック信号を‘０’入
力端子に入力し、第１反転部１１６から入力した第２ク
ロック信号を‘１’入力端子に入力し、リセット信号発
生部１２から出力されるリセット信号ＲＳＴを選択端子
Ｓを介して入力し、入力した信号のうち一つをリセット
信号ＲＳＴに応答して選択し、選択された結果を第２反
転部１２０に出力するマルチプレクサ１４２により実現
可能である。このため、マルチプレクサ１４２はリセッ
ト信号ＲＳＴが“ロー”論理レベルであれば第３遅延部
１１４から出力される第３クロック信号を選択し、リセ
ット信号ＲＳＴが“ハイ”論理レベルであれば第１反転
部１１６から出力される第２クロック信号を選択する。
例えば、リセット信号ＲＳＴが“ロー”論理レベルから
“ハイ”論理レベルへと遷移した後に第４クロック信号
はＴ／２の間に“ロー”論理レベルを保ち、リセット信
号ＲＳＴが“ハイ”論理レベルから“ロー”論理レベル
へと遷移する時に第４クロック信号は“ロー”論理レベ
ルから“ハイ”論理レベルへと遷移してＴ／２の間に
“ハイ”論理レベルを保つ。
クロック信号ＣＬＫ’を反転し、反転された結果を図８
に示す第２クロック信号として第２選択部１１８に出力
する。ここで、第１反転部１１６はインバータ（図示せ
ず）により実現可能である。第３遅延部１１４は、第１
選択部１１２において選択された結果である第１クロッ
ク信号を電圧制御信号発生部１０から入力した電圧制御
信号Ｖｃに応答して遅延し、遅延された結果を図８に示
す第３クロック信号として第２選択部１１８に出力す
る。前記第２選択部１１８は、第１反転部１１６から入
力した反転結果である第２クロック信号及び第３遅延部
１１４から入力した遅延結果である第３クロック信号の
うちのいずれか一つをリセット信号発生部１２外部から
入力したリセット信号ＲＳＴに応答して選択し、選択さ
れた結果を図８に示す第４クロック信号として第２反転
部１２０に出力する。ここで、第２選択部１１８は第３
遅延部１１４から入力した第３クロック信号を‘０’入
力端子に入力し、第１反転部１１６から入力した第２ク
ロック信号を‘１’入力端子に入力し、リセット信号発
生部１２から出力されるリセット信号ＲＳＴを選択端子
Ｓを介して入力し、入力した信号のうち一つをリセット
信号ＲＳＴに応答して選択し、選択された結果を第２反
転部１２０に出力するマルチプレクサ１４２により実現
可能である。このため、マルチプレクサ１４２はリセッ
ト信号ＲＳＴが“ロー”論理レベルであれば第３遅延部
１１４から出力される第３クロック信号を選択し、リセ
ット信号ＲＳＴが“ハイ”論理レベルであれば第１反転
部１１６から出力される第２クロック信号を選択する。
例えば、リセット信号ＲＳＴが“ロー”論理レベルから
“ハイ”論理レベルへと遷移した後に第４クロック信号
はＴ／２の間に“ロー”論理レベルを保ち、リセット信
号ＲＳＴが“ハイ”論理レベルから“ロー”論理レベル
へと遷移する時に第４クロック信号は“ロー”論理レベ
ルから“ハイ”論理レベルへと遷移してＴ／２の間に
“ハイ”論理レベルを保つ。
【００３７】前記第２反転部１２０は、第２選択部１１
８において選択された結果を反転し、反転された結果を
復元されたクロック信号ＣＬＫ’として出力バッファ１
６に出力する。ここで、第２反転部１２０はインバータ
（図示せず）により実現可能である。
８において選択された結果を反転し、反転された結果を
復元されたクロック信号ＣＬＫ’として出力バッファ１
６に出力する。ここで、第２反転部１２０はインバータ
（図示せず）により実現可能である。
【００３８】また、前述した第１遅延部（図５の９
０）、第２及び第３遅延部（図７の１１０及び１１４）
の各々は偶数個のインバータ（図示せず）により実現可
能であり、各インバータから入力した信号を反転する時
間は電圧制御信号Ｖｃに基づき決まる。例えば、電圧制
御信号Ｖｃのレベルが高いほどこれらの第１、第２及び
第３遅延部９０、１１０及び１１４の各々の遅延時間は
長くなる。
０）、第２及び第３遅延部（図７の１１０及び１１４）
の各々は偶数個のインバータ（図示せず）により実現可
能であり、各インバータから入力した信号を反転する時
間は電圧制御信号Ｖｃに基づき決まる。例えば、電圧制
御信号Ｖｃのレベルが高いほどこれらの第１、第２及び
第３遅延部９０、１１０及び１１４の各々の遅延時間は
長くなる。
【００３９】ここで、図７に示されたクロック信号発生
部は、図３に示された電圧制御発振部５６としても使用
可能である。もし、図７に示すクロック信号発生部が電
圧制御発振部５６として用いられる場合、図７に示すリ
セット信号ＲＳＴの代わりに“ロー”論理レベルの信号
が第１及び第２選択部１１２及び１１８に各々入力され
る。
部は、図３に示された電圧制御発振部５６としても使用
可能である。もし、図７に示すクロック信号発生部が電
圧制御発振部５６として用いられる場合、図７に示すリ
セット信号ＲＳＴの代わりに“ロー”論理レベルの信号
が第１及び第２選択部１１２及び１１８に各々入力され
る。
【００４０】第３４段階後に、出力バッファ１６は入力
端子ＩＮ１を介して入力した信号をバッファリングし、
バッファリングされた結果をクロック信号発生部１４か
ら入力した復元されたクロック信号ＣＬＫ’に応答して
復元されたデータＤＡＴＡとして出力する（第３６段
階）。したがって、出力バッファ１６は入力端子ＩＮ１
を介して入力信号を入力するデータ入力端子Ｄ、復元さ
れたクロック信号ＣＬＫ’を入力するクロック端子ＣＫ
及び復元されたデータＤＡＴＡを出力する正の出力端子
Ｑを有するＤフリップフロップ２０により実現可能であ
る。
端子ＩＮ１を介して入力した信号をバッファリングし、
バッファリングされた結果をクロック信号発生部１４か
ら入力した復元されたクロック信号ＣＬＫ’に応答して
復元されたデータＤＡＴＡとして出力する（第３６段
階）。したがって、出力バッファ１６は入力端子ＩＮ１
を介して入力信号を入力するデータ入力端子Ｄ、復元さ
れたクロック信号ＣＬＫ’を入力するクロック端子ＣＫ
及び復元されたデータＤＡＴＡを出力する正の出力端子
Ｑを有するＤフリップフロップ２０により実現可能であ
る。
【００４１】以下、添付した図面に基づき、入力端子Ｉ
Ｎ１を介して入力される信号がジッタを有する場合に、
本発明によるバーストモード受信装置において用いられ
るクロック信号復元方法によりクロック信号ＣＬＫ’を
復元する過程を、入力信号のパケット中に含まれる各ビ
ットの中間点Ｔ’がＴ／２であると仮定して説明する。
Ｎ１を介して入力される信号がジッタを有する場合に、
本発明によるバーストモード受信装置において用いられ
るクロック信号復元方法によりクロック信号ＣＬＫ’を
復元する過程を、入力信号のパケット中に含まれる各ビ
ットの中間点Ｔ’がＴ／２であると仮定して説明する。
【００４２】図９は、リセット信号発生部（図５の１２
Ａ）の各構成部分及び復元されたクロック信号ＣＬＫ’
の波形図であり、（ａ）が入力信号の波形図、（ｂ）が
Ｔ／２だけ遅延された入力信号の波形図、（ｃ）がリセ
ット信号ＲＳＴの波形図、（ｄ）が復元されたクロック
信号ＣＬＫ’の波形図を示す。
Ａ）の各構成部分及び復元されたクロック信号ＣＬＫ’
の波形図であり、（ａ）が入力信号の波形図、（ｂ）が
Ｔ／２だけ遅延された入力信号の波形図、（ｃ）がリセ
ット信号ＲＳＴの波形図、（ｄ）が復元されたクロック
信号ＣＬＫ’の波形図を示す。
【００４３】まず、入力信号が図９（ａ）に示すよう
に、ジッタを有さずに正常に入力される場合（２００参
照）、本発明によるクロック信号復元方法によると、図
９（ｃ）に示すリセット信号ＲＳＴの立ち下がりエッジ
において立ち上がりエッジを有する復元されたクロック
信号ＣＬＫ’を生成する。この時、復元されたクロック
信号ＣＬＫ’は入力信号の中間点、すなわち、Ｔ／２に
正確に整列される。
に、ジッタを有さずに正常に入力される場合（２００参
照）、本発明によるクロック信号復元方法によると、図
９（ｃ）に示すリセット信号ＲＳＴの立ち下がりエッジ
において立ち上がりエッジを有する復元されたクロック
信号ＣＬＫ’を生成する。この時、復元されたクロック
信号ＣＬＫ’は入力信号の中間点、すなわち、Ｔ／２に
正確に整列される。
【００４４】次に、入力信号が図９（ａ）に示すよう
に、ジッタにより左側にシフト（３００参照）している
場合（２０２参照）、本発明によるクロック信号復元方
法は、図９（ａ）に示す入力信号が左側にシフトした分
に見合う分だけリセット信号を左側にシフトし、シフト
したリセット信号（図９の（ｃ）参照）から復元したク
ロック信号ＣＬＫ’（図９（ｄ）参照）を生成する。従
って、前記復元されたクロック信号ＣＬＫ’は前記入力
信号の中間点のＴ／２に正確に整列可能になる。
に、ジッタにより左側にシフト（３００参照）している
場合（２０２参照）、本発明によるクロック信号復元方
法は、図９（ａ）に示す入力信号が左側にシフトした分
に見合う分だけリセット信号を左側にシフトし、シフト
したリセット信号（図９の（ｃ）参照）から復元したク
ロック信号ＣＬＫ’（図９（ｄ）参照）を生成する。従
って、前記復元されたクロック信号ＣＬＫ’は前記入力
信号の中間点のＴ／２に正確に整列可能になる。
【００４５】最後に、入力信号が図９（ａ）に示すよう
に、ジッタにより右側にシフト（３０２参照）している
場合（２０４参照）、本発明によるクロック信号復元方
法は、図９ａの入力信号が右側にシフトした分に見合う
分だけリセット信号を右側にシフトし、シフトした図９
（ｃ）のリセット信号から復元されたクロック信号ＣＬ
Ｋ’（図９（ｄ）参照）を生成する。従って、復元され
たクロック信号ＣＬＫ’（図９（ｄ）参照）は、図９
（ａ）の入力信号の中間点であるＴ／２に正確に整列可
能である。
に、ジッタにより右側にシフト（３０２参照）している
場合（２０４参照）、本発明によるクロック信号復元方
法は、図９ａの入力信号が右側にシフトした分に見合う
分だけリセット信号を右側にシフトし、シフトした図９
（ｃ）のリセット信号から復元されたクロック信号ＣＬ
Ｋ’（図９（ｄ）参照）を生成する。従って、復元され
たクロック信号ＣＬＫ’（図９（ｄ）参照）は、図９
（ａ）の入力信号の中間点であるＴ／２に正確に整列可
能である。
【００４６】結局、図１に示す本発明によるバーストモ
ード受信装置及び方法はジッタを含む入力信号と連動し
てリセット信号ＲＳＴを生成し、生成されたリセット信
号ＲＳＴの制御下で各ビットの中間点Ｔ’において立ち
上がり又は立ち下がりエッジを有するクロック信号ＣＬ
Ｋ’を復元し、復元されたクロック信号ＣＬＫ’を用い
て入力信号からデータＤＡＴＡを復元可能である。
ード受信装置及び方法はジッタを含む入力信号と連動し
てリセット信号ＲＳＴを生成し、生成されたリセット信
号ＲＳＴの制御下で各ビットの中間点Ｔ’において立ち
上がり又は立ち下がりエッジを有するクロック信号ＣＬ
Ｋ’を復元し、復元されたクロック信号ＣＬＫ’を用い
て入力信号からデータＤＡＴＡを復元可能である。
【００４７】
【発明の効果】以上述べたように、本発明によるノイズ
に強いバーストモード受信装置とそのクロック信号及び
データ復元方法は、入力信号の各ビットの中間点におい
て復元されたクロック信号のレベルを遷移させることか
ら、ジッタを含む入力信号が入力されるなどの要因によ
って入力信号にエラーが生じたりしても、クロック信号
及びデータを安定的に復元可能である。さらに、従来の
多重−位相方式が３ビット以内にロッキングされるのに
対し、１ビット以内にロッキング可能であることから、
クロック信号及びデータを高速で復元可能になる。
に強いバーストモード受信装置とそのクロック信号及び
データ復元方法は、入力信号の各ビットの中間点におい
て復元されたクロック信号のレベルを遷移させることか
ら、ジッタを含む入力信号が入力されるなどの要因によ
って入力信号にエラーが生じたりしても、クロック信号
及びデータを安定的に復元可能である。さらに、従来の
多重−位相方式が３ビット以内にロッキングされるのに
対し、１ビット以内にロッキング可能であることから、
クロック信号及びデータを高速で復元可能になる。
【図１】本発明によるバーストモード受信装置のブロッ
ク図である。
ク図である。
【図２】図１に示すバーストモード受信装置において用
いられる本発明によるクロック信号及びデータの復元方
法を説明するためのフローチャートである。
いられる本発明によるクロック信号及びデータの復元方
法を説明するためのフローチャートである。
【図３】図１に示す本発明の実施形態による電圧制御信
号発生部のブロック図である。
号発生部のブロック図である。
【図４】入力信号を生成する本発明によるバーストモー
ド受信装置のブロック図である。
ド受信装置のブロック図である。
【図５】図１に示す本発明の実施形態によるリセット信
号発生部の回路図である。
号発生部の回路図である。
【図６】図５に示すリセット信号発生部の各構成部分の
波形図である。
波形図である。
【図７】図１に示す本発明の実施形態によるクロック信
号発生部のブロック図である。
号発生部のブロック図である。
【図８】Ｔ’＝Ｔ／２である仮定する時、図７に示す各
構成部分の動作を説明するための波形図である。
構成部分の動作を説明するための波形図である。
【図９】図５に示すリセット信号発生部の各構成部分及
び復元されたクロック信号の波形図である。
び復元されたクロック信号の波形図である。
１６ 出力バッファ
ＩＮ１ 入力端子
ＣＬＫ システムクロック信号
Ｖｃ 電圧制御信号
ＲＳＴ リセット信号
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 李 承 雨
大韓民国 ソウル特別市 西大門区 新村
洞 134番地 延世大学校 電気電子工学
科
(72)発明者 崔 佑 榮
大韓民国 ソウル特別市 西大門区 新村
洞 134番地 延世大学校 電気電子工学
科
(72)発明者 金 南 局
大韓民国 ソウル特別市 東大門区 ▲徴
▼慶洞 78番地 ロッテアパート 102棟
707号
(72)発明者 柳 賢 錫
大韓民国 京畿道 水原市 八達区 網浦
洞 249番地 東水原ＬＧビレッジ 114棟
906号
Ｆターム(参考） 5J042 AA10 BA19 CA12 CA26 DA03
5J106 AA04 BB01 CC01 CC21 CC41
CC52 DD32 KK18 KK27
5K047 AA13 BB02 GG02 GG09 GG10
GG11 GG28 JJ02 MM24 MM28
MM36 MM46 MM55
Claims (9)
- 【請求項１】 システムクロック信号の周波数を逓倍
し、逓倍した周波数に対応するレベルの電圧制御信号を
生成する電圧制御信号発生部と、 パケット単位に不規則的に入力される入力信号を前記電
圧制御信号に応答して遅延し、遅延された結果及び前記
入力信号を排他的論理和演算し、排他的論理和演算され
た結果をリセット信号として出力するリセット信号発生
部と、 前記リセット信号及び前記電圧制御信号に応答して、前
記パケットに含まれたビットＴの各々の中間点において
遷移されるレベルを有する信号を復元されたクロック信
号として生成し、前記復元されたクロック信号を出力す
るクロック信号発生部と、 前記入力信号をバッファリングし、バッファリングされ
た結果を前記復元されたクロック信号に応答して復元さ
れたデータとして出力する出力バッファとを備えること
を特徴とするノイズに強いバーストモード受信装置。 - 【請求項２】 前記バーストモード受信装置は、 前記パケット単位にダイナミックに光を検出し、検出さ
れた前記光を電気的な信号に変換して出力する光検出部
と、 前記光検出部から入力した前記電気的な信号を増幅する
前置増幅器と、 前記前置増幅器において増幅された結果のオフセットを
補償し、オフセットの補償された結果を前記入力信号と
して出力するオフセット補償部とをさらに備えることを
特徴とする請求項１に記載のノイズに強いバーストモー
ド受信装置。 - 【請求項３】 前記電圧制御信号発生部は、 前記システムクロック信号及び分周信号の位相差を検出
する位相差検出部と、 前記位相差検出部から入力した前記位相差に応答して電
荷をソーシング又はシンキングする電荷ポンプと、 前記ソーシング又はシンキングされた電荷に対応する電
圧を低域通過フィルタリングし、低域通過フィルタリン
グされた結果を前記電圧制御信号として出力するループ
フィルタと、 前記電圧制御信号に応答して発振する周波数を有する発
振信号を出力する電圧制御発振部と、 前記発振信号を分周し、分周された結果を前記分周信号
として前記位相差検出部に出力する分周部とを備えるこ
とを特徴とする請求項１に記載のノイズに強いバースト
モード受信装置。 - 【請求項４】 前記リセット信号発生部は、 前記入力信号を前記電圧制御信号のレベルに応答して遅
延し、遅延された結果を出力する第１遅延部と、 前記第１遅延部から入力した前記遅延された結果及び前
記入力信号を排他的論理和演算し、排他的論理和演算さ
れた結果をリセット信号として出力する排他的論理和演
算部とを備えることを特徴とする請求項１に記載のノイ
ズに強いバーストモード受信装置。 - 【請求項５】 前記クロック信号発生部は、 前記復元されたクロック信号を前記電圧制御信号に応答
して遅延し、遅延された結果を出力する第２遅延部と、 前記第２遅延部から入力した前記遅延された結果及び前
記復元されたクロック信号のうち一つを前記リセット信
号に応答して選択的に出力する第１選択部と、 前記第１選択部において選択された結果を前記電圧制御
信号に応答して遅延し、遅延された結果を出力する第３
遅延部と、 前記復元されたクロック信号を反転し、反転された結果
を出力する第１反転部と、 前記第１反転部から入力した前記反転された結果及び前
記第３遅延部外部から入力した前記遅延された結果のう
ち一つを前記リセット信号に応答して選択的に出力する
第２選択部と、 前記第２選択部において選択された結果を反転し、反転
された結果を前記復元されたクロック信号として出力す
る第２反転部とを備えることを特徴とする請求項５に記
載のノイズに強いバーストモード受信装置。 - 【請求項６】 前記電圧制御発振部は、 前記第２遅延部、前記第１選択部、前記第３遅延部、前
記第１反転部、前記第２選択部及び前記第２反転部を備
え、 前記第１選択部が前記第２遅延部から入力した前記遅延
された結果を選択し、前記第２選択部が前記第３遅延部
から入力した前記遅延された結果を選択するように前記
リセット信号は所定論理レベルに固定されることを特徴
とする請求項５に記載のノイズに強いバーストモード受
信装置。 - 【請求項７】 前記出力バッファは、 前記入力信号を入力するデータ入力端子、前記復元され
たクロック信号を入力するクロック端子及び前記復元さ
れたデータを出力する出力端子を有するＤフリップフロ
ップを備えることを特徴とする請求項１に記載のノイズ
に強いバーストモード受信装置。 - 【請求項８】 前記中間点は中間（Ｔ／２）を意味し、
前記リセット信号発生部は前記入力信号を前記電圧制御
信号に応答して前記Ｔ／２だけ遅延し、前記クロック信
号発生部は前記復元されたクロック信号を前記リセット
信号の立ち下がりエッジから立ち上げることを特徴とす
る請求項１に記載のノイズに強いバーストモード受信装
置。 - 【請求項９】 システムクロック信号の周波数を逓倍
し、逓倍した周波数に対応するレベルの電圧制御信号を
生成する段階と、 パケット単位に不規則に入力される入力信号を前記電圧
制御信号を用いて遅延し、遅延された結果及び前記入力
信号を排他的論理和演算してリセット信号を求める段階
と、 前記リセット信号及び前記電圧制御信号を用い、前記パ
ケットに含まれたビットＴの各々の中間点において遷移
されるレベルを有する信号を復元されたクロック信号と
して生成する段階と、 前記入力信号をバッファリングし、前記復元されたクロ
ック信号を用いてバッファリングされた結果から復元さ
れたデータを求める段階とを備えることを特徴とするノ
イズに強いバーストモード受信装置のクロック信号及び
データ復元方法。
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