KR102430227B1 - 듀얼-도메인 서브 샘플링 위상 고정 루프 - Google Patents

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Abstract

본 출원의 실시예에 따른 서브 샘플링 위상 고정 루프는, 디지털 제어 발진기의 출력 클럭을 서브 샘플링하여, 전압 도메인 위상에 해당하는 부호 비트를 출력하는 제1 위상 출력부 및 상기 출력 클럭에 따라 설정되는 펄스 폭과 기준 클럭에 따라 설정되는 문턱 시간에 기초하여, 시간 도메인 위상에 해당하는 게인 비트를 출력하는 제2 위상 출력부를 포함한다.

Description

듀얼-도메인 서브 샘플링 위상 고정 루프{DUAL DOMAIN SUB SAMPLING PHASE LOCK LOOP}
본 출원은 듀얼-도메인 서브 샘플링 위상 고정 루프에 관한 것이다.
위상 고정 루프(Phase Lock Loop, PLL)은 유선 송수신 및 디지털 회로에 필요한 기준 클럭을 생성해주는 회로이다. 이러한 위상 고정 루프(PLL)는 지터(Jitter)가 매우 적은 저속의 외부 입력 레퍼런스 클럭에 대하여 오실레이터의 고속 클럭의 위상으로 샘플링함으로써, IC칩 내부에서 레퍼런스 클럭 대비 N배의 깨끗한 고속 클럭을 생성할 수 있다.
특히, 서브-샘플링 위상 고정 루프 (Sub Sampling Phase Lock Loop, SSPLL)는 종래의 위상 고정 루프와는 달리 주파수 분주기(frequncy divider)를 사용하지 않아, 차지 펌프(charge pump)의 노이즈가 N배로 증폭되지 않기 때문에, 노이즈 측면에서 장점이 있다.
최근, 반도체 공정의 스케일링(scaling)에 따라 아날로그 특성이 저하되고 PVT 변화에 민감해지면서, 디지털 기반의 서브-샘플링 위상 고정 루프가 각광받고 있다. 이러한 디지털 기반의 서브-샘플링 위상 고정 루프로는 bang-bang PD를 이용한 디지털 SSPLL과 n-비트 analog-to-digital converter(ADC)를 이용한 SSPLL이 있다.
그러나, bang-bang PD를 이용한 디지털 SSPLL은 높은 양자화(quantization) 노이즈로 인한 클럭의 지터가 크게 발생하므로, 고속 클럭을 제공하는 데 적합하지 않는 문제가 있다. 또한, n-비트 analog-to-digital converter(ADC)를 이용한 SSPLL은 전력소모량이 큰 고성능 ADC 사용이 필수적인 문제가 있다.
본 출원에서는 높은 양자화(quantization) 노이즈를 감소시키는 동시에, 전력 소모량을 감소시킬 수 있는 할 수 있는 듀얼-도메인 서브 샘플링 위상 고정 루프를 제공하고자 한다.
본 출원의 목적은 종래의 위상 고정 루프를 통해 출력되는 고속 클럭의 지터를 감소시키는 동시에, 구성 회로 개수를 감소시킬 수 있는 듀얼-도메인 서브 샘플링 위상 고정 루프를 제공하기 위한 것이다.
본 출원의 실시예에 따른 서브 샘플링 위상 고정 루프는, 디지털 제어 발진기의 출력 클럭을 서브 샘플링하여, 전압 도메인 위상에 해당하는 부호 비트를 출력하는 제1 위상 출력부 및 상기 출력 클럭에 따라 설정되는 펄스 폭과 기준 클럭에 따라 설정되는 문턱 시간에 기초하여, 시간 도메인 위상에 해당하는 게인 비트를 출력하는 제2 위상 출력부를 포함한다.
본 출원의 실시예에 따른 서브 샘플링 위상 고정 루프의 동작 방법으로서, 제1 위상 출력부가 디지털 제어 발진기의 출력 클럭을 서브 샘플링하여, 전압 도메인 위상에 해당하는 부호 비트를 출력하는 단계, 제2 위상 출력부가 상기 출력 클럭에 따라 설정되는 문턱 시간과 기준 클럭에 따라 설정되는 펄스 폭에 기초하여, 시간 도메인 위상에 해당하는 게인 비트(GAIN)를 출력하는 단계 및 디지털 루프 필터가 상기 부호 비트와 상기 게인 비트에 기초하여, 상기 출력 클럭의 위상을 조절하기 위한 디지털 루프 필터 값을 연산하는 단계를 포함한다.
본 출원의 실시예에 따른 듀얼-도메인 서브 샘플링 위상 고정 루프는 전압 도메인 위상과 시간 도메인 위상을 출력할 수 있기 때문에, 디지털 제어 발진기의 출력 클럭에 대한 지터를 효과적으로 감소시킬 수 있다.
도 1은 본 출원의 실시 예에 따른 서브 샘플링 위상 고정 루프에 대한 블록도이다.
도 2a는 도 1의 부호 비트를 나타내는 도이고, 도 2b는 도 1의 게인 비트를 나타내는 도이다.
도 3은 도 1의 제1 위상 출력부를 구체적으로 보여주는 도이다.
도 4는 도 1의 제2 위상 출력부를 구체적으로 보여주는 도이다.
도 5는 도 4의 문턱 시간 제어부를 구체적으로 보여주는 도이다.
도 6은 도 1의 서브 샘플링 위상 고정 루프에 대한 실시 예를 보여주는 도이다.
도 7은 도 6의 서브 샘플링 위상 고정 루프의 동작 프로세스이다.
도 8은 도 3의 제1 위상 출력부의 동작 프로세스이다.
도 9는 도 4의 제2 위상 출력부의 동작 프로세스이다.
도 10은 도 5의 문턱 시간 제어부의 동작 프로세스이다.
이하, 구체적인 실시형태 및 첨부된 도면을 참조하여 본 출원의 실시형태를 설명한다. 그러나, 본 출원의 실시 형태는 여러 가지 다른 형태로 변형될 수 있으며, 본 출원의 범위가 이하 설명하는 실시형태로 한정되는 것은 아니다. 또한, 본 출원의 실시형태는 통상의 기술자에게 본 발명을 더욱 완전하게 설명하기 위해서 제공되는 것이다. 따라서, 도면에서의 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장될 수 있으며, 도면상의 동일한 부호로 표시되는 요소는 동일한 요소이다.
그리고 도면에서 본 출원을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하고, 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었으며, 동일한 사상의 범위 내의 기능이 동일한 구성요소는 동일한 참조부호를 사용하여 설명한다. 나아가, 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 출원의 실시 예에 따른 서브 샘플링 위상 고정 루프(10)에 대한 블록도이고, 도 2a는 도 1의 부호 비트(SIGN)를 나타내는 도이고, 도 2b는 도 1의 게인 비트(GAIN)를 나타내는 도이다.
도 1 내지 도 2b를 참조하면, 서브 샘플링 위상 고정 루프(10)는 제1 및 제2 위상 출력부(100, 200)를 포함할 수 있다.
먼저, 제1 위상 출력부(100)는 디지털 제어 발진기(Digitallly Controlled Oscillator, DCO)의 출력 클럭(CLKOUT)에 기초하여, 전압 도메인 위상에 해당하는 부호 비트(SIGN)를 출력할 수 있다.
구체적으로, 제1 위상 출력부(100)는 디지털 제어 발진기(DCO)로부터 출력받는 출력 클럭(CLKOUT)을 서브 샘플링하여, 전압 도메인 위상에 해당하는 부호 비트(SIGN)를 출력할 수 있다.
본 출원에서, 샘플링이라 함은 대상 정보를 검출하는 동작에 대응되고, 서브 샘플링 동작은 출력 클럭(CLKOUT)으로부터 부호 비트(SIGN)를 검출하는 동작에 대응될 수 있다.
여기서, 부호 비트(SIGN)는 도 2a에 도시된 바와 같이, 출력 클럭(CLKOUT)이 샘플링되는 전압 오류(VERR)에 따라, 양(+)의 값과 음(-)의 값 중 어느 하나의 값을 가질 수 있다. 예를 들면, 전압 오류(VERR)가 이른 상태(Early)인 경우, 제1 위상 출력부(100)는 음(-)의 값을 갖는 부호 비트(SIGN)를 출력할 수 있다. 또한, 출력 클럭(CLKOUT)의 전압 오류(VERR)가 늦은 상태(Late)인 경우, 제1 위상 출력부(100)는 양(+)의 값을 갖는 부호 비트(SIGN)를 출력할 수 있다.
다음으로, 제2 위상 출력부(200)는 출력 클럭(CLKOUT)에 따라 설정되는 펄스 폭(Pulse Width, PW)과 기준 클럭(CLKREF)에 따라 설정되는 문턱 시간(Time threshold, TTH)에 기초하여, 시간 도메인 위상에 해당하는 게인 비트(GAIN)를 출력할 수 있다.
구체적으로, 제2 위상 출력부(200)는 기준 클럭(CLKREF)에 따라, 게인 비트(GAIN)에 대한 문턱 시간(TTH)을 설정할 수 있다. 또한, 제2 위상 출력부(200)는제1 위상 출력부(100)를 통해 서브 샘플링되는 출력 클럭(CLKOUT)에 따라, 게인 비트(GAIN)에 대한 펄스 폭(Pulse Width, PW)을 설정할 수 있다.
이때, 제2 위상 출력부(200)는 문턱 시간(TTH)과 펄스 폭(PW)에 기초하여, 시간 도메인 위상에 해당하는 게인 비트(GAIN)를 출력할 수 있다.
여기서, 게인 비트(GAIN)는 도 2b에 도시된 바와 같이, 출력 클럭(CLKOUT)이 샘플링되는 시간 오류(TERR)에 따라, 기준점(NREF)을 기준으로 서로 대칭 형상으로 변화되는 값을 가질 수 있다.
예를 들면, 시간 오류(TERR)가 제1 지점(P1)에 대응되는 경우, 제2 위상 출력부(200)는 'X3'에 해당하는 게인 비트(GAIN)를 출력할 수 있다. 또한, 시간 오류(TERR)가 제2 지점(P2)에 대응되는 경우, 제2 위상 출력부(200)는 'X1'에 해당하는 게인 비트(GAIN)를 출력할 수 있다.
실시예에 따른 부호 비트(SIGN)와 게인 비트(GAIN) 간의 곱은 디지털 루프 필터 값에 대응될 수 있다. 여기서, 디지털 루프 필터 값은 디지털 제어 발진기(DCO)를 조절하기 위한 제어 신호일 수 있다.
본 출원의 실시예에 따른 서브 샘플링 위상 고정 루프(10)는 디지털 루프 필터 값을 위하여, 제1 및 제2 위상 출력부(100, 200)를 통해 전압 도메인 위상에 해당하는 부호 비트(SIGN)와 시간 도메인 위상에 해당하는 게인 비트(GAIN)를 출력함으로써, 종래의 전압 도메인 위상 기반의 출력 클럭(CLKOUT)에 대한 지터(jitter)를 보다 더 감소시킬 수 있다.
도 3은 도 1의 제1 위상 출력부(100)를 구체적으로 보여주는 도이다.
도 1과 도 3을 참조하면, 제1 위상 출력부(100)는 샘플 앤 홀드부(110), 신호 샘플링부(120) 및 SR 래치부(130)를 포함할 수 있다.
먼저, 샘플 앤 홀드부(110)는 기준 클럭(CLKREF)에 따라, 출력 클럭(CLKOUT)으로부터 제1 차동 입력 전압을 샘플링할 수 있다. 예를 들면, 샘플 앤 홀드부(110)는 출력 클럭(CLKOUT)으로부터 제1 차동 입력 전압을 검출할 수 있다.
다음으로, 신호 샘플링부(120)는 기준 클럭(CLKREF)에 따라, 제1 차동 입력 전압으로부터 래치 입력 신호를 샘플링할 수 있다.
이러한 신호 샘플링부(120)는 제1 비교기(121)와 한쌍의 인버터(123, 125)를 포함할 수 있다. 구체적으로, 제1 비교기(121)는 기준 클럭(CLKREF)에 따라 제1 차동 입력 전압을 비교하고, 상기 비교 결과에 기초하여 한쌍의 비교 신호를 출력할 수 있다. 다음으로, 한쌍의 인버터(123, 125)는 한쌍의 비교 신호를 래치 입력 신호로 각각 인버팅하여 SR 래치부(130)로 출력할 수 있다.
다음으로, SR 래치부(130)는 신호 샘플링부(120)를 통해 출력받는 래치 입력 신호에 기초하여, 부호 비트(SIGN)를 출력할 수 있다.
즉, 제1 위상 출력부(100)는 샘플 앤 홀드부(110), 신호 샘플링부(120) 및 SR 래치부(130)를 통해 출력 클럭(CLKOUT)으로부터 부호 비트(SIGN)를 검출하는 서브 샘플링 동작을 수행할 수 있다.
도 4는 도 1의 제2 위상 출력부(200)를 구체적으로 보여주는 도이다.
도 1, 도 3 및 도 4를 참조하면, 제2 위상 출력부(200)는 문턱 시간 제어부(210), 신호 설정부(220) 및 시간 비교부(230)를 포함할 수 있다.
먼저, 문턱 시간 제어부(210)는 기준 클럭(CLKREF)과 게인 비트(GAIN)에 기초하여, 문턱 시간(TTH)을 설정하기 위한 제2 차동 입력 전압을 출력할 수 있다.
다음으로, 신호 설정부(220)는 제1 및 제2 차동 입력 전압과 기준 클럭(CLKREF)에 기초하여, 문턱 시간(TTH)과 펄스 폭(PW)을 설정할 수 있다.
이러한 신호 설정부(220)는 제2 비교기(221)와 제1 및 제2 OR 게이트(223, 225)를 포함할 수 있다. 구체적으로, 제2 비교기(221)는 기준 클럭(CLKREF)에 따라 제2 차동 입력 전압을 비교하고, 상기 비교 결과에 기초하여 한쌍의 제2 비교 신호를 출력할 수 있다.
이때, 제1 OR 게이트(223)는 제1 비교기(121)를 통해 출력받는 한쌍의 제1 비교 신호에 대해 OR 연산을 수행하여, 게인 비트(GAIN)에 대한 펄스 폭(PW)을 시간 비교부(230)로 출력할 수 있다. 또한, 제2 OR 게이트(225)는 제2 비교기(221)를 통해 출력받는 한쌍의 제2 비교 신호에 대해 OR 연산을 수행하여, 게인 비트(GAIN)에 대한 문턱 시간(TTH)을 시간 비교부(230)로 출력할 수 있다.
다음으로, 시간 비교부(230)는 제1 및 제2 OR 게이트(223, 225)를 통해 출력받는 문턱 시간(TTH)과 펄스 폭(PW)을 비교하고, 비교 결과에 기초하여 게인 비트(GAIN)를 출력할 수 있다. 이러한 시간 비교부(230)는 종래의 서브 샘플링 위상 검출기에서 사용되는 전압 도메인 기반의 비교기보다 낮은 소모 전력을 가질 수 있다.
도 5는 도 4의 문턱 시간 제어부(210)를 구체적으로 보여주는 도이다.
도 4와 도 5를 참조하면, 문턱 시간 제어부(210)는 제1 및 제2 디지털 카운터(211, 212), 디지털 로직(213) 및 컨버터(215)를 포함할 수 있다.
먼저, 제1 디지털 카운터(211)는 기준 클럭(CLKREF)에 따라 게인 비트(GAIN)의 비트수를 카운팅하고, 제2 디지털 카운터(212)는 기준 클럭(CLKREF)의 사이클 수를 카운팅할 수 있다. 여기서, 제1 및 제2 디지털 카운터(211, 212)는 7비트 카운터로 형성될 수 있다.
다음으로, 디지털 로직(213)은 제1 및 제2 디지털 카운터(211, 212)를 통해 출력되는 한쌍의 카운팅 값에 기초하여, 제2 차동 입력 전압을 생성하기 위한 디지털 로직 값을 출력할 수 있다.
실시예에 따라, 디지털 로직(213)은 제2 디지털 카운터(212)를 통해 카운팅된 기준 클럭(CLKREF)의 사이클 수에 기초하여, 제1 디지털 카운터(211)를 리셋시키기 위한 리셋 신호를 출력할 수 있다. 즉, 기준 클럭(CLKREF)의 사이클 수가 기설정된 횟수에 대응되는 경우, 디지털 로직(213)은 리셋 신호를 제1 디지털 카운터(211)로 출력할 수 있다.
예를 들면, 디지털 로직(213)은 최적의 문턱 시간을 찾기 위하여, 기준 클럭(CLKREF)의 사이클 수가 100회로 제2 디지털 카운터(212)를 통해 카운팅 될 때마다 제1 디지털 카운터(211)를 리셋시킬 수 있다.
다음으로, 컨버터(215)는 디지털 로직(213)으로부터 출력받는 디지털 로직 값을 제2 차동 입력 전압으로 컨버팅할 수 있다. 여기서, 컨버터(215)는 저항 디지털-아날로그 컨버터(Ressitive Digital-to-Analog Converter, RDAC)일 수 있다.
도 6은 도 1의 서브 샘플링 위상 고정 루프(11)에 대한 실시 예를 보여주는 도이다.
도 1 내지 도 6을 참조하면, 서브 샘플링 위상 고정 루프(11)는 제1 및 제2 위상 출력부(100, 200), 디지털 루프 필터(300) 및 주파수 고정 루프(400)를 포함할 수 있다. 이하, 도 1 내지 도 4에서 설명된 동일한 부재번호의 제1 및 제2 위상 출력부(100, 200)에 대한 중복된 설명은 생략될 것이다.
먼저, 디지털 루프 필터(300)는 게인 비트(GAIN)와 부호 비트(SIGN)에 기초하여, 디지털 루프 필터 값을 연산할 수 있다.
구체적으로, 디지털 루프 필터(300)는 제1 위상 출력부(100)를 통해 게인 비트(GAIN)를 출력받고, 제2 위상 출력부(200)를 통해 부호 비트(SIGN)를 출력받을 수 있다. 그런 다음, 디지털 루프 필터(300)는 게인 비트(GAIN)와 부호 비트(SIGN)에 기초하여, 디지털 루프 필터 값을 연산하여 디지털 제어 발진기(DCO)로 출력할 수 있다.
이때, 디지털 제어 발진기(DCO)는 디지털 루프 필터(300)를 통해 출력받는 디지털 루프 필터 값에 기초하여, 출력 클럭(CLKOUT)의 위상을 조절할 수 있다.
다음으로, 주파수 고정 루프(400)는 기준 클럭(CLKREF)과 출력 클럭(CLKOUT)에 기초하여, 출력 클럭(CLKOUT)의 주파수를 고정시키기 위한 FLL 로직 값을 디지털 제어 발진기(DCO)로 출력할 수 있다. 이에 따라, 서브-샘플링을 수행하는 위상 고정 루프에서, 게인 비트(GAIN)와 부호 비트(SIGN)에 대한 검출 범위가 좁아지는 문제를 해결할 수 있다.
구체적으로, 주파수 고정 루프(400)는 주파수 분할기(410), 고정 루프 카운터(420) 및 고정 루프 로직(430)을 포함할 수 있다.
여기서, 주파수 분할기(410)는 기준 클럭(CLKREF)의 주파수를 일정 비율로 분할할 수 있다. 예를 들면, 일정 비율은 '1/2'일 수 있다.
이때, 고정 루프 카운터(420)는 주파수 분할기(410)를 통해 분할된 기준 클럭(CLKREF)에 따라, 출력 클럭(CLKOUT)을 카운팅할 수 있다. 여기서, 고정 루프 카운터(420)는 6비트 카운터일 수 있다.
그런 다음, 고정 루프 로직(430)는 고정 루프 카운터(420)를 통해 카운팅된 출력 클럭(CLKOUT)에 대한 카운팅 값에 기초하여, 출력 클럭(CLKOUT)의 주파수를 고정시킬 수 있도록 디지털 제어 발진기(DCO)를 제어할 수 있다.
한편, 신호 샘플링부(120)와 신호 설정부(220)는 도면의 이해를 돕기 위해 제1 비교기(121)와 제2 비교기(221)로 도시되지만 이를 한정하는 것은 아니며, 신호 샘플링부(120)는 한쌍의 인버터(123, 125)를 더 포함하고, 신호 설정부(220)는 제1 및 제2 OR 게이트(223, 225)를 더 포함할 수 있다.
도 6에 도시된 바와 같이, 샘플링 위상 고정 루프(11)는 종래의 서브 샘플링 위상 검출기에 대비 적은 개수의 제1 및 제2 비교기(121, 121)를 통해 제1 및 제2 차동 입력 전압을 비교하기 때문에, 보다 많은 개수의 비교기를 이용하는 종래의 서브 샘플링 위상 검출기보다 소모 전력을 감소시킬 수 있다.
도 7은 도 6의 서브 샘플링 위상 고정 루프(11)의 동작 프로세스이다.
도 6과 도 7을 참조하면, S110 단계에서, 제1 위상 출력부(100)는 디지털 제어 발진기(DCO)의 출력 클럭(CLKOUT)을 서브 샘플링하여, 전압 도메인 위상에 해당하는 부호 비트(SIGN)를 출력할 수 있다.
이때, S120 단계에서, 제2 위상 출력부(200)는 출력 클럭(CLKOUT)에 따라 설정되는 문턱 시간과 기준 클럭(CLKREF)에 따라 설정되는 펄스 폭에 기초하여, 시간 도메인 위상에 해당하는 게인 비트(GAIN)를 출력할 수 있다.
이후, S130 단계에서, 디지털 루프 필터(300)는 부호 비트(SIGN)와 게인 비트(GAIN)에 기초하여, 출력 클럭(CLKOUT)의 위상을 조절하기 위한 디지털 루프 필터 값을 연산할 수 있다.
실시예에 따라, S130 단계에서, 주파수 고정 루프(400)는 기준 클럭(CLKREF)과 출력 클럭(CLKOUT)에 기초하여, 출력 클럭(CLKOUT)의 주파수를 고정시키기 위한 FLL 로직 값을 디지털 제어 발진기(DCO)로 출력할 수 있다.
도 8은 도 3의 제1 위상 출력부(100)의 동작 프로세스이다.
도 3과 도 8을 참조하면, S210 단계에서, 샘플 앤 홀드부(110)는 기준 클럭(CLKREF)에 따라, 출력 클럭(CLKOUT)으로부터 제1 차동 입력 전압을 샘플링할 수 있다.
그런 다음, S220 단계에서, 신호 샘플링부(120)는 기준 클럭(CLKREF)에 따라, 제1 차동 입력 전압으로부터 래치 입력 신호를 샘플링할 수 있다.
이후, S230 단계에서, SR 래치부(130)는 신호 샘플링부(120)를 통해 출력받는 래치 입력 신호에 기초하여, 부호 비트(SIGN)를 출력할 수 있다.
도 9는 도 4의 제2 위상 출력부(200)의 동작 프로세스이다.
도 4와 도 9를 참조하면, S310 단계에서, 문턱 시간 제어부(210)는 기준 클럭(CLKREF)과 게인 비트(GAIN)에 기초하여, 문턱 시간(TTH)을 설정하기 위한 제2 차동 입력 전압을 출력할 수 있다.
그런 다음, S320 단계에서, 신호 설정부(220)는 제1 및 제2 차동 입력 전압과 기준 클럭(CLKREF)에 기초하여, 게인 비트(GAIN)에 대한 문턱 시간(TTH)과 펄스 폭(PW)을 설정할 수 있다.
이후, S330 단계에서, 시간 비교부(230)는 문턱 시간(TTH)과 펄스 폭(PW)을 비교하고, 상기 비교 결과에 기초하여 게인 비트(GAIN)를 출력할 수 있다.
도 10은 도 5의 문턱 시간 제어부(210)의 동작 프로세스이다.
도 4, 도 5 및 도 10을 참조하면, S410 단계에서, 제1 디지털 카운터(211)는 게인 비트(GAIN)의 비트 수를 카운팅할 수 있다.
또한, S420 단계에서, 제2 디지털 카운터(212)는 기준 클럭(CLKREF)의 사이클수를 카운팅할 수 있다.
이때, S430 단계에서, 제2 디지털 카운터(212)를 통해 카운팅된 기준 클럭(CLKREF)의 사이클 수가 기설정된 횟수에 대응되는 경우, 디지털 로직(213)은 제1 디지털 카운터(211)를 리셋시킬 수 있다.
그런 다음, S440 단계에서, 디지털 로직(213)은 제1 및 제2 디지털 카운터(211, 212)를 통해 카운팅된 각 카운팅 값에 기초하여, 제2 차동 입력 전압을 생성하기 위한 디지털 로직 값을 출력할 수 있다.
이후, S450 단계에서, 컨버터(215)는 디지털 로직 값을 상기 제2 차동 입력 전압으로 컨버팅할 수 있다.
본 출원은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서, 본 출원의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10, 11: 서브 샘플링 위상 고정 루프
100: 제1 위상 출력부
200: 제2 위상 출력부
300: 디지털 루프 필터
400: 주파수 고정 루프

Claims (18)

  1. 디지털 제어 발진기의 출력 클럭을 서브 샘플링하여, 전압 도메인 위상에 해당하는 부호 비트를 출력하는 제1 위상 출력부; 및
    상기 출력 클럭에 따라 설정되는 펄스 폭과 기준 클럭에 따라 설정되는 문턱 시간에 기초하여, 시간 도메인 위상에 해당하는 게인 비트를 출력하는 제2 위상 출력부를 포함하고,
    상기 제1 위상 출력부는, 상기 기준 클럭에 따라, 상기 출력 클럭으로부터 제1 차동 입력 전압을 샘플링하는 샘플 앤 홀드부;
    상기 기준 클럭에 따라, 상기 제1 차동 입력 전압으로부터 래치 입력 신호를 샘플링하는 신호 샘플링부; 및
    상기 래치 입력 신호에 기초하여, 상기 부호 비트를 출력하는 SR 래치부를 포함하는, 서브 샘플링 위상 고정 루프.
  2. 제1항에 있어서,
    상기 부호 비트와 상기 게인 비트 간의 곱은 상기 출력 클럭의 위상을 조절하기 위한 디지털 루프 필터 값에 대응되는, 서브 샘플링 위상 고정 루프.
  3. 삭제
  4. 제1항에 있어서,
    상기 신호 샘플링부는, 상기 기준 클럭에 따라 상기 제1 차동 입력 전압을 비교하고, 비교 결과에 기초하여 한쌍의 제1 비교 신호를 출력하는 제1 비교기; 및
    상기 한쌍의 제1 비교 신호를 인버팅하는 한쌍의 인버터를 포함하는, 서브 샘플링 위상 고정 루프.
  5. 제1항에 있어서,
    상기 제2 위상 출력부는, 상기 기준 클럭과 상기 게인 비트에 기초하여, 상기 문턱 시간을 설정하기 위한 제2 차동 입력 전압을 출력하는 문턱 시간 제어부;
    상기 기준 클럭과 상기 제1 및 제2 차동 입력 전압에 기초하여, 상기 문턱 시간과 상기 펄스 폭을 설정하는 신호 설정부; 및
    상기 문턱 시간과 상기 펄스 폭을 서로 비교하고, 비교 결과에 기초하여 상기 게인 비트를 출력하는 시간 비교부를 포함하는, 서브 샘플링 위상 고정 루프.
  6. 제5항에 있어서,
    상기 신호 설정부는 상기 기준 클럭에 따라 상기 제2 차동 입력 전압을 비교하고, 비교 결과에 기초하여 한쌍의 제2 비교 신호를 출력하는 제2 비교기;
    상기 한쌍의 제1 비교 신호에 대해 OR 연산을 수행하여, 상기 펄스 폭을 출력하는 제1 OR 게이트; 및
    상기 한쌍의 제2 비교 신호에 대해 OR 연산을 수행하여, 상기 문턱 시간을 출력하는 제2 OR 게이트를 포함하는, 서브 샘플링 위상 고정 루프.
  7. 제5항에 있어서,
    상기 문턱 시간 제어부는, 상기 게인 비트의 비트수를 카운팅하는 제1 디지털 카운터;
    상기 기준 클럭의 사이클 수를 카운팅하는 제2 디지털 카운터;
    상기 제1 및 제2 디지털 카운터를 통해 출력되는 한쌍의 카운팅 값에 기초하여, 상기 제2 차동 입력 전압을 생성하기 위한 디지털 로직 값을 출력하는 디지털 로직; 및
    상기 디지털 로직 값을 상기 제2 차동 입력 전압으로 컨버팅하는 컨버터를 포함하는, 서브 샘플링 위상 고정 루프.
  8. 제7항에 있어서,
    상기 컨버터는 저항 디지털-투-아날로그 컨버터(Resistive Digital-to-Analog Converter, RDAC)인, 서브 샘플링 위상 고정 루프.
  9. 제7항에 있어서,
    상기 디지털 로직은 상기 게인 비트의 비트수에 기초하여, 상기 제1 디지털 카운터를 리셋시키는, 서브 샘플링 위상 고정 루프.
  10. 제2항에 있어서,
    상기 부호 비트와 상기 게인 비트에 기초하여, 상기 디지털 루프 필터 값을 연산하는 디지털 루프 필터; 및
    상기 출력 클럭과 상기 기준 클럭에 기초하여, 상기 출력 클럭의 주파수를 고정시키기 위한 FLL 로직 값을 상기 디지털 제어 발진기로 출력하는 주파수 고정 루프를 더 포함하는, 서브 샘플링 위상 고정 루프.
  11. 제10항에 있어서,
    상기 디지털 제어 발진기는 상기 디지털 루프 필터 값에 기초하여, 상기 출력 클럭의 위상을 조절하는, 서브 샘플링 위상 고정 루프.
  12. 제10항에 있어서,
    상기 주파수 고정 루프는 상기 기준 클럭의 주파수를 일정 비율로 분할하는 주파수 분할기;
    상기 주파수 분할기를 통해 분할된 상기 기준 클럭에 따라, 상기 출력 클럭을 카운팅하는 루프 카운터; 및
    상기 루프 카운터를 통해 카운팅된 값에 기초하여, 상기 출력 클럭의 주파수를 고정시키는 고정 루프 로직을 포함하는, 서브 샘플링 위상 고정 루프.
  13. 서브 샘플링 위상 고정 루프의 동작 방법으로서,
    제1 위상 출력부가 디지털 제어 발진기의 출력 클럭을 서브 샘플링하여, 전압 도메인 위상에 해당하는 부호 비트를 출력하는 단계;
    제2 위상 출력부가 상기 출력 클럭에 따라 설정되는 문턱 시간과 기준 클럭에 따라 설정되는 펄스 폭에 기초하여, 시간 도메인 위상에 해당하는 게인 비트를 출력하는 단계; 및
    디지털 루프 필터가 상기 부호 비트와 상기 게인 비트에 기초하여, 상기 출력 클럭의 위상을 조절하기 위한 디지털 루프 필터 값을 연산하는 단계를 포함하고,
    상기 부호 비트를 출력하는 단계는 샘플 앤 홀드부가 상기 출력 클럭을 입력받아 제1 차동 입력 전압을 샘플링하는 단계;
    신호 샘플링부가 상기 기준 클럭에 따라, 상기 제1 차동 입력 전압으로부터 래치 입력 신호를 샘플링하는 단계; 및
    SR 래치부가 상기 래치 입력 신호에 기초하여, 상기 부호 비트를 출력하는 단계를 포함하는, 서브 샘플링 위상 고정 루프의 동작 방법.
  14. 제13항에 있어서,
    상기 디지털 루프 필터 값은 상기 부호 비트와 상기 게인 비트 간의 곱에 대응되는, 서브 샘플링 위상 고정 루프의 동작 방법.
  15. 삭제
  16. 제13항에 있어서,
    상기 게인 비트를 출력하는 단계는 문턱 시간 제어부가 상기 기준 클럭에 따라, 상기 문턱 시간을 설정하기 위한 제2 차동 입력 전압을 출력하는 단계;
    신호 설정부가 상기 제1 및 제2 차동 입력 전압과 상기 기준 클럭에 기초하여, 상기 문턱 시간과 상기 펄스 폭을 출력하는 단계; 및
    시간 비교부가 상기 문턱 시간과 상기 펄스 폭을 비교하고, 비교 결과에 기초하여 상기 게인 비트를 출력하는 단계를 포함하는, 서브 샘플링 위상 고정 루프의 동작 방법.
  17. 제16항에 있어서,
    상기 제2 차동 입력 전압을 출력하는 단계는, 제1 디지털 카운터가 상기 게인 비트의 비트수를 카운팅하는 단계;
    제2 디지털 카운터가 기준 클럭의 사이클 수를 카운팅하는 단계;
    디지털 로직이 상기 제1 및 제2 디지털 카운터를 통해 출력되는 한쌍의 카운팅 값에 기초하여, 상기 제2 차동 입력 전압을 생성하기 위한 디지털 로직 값을 출력하는 단계; 및
    컨버터가 상기 디지털 로직 값을 상기 제2 차동 입력 전압으로 컨버팅하는 단계를 포함하는, 서브 샘플링 위상 고정 루프의 동작 방법.
  18. 제13항에 있어서,
    주파수 고정 루프가 상기 출력 클럭과 상기 기준 클럭에 기초하여, 상기 출력 클럭의 주파수를 고정시키기 위한 FLL 로직 값을 상기 디지털 제어 발진기로 출력하는 단계를 더 포함하는, 서브 샘플링 위상 고정 루프의 동작 방법.





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