KR102156563B1 - 디지털 위상 고정 루프 및 그 구동 방법 - Google Patents

디지털 위상 고정 루프 및 그 구동 방법 Download PDF

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Abstract

본 발명의 일 실시 예에 따른 디지털 위상 고정 루프는 디지털 제어 코드(codeDLF)에 대응하여 출력 발진 신호(FDCO)를 제어하기 위한 디지털 제어 발진부(DCO: Digitally Controlled Oscillator), 기준 클럭 신호(FREF)와 출력 발진 신호(FDCO) 사이의 시간차를 검출하고, 시간차에 상응하는 오차 신호(codeTDC)가 출력되는 시간-디지털 변환부(TDC: Time to Digital Converter), 룩 업 테이블(Look Up Table)을 이용하여 오차 신호(codeTDC)에 대응되는 제어 신호(codeLUT)가 생성되는 제어 신호 생성부 및 제어 신호(codeLUT)가 누적되고, 누적된 제어 신호에 대응되는 디지털 제어 코드(codeDLF)가 생성되는 디지털 루프 필터부(Digital Loop Filter)가 포함될 수 있다.

Description

디지털 위상 고정 루프 및 그 구동 방법{DIGITAL PHASE LOCKED LOOP AND METHOD OF OPERATING THE SAME}
본 발명은 디지털 위상 고정 루프 및 그 구동 방법에 관한 것으로, 더욱 상세하게는 시간-디지털 변환기(Time to Digital Converter)를 통해 기준 클럭 신호와 출력 발진 신호 사이의 시간차에 따른 오차 신호를 출력하고, 출력된 오차 신호에 대응되는 제어 신호를 룩 업 테이블(Look Up Table)을 이용하여 생성하며, 제어 신호에 따른 디지털 제어 코드를 통해 출력 발진 신호가 제어되는 디지털 위상 고정 루프 및 그 구동 방법에 관한 것이다.
위상 고정 루프(PLL: Phase Locked Loop)는 출력 신호의 주파수를 항상 일정하게 유지하도록 구성된 주파수 부귀환 회로로써, 다양한 전자 제품 내에서 사용되는 시스템 클럭 신호를 발생시킬 수 있다. 위상 고정 루프는 다양한 형태의 회로로 구성될 수 있지만, 제어 방식에 따른 예로써 아날로그 위상 고정 루프와 디지털 위상 고정 루프가 포함된다.
도 1은 아날로그 위상 고정 루프 회로 및 그 블록 다이어그램이 나타낸 예시도이다. 도 1을 참조하면, 아날로그 위상 고정 루프(Analog PLL)는 위상차에 따라 업 신호(UP)와 다운 신호(DOWN) 중 어느 하나의 신호를 출력하는 위상 주파수 검출기(PFD: Phase Frequency Detector), 위상 주파수 검출기의 출력 신호에 비례하는 전류가 출력되는 전하 펌프(CP: Charge Pump), 전하 펌프의 출력 전류를 제어 전압으로 변환하는 루프 필터(LP: Loop Filter), 루프 필터의 제어 전압에 대응되는 주파수 출력 신호를 출력하는 전압 제어 발진기(VCO: Voltage Controlled Oscillator) 및 전압 제어 발진기의 출력 클럭 신호를 분주하여 분주 클럭 신호가 생성되는 분주기(N-divider)가 포함된다.
다만, 상기 도 1에 도시된 아날로그 위상 고정 루프(Analog PLL)의 분주기(N-divider)에 의해 증폭될 수 있는 위상 잡음(PN: Phase Noise)이 발생될 수 있다. 이러한 문제를 해결하기 위해 아날로그 서브 샘플링 위상 고정 루프(Analog SSPLL: Analog Sub-Sampling Phase Locked Loop)는 상기 분주기(N-divider)를 제거하여 위상 잡음(PN)을 최소화하였다.
도 2는 아날로그 서브 샘플링 위상 고정 루프(Analog SSPLL)를 나타낸 예시도이다. 도 2를 참조하면, 아날로그 서브 샘플링 위상 고정 루프(Analog SSPLL)는 도 1의 아날로그 위상 고정 루프(Analog PLL)와 달리 분주기(N-divider)가 제거되고, 위상 주파수 검출기 대신 서브 샘플링 위상 검출기(SSPD: Sub-Sampling Phase Detector)로 구성되어 있다. 즉, 분주기를 제거하고, 기준주파수와 상대적으로 기준 주파수보다 매우 빠른 출력 주파수를 비교하여 기준 주파수의 상승 엣지(rising edge)에서 출력 주파수의 위상이 확인될 수 있도록 하여 전하 펌프(CP)에서 생기는 위상 잡음(PN)을 효과적으로 줄일 수 있다.
하지만, 아날로그 서브 샘플링 위상 고정 루프(Analog SSPLL)는 위상 잡음(PN) 측면에서는 우수한 성능으로 동작될 수 있지만, 루프 필터(LP)에 수동소자를 사용해야 한다는 점에서 저면적 설계가 어렵고, 전하 펌프(CP)와 아날로그 서브 샘플링 위상 검출기(SSPD)를 사용하기 때문에 선형성이 떨어지는 문제점이 있다.
상기와 같은 아날로그 서브 샘플링 위상 고정 루프(Analog SSPLL)의 선형성과 저면적 설계의 문제점을 보완하기 위하여 디지털 방식의 위상 고정 루프가 사용될 수 있다.
도 3은 D-플립플롭으로 위상 검출기를 구성한 디지털 위상 고정 루프를 나타낸 예시도이다. 도 3을 참조하면, 디지털 위상 고정 루프는 위상차에 따른 오차 신호를 검출하는 디지털 서브 샘플링 위상 검출기(Digital SSPD), 오차 신호에 대응되는 제어 코드를 생성하는 디지털 루프 필터(DLF: Digital Loop Filter), 제어 코드에 따른 출력 발진 신호를 제어하는 디지털 제어 발진기(DCO: Digitally Controlled Oscillator)가 포함된다.
상기와 같은 디지털 위상 고정 루프는 아날로그 서브 샘플링 위상 고정 루프(Analog SSPLL)과 달리 디지털 방식을 채용하여 선형성에 있어서 우수한 성능을 보이고, 루프 필터(LP)를 디지털 회로로 설계하여 매우 적은 면적으로 형성될 수 있는 장점이 있다. 다만, 위상 차이가 단순히 0과 1로 표현되므로 위상차에 따른 제어량이 일정하다는 점에서 큰 위상차이가 검출되는 경우에도 아날로그 서브 샘플링 위상 고정 루프(Analog SSPLL)보다 동기화 하는데 오랜 시간이 걸릴 수 있다는 문제점이 있다.
1. 대한민국 공개특허공보 제10-2010-0077548호 "위상동기회로" (2010.07.08 공개)
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 디지털 위상 고정 루프는 아날로그 서브 샘플링 위상 고정 루프의 특성곡선과 같이 구현되도록 하고자 함에 그 목적이 있다.
또한, 디지털 제어 방식에 따른 위상 고정 루프를 통해 우수한 선형성을 제공하고, 적은 면적을 사용할 수 있도록 함에 그 목적이 있다.
본 발명에서 이루고자 하는 기술적 목적들은 이상에서 언급한 사항들로 제한되지 않으며, 언급하지 않은 또 다른 기술적 과제들은 이하 설명할 본 발명의 실시 예들로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 고려될 수 있다.
본 발명의 일 실시 예로써, 디지털 위상 고정 루프가 제공될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프는 디지털 제어 코드(codeDLF)에 대응하여 출력 발진 신호(FDCO)를 제어하기 위한 디지털 제어 발진부(DCO: Digitally Controlled Oscillator), 기준 클럭 신호(FREF)와 출력 발진 신호(FDCO) 사이의 시간차를 검출하고, 시간차에 상응하는 오차 신호(codeTDC)가 출력되는 시간-디지털 변환부(TDC: Time to Digital Converter), 룩 업 테이블(Look Up Table)을 이용하여 오차 신호(codeTDC)에 대응되는 제어 신호(codeLUT)가 생성되는 제어 신호 생성부 및 제어 신호(codeLUT)가 누적되고, 누적된 제어 신호에 대응되는 디지털 제어 코드(codeDLF)가 생성되는 디지털 루프 필터부(Digital Loop Filter)가 포함될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 제어 신호 생성부에서는 룩 업 테이블을 통해 적용하고자 하는 특성 곡선(characteristic curve)을 이용하여 오차 신호(codeTDC)에 대응되는 특성 곡선의 출력 값이 제어 신호(codeLUT)로 생성될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 시간-디지털 변환부에는 복수의 인버터들 및 복수의 플립플롭들이 포함되고, 복수의 플립플롭들에서 기준 클럭 신호(FREF)의 상승 에지 시점에 출력 발진 신호(FDCO)가 복수의 인버터들에 의해 지연된 신호값으로 출력되도록 함으로써 시간차가 검출될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 시간-디지털 변환부에는 락 포인트(lock point)를 변경가능하도록 조정하기 위한 지연부가 더 포함될 수 있다.
본 발명의 일 실시 예로써, 디지털 위상 고정 루프의 구동 방법이 제공될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 구동 방법은 (a) 시간-디지털 변환부(TDC: Time to Digital Converter)에서 기준 클럭 신호(FREF)와 출력 발진 신호(FDCO) 사이의 시간차가 검출되고, 시간차에 상응하는 오차 신호(codeTDC)가 출력되는 단계, (b) 룩 업 테이블(Look Up Table)을 이용하여 오차 신호(codeTDC)에 대응되는 제어 신호(codeLUT)가 생성되는 단계, (c) 제어 신호(codeLUT)가 누적되고, 누적된 제어 신호에 대응되는 디지털 제어 코드(codeDLF)가 생성되는 단계 및 (d) 디지털 제어 코드(codeDLF)에 대응하여 출력 발진 신호(FDCO)가 제어되는 단계가 포함될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 구동 방법의 (b) 단계에서는 룩 업 테이블을 통해 적용하고자 하는 특성 곡선(characteristic curve)을 이용하여 오차 신호(codeTDC)에 대응되는 특성 곡선의 출력 값이 제어 신호(codeLUT)로 생성될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 구동 방법의 시간-디지털 변환부에는 복수의 인버터들 및 복수의 플립플롭들이 포함되고, 복수의 플립플롭들에서 기준 클럭 신호(FREF)의 상승 에지 시점에 출력 발진 신호(FDCO)가 복수의 인버터들에 의해 지연된 신호값으로 출력되도록 함으로써 시간차가 검출될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 구동 방법의 (a) 단계에는 시간-디지털 변환부의 락 포인트(lock point)를 변경가능하도록 조정하기 위한 단계가 더 포함될 수 있다.
한편, 본 발명의 일 실시 예로써, 전술한 방법을 구현하기 위한 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체가 제공될 수 있다.
이와 같이 본 발명의 디지털 위상 고정 루프는 룩 업 테이블을 사용하여 위상의 차이에 대한 특성 곡선이 형성될 수 있도록 하여 아날로그 서브 샘플링 위상 고정 루프의 동작이 구현될 수 있도록 하였다.
본 발명의 실시 예들에서 얻을 수 있는 효과는 이상에서 언급한 효과들로 제한되지 않으며, 언급하지 않은 또 다른 효과들은 이하의 본 발명의 실시 예들에 대한 기재로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확하게 도출되고 이해될 수 있다. 즉, 본 발명을 실시함에 따른 의도하지 않은 효과들 역시 본 발명의 실시 예들로부터 당해 기술분야의 통상의 지식을 가진 자에 의해 도출될 수 있다.
도 1은 아날로그 위상 고정 루프 회로 및 그 블록 다이어그램이 나타낸 예시도이다.
도 2는 아날로그 서브 샘플링 위상 고정 루프(Analog SSPLL)를 나타낸 예시도이다.
도 3은 D-플립플롭으로 위상 검출기를 구성한 디지털 위상 고정 루프를 나타낸 예시도이다.
도 4는 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프를 나타낸 예시도이다.
도 5는 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 시간-디지털 변환부를 나타낸 예시도이다.
도 6은 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프에 있어서, 시간-디지털 변환부의 타이밍 다이어그램을 나타낸 예시도이다.
도 7은 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프에 있어서, 제어 신호 생성부에서 이용되는 룩 업 테이블을 나타낸 예시도이다.
도 8은 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프에 있어서, 위상차와 제어 신호의 관계를 나타낸 예시도이다.
도 9는 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 동작 방법을 나타낸 순서도이다.
아래에서는 첨부한 도면을 참조하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 본 발명의 실시 예를 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 본 발명에 대해 구체적으로 설명하기로 한다.
본 발명에서 사용되는 용어는 본 발명에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 당 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서 본 발명에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 발명의 전반에 걸친 내용을 토대로 정의되어야 한다.
명세서 전체에서 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다. 또한, 명세서에 기재된 "...부", "모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어 또는 소프트웨어로 구현되거나 하드웨어와 소프트웨어의 결합으로 구현될 수 있다. 또한, 명세서 전체에서 어떤 부분이 다른 부분과 "연결"되어 있다고 할 때, 이는 "직접적으로 연결"되어 있는 경우뿐 아니라, "그 중간에 다른 소자를 사이에 두고" 연결되어 있는 경우도 포함한다.
이하 첨부된 도면을 참고하여 본 발명을 상세히 설명하기로 한다.
본 발명의 일 실시 예로써, 디지털 위상 고정 루프가 제공될 수 있다.
도 4는 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프를 나타낸 예시도이다.
도 4를 참조하면, 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프는 디지털 제어 코드(codeDLF)에 대응하여 출력 발진 신호(FDCO)를 제어하기 위한 디지털 제어 발진부(DCO: Digitally Controlled Oscillator), 기준 클럭 신호(FREF)와 출력 발진 신호(FDCO) 사이의 시간차를 검출하고, 시간차에 상응하는 오차 신호(codeTDC)가 출력되는 시간-디지털 변환부(TDC: Time to Digital Converter), 룩 업 테이블(Look Up Table)을 이용하여 오차 신호(codeTDC)에 대응되는 제어 신호(codeLUT)가 생성되는 제어 신호 생성부(200) 및 제어 신호(codeLUT)가 누적되고, 누적된 제어 신호에 대응되는 디지털 제어 코드(codeDLF)가 생성되는 디지털 루프 필터부(Digital Loop Filter)가 포함될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 디지털 제어 발진부(DCO)에서는 디지털 루프 필터부(300)에서 생성된 디지털 제어 코드(codeDLF)에 대응하여 출력 발진 신호(FDCO)가 제어될 수 있다. 출력 발진 신호(FDCO)의 주파수 및 위상은 본 발명의 디지털 위상 고정 루프가 사용되는 제어 시스템의 설계 요건에 따라 달라질 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 시간-디지털 변환부(TDC: Time to Digital Converter)에서는 기준 클럭 신호(FREF)와 디지털 제어 발진부(400)에서 제어된 출력 발진 신호(FDCO) 간 시간차를 검출하고, 시간차에 상응하는 오차 신호(codeTDC)가 디지털 코드로 표현되어 출력될 수 있다.
도 5는 본 발명의 일 실시 예에 따른 시간-디지털 변환부(100)의 회로도를 나타낸 것으로, 도 5를 참조하면 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 시간-디지털 변환부(100)에는 복수의 인버터(110)들 및 복수의 플립플롭(120)들이 포함되고, 복수의 플립플롭(120)들에서 기준 클럭 신호(FREF)의 상승 에지 시점에 출력 발진 신호(FDCO)가 복수의 인버터(110)들에 의해 지연된 신호값으로 출력되도록 함으로써 시간차가 검출될 수 있다. 다만, 도 5에 도시된 시간-디지털 변환부(100)는 예시적인 것으로 본 발명에서 사용되는 시간-디지털 변환부(100)는 도 5에 도시된 회로에 제한되지 않으며, 다양한 형태의 회로로 구현될 수 있다.
도 6은 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프에 있어서, 시간-디지털 변환부(100)의 타이밍 다이어그램을 나타낸 예시도이다. 도 6의 (a)를 참조하면 시간-디지털 변환부(100)에서는 출력 발진 신호(FDCO)보다 기준 클럭 신호(FREF)가 지연되는 경우(lagging) 지연된 시간차가 오차 코드로 생성될 수 있고, 도 6의 (b)를 참조하면 시간-디지털 변환부(100)에서는 도 6의 (a)와는 달리 출력 발진 신호(FDCO)보다 기준 클럭 신호(FREF)가 앞서는 경우(leading) 해당되는 시간차가 오차 코드로 생성될 수 있다. 즉, 시간-디지털 변환부(100)에서는 락 포인트(lock point)를 기준으로 출력 발진 신호(FDCO)보다 기준 클럭 신호(FREF)의 지연(lagging) 혹은 앞섬(leading)에 따른 오차 신호(codeTDC)가 생성될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 시간-디지털 변환부(100)에는 락 포인트(lock point)를 변경가능하도록 조정하기 위한 지연부가 더 포함될 수 있다. 전술한 바와 같이, 시간-디지털 변환부(100)에서는 락 포인트(lock point)를 기준으로 지연(lagging) 혹은 앞섬(leading)이 판단되는데, 지연부에서는 상기 락 포인트(lock point)가 조정될 수 있다. 상기 지연부는 다양한 형태의 회로로 구성될 수 있으며, 특정 형태로 제한되는 것이 아니다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 제어 신호 생성부(200)에서는 시간-디지털 변환부(100)에서 출력된 기준 클럭 신호(FREF)와 출력 발진 신호(FDCO) 간 시간차에 따른 오차 신호(codeTDC)가 룩 업 테이블에 따라 대응되는 제어 신호(codeLUT)로 생성될 수 있다. 즉, 제어 신호 생성부(200)에서는 룩 업 테이블을 통해 적용하고자 하는 특성 곡선(characteristic curve)을 이용하여 오차 신호(codeTDC)에 대응되는 특성 곡선의 출력 값이 제어 신호(codeLUT)로 생성될 수 있다.
도 7은 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프에 있어서, 제어 신호 생성부(200)에서 이용되는 룩 업 테이블을 나타낸 예시도이다. 도 7을 참조하면, 룩 업 테이블은 시간-디지털 변환부(100)에서 출력된 오차 신호(codeTDC)가 디지털 코드 형태로 TDC 출력 코드(211) 란에 기재되어 있고, 상기 디지털 코드로 표현된 오차 신호(codeTDC)에 대응되는 위상 차이(212)가 도(degree), 상기 위상 차이(212)에 대응되는 사인파(sine wave)의 값(213), 상기 사인파의 값(213)에 대응되는 출력 곡선의 제어값(214) 및 제어값을 양자화한 양자화된 출력(215)이 기재되어 있다.
즉, 본 발명의 제어 신호 생성부(200)에서는 생성하고자 하는 제어 신호(codeLUT)에 적용하기 위한 특성 곡선을 룩 업 테이블을 이용하여 오차 신호(codeTDC)에 대응되는 제어 신호(codeLUT)가 생성될 수 있다.
도 8은 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프에 있어서, 위상차와 제어 신호(codeLUT)의 관계를 나타낸 예시도이다. 도 8의 (a)에는 시간-디지털 변환부(100)에서 검출된 위상차와 시간-디지털 변환부(100)에서 상기 위상차에 상응하는 오차 신호(codeTDC)의 관계가 나타나 있다. 도 8의 (b)에는 상기 시간-디지털 변환부(100)에서 생성된 오차 신호(codeTDC)와 제어 신호 생성부(200)에서 생성된 제어 신호(codeLUT)의 관계가 사인파(sine wave) 형태로 나타나 있다. 즉, 사인파를 특성 곡선으로 적용하고자 하는 경우 도 8의 (b)와 같이 오차 신호(codeTDC)와 제어 신호(codeLUT)의 관계가 형성될 수 있다. 본 발명의 제어 신호 생성부(200)에서 적용하고자 하는 특성 곡선의 형태에는 제한이 없으며, 도 8의 (b)에 도시된 사인파는 예시적인 것으로 사인파 이외에도 다양한 형태의 특성 곡선이 적용될 수 있다.
본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 디지털 루프 필터부(300)에서는 제어 신호 생성부(200)에서 생성된 제어 신호(codeLUT)가 필터링됨으로써 디지털 제어 발진부(400)에 제공하기 위한 디지털 제어 코드(codeDLF)가 생성될 수 있다. 디지털 루프 필터부(300)는 이득을 제어하기 위한 회로는 물론 상기 디지털 제어 코드(codeDLF)를 생성하기 위한 다양한 회로로 구현될 수 있다.
본 발명의 일 실시 예로써, 디지털 위상 고정 루프의 구동 방법이 제공될 수 있다.
도 9는 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 구동 방법을 나타낸 순서도이다. 도 9를 참조하면, 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 구동 방법은 (a) 시간-디지털 변환부(TDC: Time to Digital Converter)에서 기준 클럭 신호(FREF)와 출력 발진 신호(FDCO) 사이의 시간차가 검출되고, 시간차에 상응하는 오차 신호(codeTDC)가 출력되는 단계(S100), (b) 룩 업 테이블(Look Up Table)을 이용하여 오차 신호(codeTDC)에 대응되는 제어 신호(codeLUT)가 생성되는 단계(S200), (c) 제어 신호(codeLUT)가 누적되고, 누적된 제어 신호에 대응되는 디지털 제어 코드(codeDLF)가 생성되는 단계(S300) 및 (d) 디지털 제어 코드(codeDLF)에 대응하여 출력 발진 신호(FDCO)가 제어(S400)되는 단계가 포함될 수 있다.
또한, 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 구동 방법의 (b) 단계에서는 룩 업 테이블을 통해 적용하고자 하는 특성 곡선(characteristic curve)을 이용하여 오차 신호(codeTDC)에 대응되는 특성 곡선의 출력 값이 제어 신호(codeLUT)로 생성될 수 있다.
또한, 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 구동 방법의 시간-디지털 변환부(100)에는 복수의 인버터들 및 복수의 플립플롭들이 포함되고, 복수의 플립플롭들에서 기준 클럭 신호(FREF)의 상승 에지 시점에 출력 발진 신호(FDCO)가 복수의 인버터들에 의해 지연된 신호값으로 출력되도록 함으로써 시간차가 검출될 수 있다.
또한, 본 발명의 일 실시 예에 따른 디지털 위상 고정 루프의 구동 방법의 (a) 단계에는 시간-디지털 변환부(100)의 락 포인트(lock point)를 변경가능하도록 조정하기 위한 단계가 더 포함될 수 있다.
본 발명의 일 실시예에 따른 디지털 위상 고정 루프의 구동 방법과 관련하여서는 전술한 디지털 위상 고정 루프에 대한 내용이 적용될 수 있다. 따라서, 방법과 관련하여, 전술한 디지털 위상 고정 루프에 대한 내용과 동일한 내용에 대하여는 설명을 생략하였다.
한편, 본 발명의 일 실시 예로써, 전술한 방법을 구현하기 위한 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체가 제공될 수 있다.
또한, 전술한 방법은 컴퓨터에서 실행될 수 있는 프로그램으로 작성 가능하고, 컴퓨터 판독 가능 매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다. 또한, 상술한 방법에서 사용된 데이터의 구조는 컴퓨터 판독 가능 매체에 여러 수단을 통하여 기록될 수 있다. 본 발명의 다양한 방법들을 수행하기 위한 실행 가능한 컴퓨터 프로그램이나 코드를 기록하는 기록 매체는, 반송파(carrier waves)나 신호들과 같이 일시적인 대상들은 포함하는 것으로 이해되지는 않아야 한다. 상기 컴퓨터 판독 가능 매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드 디스크 등), 광학적 판독 매체(예를 들면, 시디롬, DVD 등)와 같은 저장 매체를 포함할 수 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 예를 들어, 단일형으로 설명되어 있는 각 구성 요소는 분산되어 실시될 수도 있으며, 마찬가지로 분산된 것으로 설명되어 있는 구성 요소들도 결합된 형태로 실시될 수 있다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 시간-디지털 변환부 110 : 인터버
120 : 플립플롭 200 : 제어 신호 생성부
300 : 디지털 루프 필터부 400 : 디지털 제어 발진부

Claims (9)

  1. 디지털 위상 고정 루프에 있어서,
    디지털 제어 코드(codeDLF)에 대응하여 출력 발진 신호(FDCO)를 제어하기 위한 디지털 제어 발진부(DCO: Digitally Controlled Oscillator);
    기준 클럭 신호(FREF)와 상기 출력 발진 신호(FDCO) 사이의 시간차를 검출하고, 상기 시간차에 상응하는 오차 신호(codeTDC)가 출력되는 시간-디지털 변환부(TDC: Time to Digital Converter);
    룩 업 테이블(Look Up Table)을 통해 적용하고자 하는 특성 곡선(characteristic curve)을 이용하여 상기 오차 신호(codeTDC)에 대응되는 상기 특성 곡선의 출력 값이 제어 신호(codeLUT)로 생성되는 제어 신호 생성부; 및
    상기 제어 신호(codeLUT)가 누적되고, 상기 누적된 제어 신호에 대응되는 상기 디지털 제어 코드(codeDLF)가 생성되는 디지털 루프 필터부(Digital Loop Filter);가 포함되고,
    상기 디지털 제어 코드로 표현된 오차 신호(codeTDC)에 대응되는 위상 차이는,
    도(degree), 상기 위상 차이에 대응되는 사인파(sine wave)를 포함하는 복수의 파형, 상기 복수의 파형에 대응되는 출력 곡선의 제어값 및 상기 제어값을 양자화한 양자화된 출력으로 이루어지는 것을 특징으로 하는 디지털 위상 고정 루프.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 시간-디지털 변환부에는 복수의 인버터들 및 복수의 플립플롭들이 포함되고, 상기 복수의 플립플롭들에서 상기 기준 클럭 신호(FREF)의 상승 에지 시점에 상기 출력 발진 신호(FDCO)가 상기 복수의 인버터들에 의해 지연된 신호값으로 출력되도록 함으로써 상기 시간차가 검출되는 디지털 위상 고정 루프.
  4. 제 3 항에 있어서,
    상기 시간-디지털 변환부에는 락 포인트(lock point)를 변경가능하도록 조정하기 위한 지연부가 더 포함되는 디지털 위상 고정 루프.
  5. 디지털 위상 고정 루프의 구동 방법에 있어서,
    (a) 시간-디지털 변환부(TDC: Time to Digital Converter)에서 기준 클럭 신호(FREF)와 출력 발진 신호(FDCO) 사이의 시간차가 검출되고, 상기 시간차에 상응하는 오차 신호(codeTDC)가 출력되는 단계;
    (b) 룩 업 테이블(Look Up Table)을 통해 적용하고자 하는 특성 곡선(characteristic curve)을 이용하여 상기 오차 신호(codeTDC)에 대응되는 상기 특성 곡선의 출력 값이 제어 신호(codeLUT)로 생성되는 단계;
    (c) 상기 제어 신호(codeLUT)가 누적되고, 상기 누적된 제어 신호에 대응되는 디지털 제어 코드(codeDLF)가 생성되는 단계; 및
    (d) 상기 디지털 제어 코드(codeDLF)에 대응하여 상기 출력 발진 신호(FDCO)가 제어되는 단계;가 포함되고,
    상기 디지털 제어 코드로 표현된 오차 신호(codeTDC)에 대응되는 위상 차이는,
    도(degree), 상기 위상 차이에 대응되는 사인파(sine wave)를 포함하는 복수의 파형, 상기 복수의 파형에 대응되는 출력 곡선의 제어값 및 상기 제어값을 양자화한 양자화된 출력으로 이루어지는 것을 특징으로 하는 디지털 위상 고정 루프의 구동 방법.
  6. 삭제
  7. 제 5 항에 있어서,
    상기 시간-디지털 변환부에는 복수의 인버터들 및 복수의 플립플롭들이 포함되고, 상기 복수의 플립플롭들에서 상기 기준 클럭 신호(FREF)의 상승 에지 시점에 상기 출력 발진 신호(FDCO)가 상기 복수의 인버터들에 의해 지연된 신호값으로 출력되도록 함으로써 상기 시간차가 검출되는 디지털 위상 고정 루프의 구동 방법.
  8. 제 7 항에 있어서,
    상기 (a) 단계에는 상기 시간-디지털 변환부의 락 포인트(lock point)를 변경가능하도록 조정하기 위한 단계;가 더 포함되는 디지털 위상 고정 루프의 구동 방법.
  9. 제 5 항, 제 7 항 또는 제 8 항 중 어느 한 항의 방법을 구현하기 위한 프로그램이 기록된 컴퓨터로 판독 가능한 기록매체.
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