CN109104185B - 数字锁相环和数字锁相环的操作方法 - Google Patents

数字锁相环和数字锁相环的操作方法 Download PDF

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Abstract

本申请提供一种数字锁相环和数字锁相环的操作方法。所述数字锁相环包括数字鉴相器、数字环路滤波器、数字控制振荡器、第一分频器、第二分频器、抖动块和数字相位域滤波器，其中，所述第一分频器基于第一分频值对振荡信号的第二频率进行分频并且输出分频结果作为具有第三频率的分频信号，所述第二分频器基于第二分频值对振荡信号的第二频率进行分频并输出分频结果作为具有最终频率的输出信号，所述抖动块接收所述分频信号并且随着所述分频信号通过的周期基于预置样式对所述第一分频值执行抖动，并且所述数字相位域滤波器在相位域中对所述分频信号执行第二低通滤波并输出所述第二低通滤波的结果作为反馈信号。

Description

数字锁相环和数字锁相环的操作方法
相关申请的交叉引用
本申请要求于2017年6月21日在韩国知识产权局提交的韩国专利申请No.10-2017-0078746的优先权，该申请的全部内容以引用方式并入本文中。
技术领域
本文公开的本发明构思的示例实施例涉及一种数字电路。例如，至少一些示例实施例涉及数字锁相环和/或数字锁相环的操作方法。
背景技术
锁相环产生锁定到输入时钟的输出时钟。锁相环用于在半导体集成电路中传送时钟。随着半导体制造工艺的发展，半导体集成电路的电源电压可能会降低。而且，随着半导体制造工艺的发展，漏电流的允许范围可能会减小。由于上述限制，模拟方式的锁相环的设计更加困难。
为了解决模拟型锁相环设计中的困难，一直在研究替代模拟型锁相环的数字型锁相环。通常，对数字型锁相环的研究是以用数字元件代替模拟式锁相环的每一个元件的方式进行的。然而，在对利用数字元件替换的部分进行组合时可能会出现意想不到的问题。
发明内容
本发明构思的示例实施例提供由于抖动能够减小带内和带外噪声和/或杂散的数字锁相环，和/或数字锁相环的操作方法。
根据一些示例实施例，一种数字锁相环包括：数字鉴相器，其被构造为基于具有参考频率的参考信号的相位和具有第一频率的反馈信号的相位输出相位信息，使得所述相位信息指示所述反馈信号的相位相对于所述参考信号的相位是超前还是滞后；数字环路滤波器，其被构造为在频域中对所述相位信息执行第一低通滤波，并且所述数字环路滤波器被构造为输出所述第一低通滤波的结果作为数字码；数字控制振荡器，其被构造为输出具有第二频率的振荡信号，并且所述数字控制振荡器被构造为基于所述数字码来调整所述振荡信号的频率；第一分频器，其被构造为执行第一分频以基于第一分频值对所述振荡信号的所述第二频率进行分频，并且所述第一分频器被构造为输出所述第一分频的结果作为具有第三频率的分频信号；第二分频器，其被构造为执行第二分频以基于第二分频值对所述振荡信号的所述第二频率进行分频，并且所述第二分频器被构造为输出所述第二分频的结果作为具有最终频率的输出信号；抖动块，其被构造为在所述分频信号的周期中基于样式对所述第一分频值执行抖动；以及数字相位域滤波器，其被构造为在相位域中对所述分频信号执行第二低通滤波，并且所述数字相位域滤波器被构造为输出所述第二低通滤波的结果作为所述反馈信号。
根据一些示例实施例，一种数字锁相环包括：数字鉴相器，其被构造为基于具有参考频率的参考信号的相位和具有第一频率的反馈信号的相位输出相位信息，使得所述相位信息指示所述反馈信号的相位相对于所述参考信号的相位是超前还是滞后；数字环路滤波器，其被构造为在频域中对所述相位信息执行第一低通滤波，并且所述数字环路滤波器被构造为输出所述第一低通滤波的结果作为数字码；数字控制振荡器，其被构造为输出具有第二频率的振荡信号，并且所述数字控制振荡器被构造为基于所述数字码来调整所述振荡信号的频率；第一分频器，其被构造为执行第一分频以基于第一分频值对所述振荡信号的所述第二频率进行分频，并且所述第一分频器被构造为输出所述第一分频的结果作为具有第三频率的分频信号；第二分频器，其被构造为执行第二分频以基于第二分频值对所述振荡信号的所述第二频率进行分频，并且所述第二分频器被构造为输出所述第二分频的结果作为具有最终频率的输出信号；抖动块，其被构造为在所述分频信号的周期中基于样式对所述第一分频值执行抖动；数字相位域滤波器，其被构造为在相位域中对所述分频信号执行第二低通滤波，并且所述数字相位域滤波器被构造为输出所述第二低通滤波的结果作为滤波信号；以及第三分频器，其被构造为执行第三分频以基于第三分频值对所述滤波信号的频率进行分频，并且所述第三分频器被构造为输出所述第三分频的结果作为所述反馈信号。
根据一些示例实施例，一种数字锁相环的操作方法包括：在所述数字锁相环的数字鉴相器处，基于具有参考频率的参考信号的相位和具有第一频率的反馈信号的相位产生相位信息，使得所述相位信息指示所述反馈信号的相位相对于所述参考信号的相位是超前还是滞后；在所述数字锁相环的数字环路滤波器处，累加所述相位信息以产生数字码；在所述数字锁相环的数字控制振荡器处，基于所述数字码输出振荡信号；在所述数字锁相环的第一分频器处，对第一分频值执行抖动并基于所述第一分频值对所述振荡信号进行分频以输出分频信号；以及在所述数字锁相环的数字相位域滤波器处，对所述分频信号执行低通滤波以产生下一时钟周期的下一反馈信号。
附图说明
通过参考以下附图的以下描述，以上和其他对象和特征将变得显而易见，其中，除非另有说明，否则相同的附图标记在各附图中指代相同的部分，并且其中：
图1是示出根据本发明构思的一些示例实施例的数字锁相环的框图；
图2是示出根据本发明构思的一些示例实施例的数字锁相环的操作方法的流程图；
图3是示出在不存在数字相位域滤波器的情况下的振荡信号、分频信号以及参考信号的示例的时序图；
图4示出数字鉴相器输出的相位信息的平均值；
图5示出未提供数字相位域滤波器的数字锁相环的频率响应的示例；
图6是示出根据本发明构思的一些示例实施例的数字相位域滤波器的示例的框图；
图7示出在应用数字相位域滤波器之前和之后反馈信号的第一频率随时间的变化；
图8示出与图5相比噪声和杂散减少的示例；
图9示出通过数字相位域滤波器在相位域中改善数字锁相环的特性的示例；
图10示出根据本发明构思的一些示例实施例的数字鉴相器的示例；
图11是示出图10的鉴相器操作的示例的时序图；
图12示出根据本发明构思的一些示例实施例的数字环路滤波器的示例；
图13示出根据本发明构思的一些示例实施例的数字控制振荡器的示例；
图14是示出根据其他示例实施例的数字锁相环的框图；
图15是示出根据其他示例实施例的数字锁相环的框图；
图16是示出根据本发明构思的其他示例实施例的数字锁相环的框图；
图17是示出图16的数字锁相环的操作方法的流程图；
图18是示出根据本发明构思的其他示例实施例的数字锁相环的框图；
图19示出图18的数字锁相环的数字相位域滤波器的示例；
图20是示出根据本发明构思的其他示例实施例的数字锁相环的框图；
图21是示出图20的数字锁相环的操作方法的流程图；
图22是示出根据本发明构思的其他示例实施例的数字锁相环的框图；
图23是示出根据本发明构思的其他示例实施例的数字锁相环的框图；
图24是示出根据本发明构思的其他示例实施例的数字锁相环的框图；
图25是示出根据本发明构思的其他示例实施例的数字锁相环的框图；
图26是示出图25的数字锁相环的操作方法的流程图；
图27示出根据本发明构思的其他示例实施例的数字锁相环；
图28示出由抖动块来调制分频信号的第三频率的示例；以及
图29示出根据本发明构思的其他示例实施例的数字锁相环。
具体实施方式
以下，可以详细且清楚地将本发明构思的示例实施例描述为使得本领域的普通技术人员容易地实现本发明构思的程度。
图1是示出根据本发明构思的一些示例实施例的数字锁相环100的框图。
参照图1，数字锁相环100包括数字鉴相器110、数字环路滤波器120、数字控制振荡器130、自动频率校准器140、第一分频器150、第二分频器160、抖动(dithering)块170、数字相位域滤波器180。
数字鉴相器110可以从外部装置(未示出)接收参考信号REF，并且可以从数字相位域滤波器180接收反馈信号FEED。参考信号REF可以具有参考频率fref，并且反馈信号FEED可以具有第一频率f1。
数字鉴相器110可以比较参考信号REF和反馈信号FEED的相位。
例如，数字鉴相器110可以检测反馈信号FEED的相位(例如，上升沿或下降沿的相位)相对于参考信号REF相位(例如，上升沿或下降沿的相位)是超前还是滞后。又例如，数字鉴相器110可检测参考信号REF的相位相对于反馈信号FEED的相位是超前还是滞后。数字鉴相器110可以输出比较结果作为相位信息PI。
数字环路滤波器120可以从数字鉴相器110接收相位信息PI。
数字环路滤波器120可以在频域中对相位信息PI执行低通滤波。在概念上，数字环路滤波器120可以对相位信息PI的对应于通带的信息进行累加(或积分)。
数字环路滤波器120可以输出低通滤波结果作为数字码DC。数字码DC可以包括两位或更多位。例如，数字环路滤波器120可以用特定数量的位表示累加结果，并且可以输出特定数量的位作为数字码DC。数字码DC的两位或更多位可以通过不同的路径分别传送到数字控制振荡器130。
数字控制振荡器130输出振荡信号DCO。振荡信号DCO可以具有第二频率f2。在开始锁定的开始，数字控制振荡器130可以根据从自动频率校准器140输出的校准信号CAL来调整振荡信号DCO的第二频率f2。此后，数字控制振荡器130可以另外根据数字码DC来调整振荡信号DCO的第二频率f2。
例如，数字控制振荡器130可以根据校准码CAL以第一单位调整振荡信号DCO的第二频率f2。数字控制振荡器130可以根据数字码DC以第二单位调整振荡信号DCO的第二频率f2。第二单位可以比第一单位小。
自动频率校准器140接收参考信号REF和反馈信号FEED。在开始锁定的开始，自动频率校准器140可以根据参考信号REF和反馈信号FEED之间的频率(或相位)差来输出校准信号CAL。自动频率校准器140可以以第一单元调整振荡信号DCO的第二频率f2，以允许反馈信号FEED在开始锁定的开始更快地跟随参考信号REF。
第一分频器150接收振荡信号DCO。第一分频器150可以根据第一分频值M1来对振荡信号DCO的第二频率f2进行分频。第一分频器150可以输出分频结果作为分频信号DIV。分频信号DIV可以具有通过根据第一分频值M1对第二频率f2进行分频而获得的第三频率f3。例如，第一分频值M1可以被(例如，预先)存储在第一分频器150的存储装置151中，或者可以从外部装置(未示出)或数字锁相环100的任何其他元件加载到存储装置151上。
第二分频器160接收振荡信号DCO。第二分频器160可以根据第二分频值M2来对振荡信号DCO的第二频率f2进行分频。第二分频器160可以输出分频结果作为输出信号OUT。输出信号OUT可以具有通过根据第二分频值M2对第二频率f2进行分频而获得的输出频率(fout)。例如，第二分频值M2可以被(例如，预先)存储在第二分频器160的存储装置161中，或者可以从外部装置(未示出)或者数字锁相环100的任何其他元件加载到存储装置161上。
抖动块170可以接收分频信号DIV。随着分频信号DIV的时钟周期的推进，抖动块170可以通过使用控制码“K”对第一分频值M1执行抖动。例如，抖动块170可以周期性地执行抖动或者根据特定样式执行抖动，使得第一分频值M1随时间的平均值为不是整数的值(例如，具有小数点的值)。
控制码“K”可以包括两位或更多位。例如，抖动块170可以是基于分频信号DIV和控制码“K”执行抖动的Δ-Σ调制器。控制码“K”可以被(例如，预先)存储在抖动块170的存储装置171中，或者可以从外部装置(未示出)或数字锁相环100的任何其他元件被加载到存储装置171上。
数字相位域滤波器180可以接收分频信号DIV。数字相位域滤波器180可以在相位域中对分频信号DIV执行低通滤波。例如，相位域可以是这样一个域，其中相对于分频信号DIV的中心频率(例如，第三频率f3)表示每个频率的功率。在相位域中，频率轴可以用对数刻度表示，即对应于相位。频率轴可以表示呈指数增大的频率。数字相位域滤波器180可以输出滤波结果作为反馈信号FEED。
抖动块170可以增加数字锁相环100的锁定速度，由此提高数字锁相环100的性能。然而，抖动块170对第一分频值M1执行抖动可以引起相位域中的带内噪声以及带外噪声和杂散。特别地，带外杂散可以导致在数字锁相环100中周期性释放锁定的非线性。
为解决该问题，根据本发明构思的至少一些示例实施例的数字锁相环100包括数字相位域滤波器180。数字相位域滤波器180在相位域中执行低通滤波，因此抑制由抖动块170产生的噪声和杂散。这可能意味着数字锁相环100的可靠性得到改善。
在一些示例实施例中，可以可选地从数字锁相环100中省略自动频率校准器140，或者可以将自动频率校准器140与数字控制振荡器130进行结合。在不包括自动频率校准器140的情况下，数字控制振荡器130可以在没有校准信号CAL的情况下根据数字码DC调整振荡信号DCO的频率。
图2是示出根据本发明构思的一些示例实施例的数字锁相环100的操作方法的流程图。
参照图1和图2，在操作S110中，数字鉴相器110可以检测反馈信号FEED相对于参考信号REF的相位超前或相位滞后。输出检测结果作为相位信息PI。
在操作S120中，数字环路滤波器120可以累加检测结果。例如，数字环路滤波器120可以累加从数字鉴相器110输出的相位信息PI。可以输出累加结果作为数字码DC。
在操作S130中，数字控制振荡器130可以根据累加结果来控制振荡信号DCO。例如，数字控制振荡器130可以根据数字码DC来控制振荡信号DCO的第二频率f2。
例如，在反馈信号FEED的相位相对于参考信号REF的相位超前的情况下，数字控制振荡器130可以根据数字码DC来减小振荡信号DCO的第二频率f2。在反馈信号FEED的相位相对于参考信号REF的相位滞后的情况下，数字控制振荡器130可以根据数字码DC来增大振荡信号DCO的第二频率f2。
在操作S140中，第一分频器150可以应用来自抖动块170的分数抖动(fractionaldithering)，并且可以对振荡信号DCO的第二频率f2进行分频。可以输出分频结果作为具有第三频率f3的分频信号DIV。
在操作S150中，数字相位域滤波器180可以在相位域中对分频信号DIV执行低通滤波。
可以通过数字相位域滤波器180的滤波来抑制由抖动产生的噪声和杂散。可以输出数字相位域滤波器180的滤波结果作为反馈信号FEED。
在操作S160中，将反馈信号FEED反馈到数字鉴相器110。
图3是示出在不存在数字相位域滤波器180的情况下振荡信号DCO、分频信号DIV和参考信号REF的示例的时序图。
参照图1和图3，振荡信号DCO的频率可以是参考信号REF的频率的四倍。也就是说，假定基于“4”对第一分频器150的第一分频值M1进行抖动。
在第一间隔中，第一分频值M1可以是“4”。分频信号DIV可能受数字控制振荡器130的跳动(jitter)的影响。因此，可以根据由第一跳动J1表示的相对于第一时间点T1的高斯概率来定位分频信号DIV的上升沿。参考信号REF可能受到参考信号REF的信号源的跳动的影响。因此，可以根据由第二跳动J2表示的相对于第一时间点T1的高斯概率来定位参考信号REF的上升沿。
在第二间隔中，第一分频值M1可以是“4”。因此，可以分别根据由第一跳动J1和第二跳动J2表示的相对于第二时间点T2的高斯概率来定位分频信号DIV和参考信号REF的上升沿。在第二间隔之后，第一分频值M1可以被抖动为“5”。即，分频信号DIV的频率可以是振荡信号DCO的频率的1/5。
因此，分频信号DIV和参考信号REF的上升沿的参考点的位置可改变。参考信号REF可以根据由第二跳动J2表示的相对于第四时间点T4的高斯概率来定位。分频信号DIV可以根据由第一跳动J1表示的相对于第五时间点T5的高斯概率来定位。即，通过抖动，分频信号DIV和参考信号REF的参考点之间可出现时间差ΔT。
图4示出数字鉴相器110输出的相位信息PI的平均值AVG(PI)。在图4中，横轴表示时间差ΔT，纵轴表示平均值AVG(PI)。
参照图1、图3和图4，当反馈信号FEED的相位相对于参考信号REF的相位滞后时，相位信息PI可以是高电平。当反馈信号FEED的相位相对于参考信号REF的相位超前时，相位信息PI可以是低电平。
在图3的第一间隔和第二间隔中，根据高斯概率的分频信号DIV的上升沿的位置和根据高斯概率的参考信号REF的上升沿的位置彼此重叠。也就是说，在未通过抖动调整第一分频值M1的第一间隔和第二间隔中，反馈信号FEED的相位可以相对于参考信号REF的相位超前或滞后第一跳动J1和第二跳动J2。
也就是说，时间差ΔT可以在由第一跳动J1和第二跳动J2表示的误差范围内，并且可以通过跟随数字锁相环(PLL)的相位来修正。因此，在计算相位信息PI随时间的平均值AVG(PI)的情况下，如图4所示，在未通过抖动调整第一分频值M1的第一间隔和第二间隔中，平均值AVG(PI)可以表现为在高电平和低电平之间具有线性。
相反，在第二间隔之后在通过抖动调整第一分频值M1的情况下，根据高斯概率的分频信号DIV的上升沿的位置和根据高斯概率的参考信号REF的上升沿的位置彼此不重叠。因此，当通过抖动调整第一分频值M1时，相位信息PI总是呈现为高电平或低电平。此外，平均值AVG(PI)始终显示为高电平或低电平。
也就是说，当通过抖动(即周期性地或根据特定样式)调整第一分频值M1时，可能发生锁定被释放的事件。而且，如图4所示，如果在第二间隔之后通过抖动调整第一分频值M1，则时间差ΔT超出线性范围并且进入非线性范围。因此，非线性区被包括在数字锁相环100的操作区中。在非线性区被包括在操作区中的情况下，数字锁相环100的性能会降低。
图5示出未提供数字相位域滤波器180的数字锁相环的频率响应的示例。在图5中，横轴表示频率“F”，纵轴表示功率“P”。
参照图5，频率响应关于中心频率CF对称。当数字锁相环工作在非线性区时，可能存在多个杂散SPUR。
为了允许数字锁相环在非线性区中操作并且防止产生噪声和杂散SPUR，根据本发明构思的至少一些实施例的数字锁相环100(参考图1)包括数字相位域滤波器180。数字相位域滤波器180可以在相位域中执行低通滤波。相位域中的低通滤波可以抑制时间差ΔT进入非线性区，从而可以抑制噪声和杂散SPUR。
图6是示出根据本发明构思的至少一些示例实施例的数字相位域滤波器180的示例的框图。
参照图1和图6，数字相位域滤波器180包括第二数字鉴相器181、第二数字环路滤波器182和第二数字控制振荡器183。第二数字鉴相器181可以检测反馈信号FEED和分频信号DIV的相位差。
第二数字鉴相器181可以具有与数字鉴相器110相同的结构，或者可以具有与数字鉴相器110不同的结构。第二数字环路滤波器182可以具有与数字环路滤波器120相同的结构，或者可以具有与数字环路滤波器120不同的结构。第二数字环路滤波器182与数字环路滤波器120的带宽、阶数和品质因数可以相同或不同。
第二数字控制振荡器183可以具有与数字控制振荡器130相同的结构，或者可以具有与数字控制振荡器130不同的结构。第二数字控制振荡器183的频率范围可以与数字控制振荡器130的频率范围相同或不同。第二数字控制振荡器183的频率范围可以低于数字控制振荡器130的频率范围。第二数字控制振荡器183的功耗可以小于数字控制振荡器130的功耗。
第二数字鉴相器181、第二数字环路滤波器182和第二数字控制振荡器183可以构成数字锁相环，其输出具有与分频信号DIV相同的频率的反馈信号FEED。锁相环在特定时间(例如，第二数字环路滤波器182的积分时间)之后跟随参考信号(这里为分频信号DIV)的相位。因此，锁相环起到抑制输出信号(这里为反馈信号FEED)的相位变化的相位域的低通滤波器的作用。
图7示出在应用数字相位域滤波器180之前和之后反馈信号FEED的第一频率f1随时间的变化。在图7中，横轴表示时间“T”，纵轴表示频率“F”。第一线L1表示在应用数字相位域滤波器180之前反馈信号的频率。第二线L2表示应用了数字相位域滤波器180时反馈信号FEED的第一频率f1。
参照图1和图7，第一线L1被示出为相对于中心频率CF周期性地(或根据样式)大幅改变。第一线L1可由于数字锁相环100的锁定被周期性地(或根据样式)释放的事件而改变。
第二线L2显示相对于中心频率CF的变化小于第一线L1。如果应用数字相位域滤波器180，则数字锁相环100仅在线性区中操作而不进入非线性区。相应地，可以跟随中心频率CF，即，参考信号REF的参考频率fref，同时不像第一线L1中那样释放锁定。
图8示出与图5相比噪声和杂散SPUR降低的示例。
参照图8，在图8中，横轴表示频率“F”，纵轴表示功率“P”。第三线L3示出与图5所示相同的频率响应，并且第四线L4示出当应用数字相位域滤波器180时数字锁相环100的频率响应。在第四线L4的情况下，与第三线L3相比，带内杂散SPUR改善了多达35dB。
图9示出通过数字相位域滤波器在相位域中改善数字锁相环的特性的示例。
参照图9，在图9中，横轴表示以对数刻度增大的频率“F”，纵轴表示与参考信号REF相关联的输出信号OUT的噪声的功率“P”。
第五线L5示出未应用数字相位域滤波器的数字锁相环的噪声特性。第六线L6示出应用了数字相位域滤波器180的数字锁相环100的噪声特性。如图9所示，如果应用根据本发明构思的一些示例实施例的数字相位域滤波器180，则带内和带外的噪声和杂散减少。
数字到时间转换器(DTC)可以用于通过第一分频值M1(参考图1)的抖动来减少噪声和杂散。数字到时间转换器在补偿逻辑的控制下调整分频信号DIV的滞后量，使得时间差ΔT(参照图3)移位到线性区(参照图4)。
数字到时间转换器的总滞后量可以与参考信号REF的一个周期相同。为了满足该参考，需要用于计算或设定滞后量的补偿电路。而且，补偿电路需要补偿时间来计算或设定滞后量。也就是说，如果使用数字到时间转换器，则需要额外的复杂补偿电路，并且在数字锁相环开始操作之后，输出信号OUT在补偿时间之后跟随参考信号REF。
相反，根据本发明构思的至少一些示例实施例，数字相位域滤波器180可以具有与锁相环相同的结构，因此被简单地实现。而且，如果应用数字相位域滤波器180，则在数字锁相环100开始操作之后，输出信号OUT立即跟随参考信号REF。与使用数字到时间转换器时相比，使用数字相位域滤波器180的数字锁相环100具有更低的复杂性和更快的锁定速度。
图10示出根据本发明构思的一些示例实施例的数字鉴相器110的示例。
参考图10，数字鉴相器110可以包括第一触发器111、第二触发器112、逻辑门113和锁存器114。第一触发器111、第二触发器112、逻辑门113和锁存器114可以构成Bang-Bang数字鉴相器。
可以将电源电压VCC(即，逻辑高)提供给第一触发器111的输入“D”。可以将参考信号REF传送到第一触发器111的时钟输入。可以将电源电压VCC(即，逻辑高)提供给第二触发器112的输入“D”。可以将反馈信号FEED传送到第二触发器112的时钟输入。第一触发器111的输出“Q”可以是上信号UP。第二触发器112的输出“Q”可以是下信号DOWN。可以不使用第一触发器111和第二触发器112的倒相输出/Q。
逻辑门113可以接收上信号UP和下信号DOWN。逻辑门113可以对上信号UP和下信号DOWN执行“与”运算。可以将逻辑门113的输出传送到第一触发器111和第二触发器112的复位输入“R”作为复位信号RST。
锁存器114可以存储上信号UP和下信号DOWN。例如，锁存器114可以与参考信号REF或反馈信号FEED同步地存储上信号UP和下信号DOWN。锁存器114可以输出上信号UP和下信号DOWN中的一个、上信号UP和下信号DOWN的组合或上信号UP和下信号DOWN作为相位信息PI。
图11是示出图10的鉴相器操作的示例的时序图。
参照图10和图11，示出了参考信号REF、反馈信号FEED、上信号UP、下信号DOWN和复位信号RST。在第一间隔中，反馈信号FEED的相位可以相对于参考信号REF的相位超前。
在反馈信号FEED的上升沿处，作为第二触发器112的输出的下信号DOWN转变为高电平。在参考信号REF的上升沿处，作为第一触发器111的输出的上升信号UP转变为高电平。如果上信号UP和下信号DOWN都处于高电平，则复位信号RST转变为高电平。如果复位信号RST转变为高电平，则上信号UP和下信号DOWN都被重置为低电平。
下信号DOWN可以是与反馈信号FEED的上升沿同步地转变为高电平的脉冲信号，并且根据复位信号RST的激活而转变为低电平。上信号UP可以是与参考信号REF的上升沿同步地转变为高电平的脉冲信号，并且根据复位信号RST的激活而转变为低电平。由于在第一间隔中反馈信号FEED的相位相对于参考信号REF的相位超前，因此下信号DOWN的脉冲宽度可以大于上信号UP的脉冲宽度。
在第二间隔中，反馈信号FEED的相位可以相对于参考信号REF的相位滞后。因此，在第二间隔中，下信号DOWN的脉冲宽度可以小于上信号UP的脉冲宽度。在第三间隔中，反馈信号FEED的相位和参考信号REF的相位彼此一致。因此，在第三间隔中，下信号DOWN的脉冲宽度与上信号UP的脉冲宽度彼此一致。锁存器114可以与参考信号REF或反馈信号FEED同步地存储上信号UP和/或下信号DOWN。
在一些示例实施例中，假定锁存器114与反馈信号FEED同步地存储上信号UP和/或下信号DOWN。在第一间隔中，当反馈信号FEED相对于参考信号REF超前时，锁存器114可存储“01”作为上信号UP和下信号DOWN。在第二间隔中，当反馈信号FEED相对于参考信号REF滞后时，锁存器114可以存储“11”作为上信号UP和下信号DOWN。
在一些示例实施例中，锁存器114可以与参考信号REF同步地存储上信号UP和/或下信号DOWN。在第一间隔中，当反馈信号FEED相对于参考信号REF超前时，锁存器114可将“11”存储为上信号UP和下信号DOWN。在第二间隔中，当反馈信号FEED相对于参考信号REF滞后时，锁存器114可将“10”存储为上信号UP和下信号DOWN。
锁存器114可以输出上信号UP和下信号DOWN、上信号UP和下信号DOWN中的一者或者上信号UP和下信号DOWN的组合作为相位信息PI。例如，锁存器114可以计算上信号UP和下信号DOWN的脉冲宽度之间的差，并且可以输出计算结果作为相位信息PI。
图12示出根据本发明构思的一些示例实施例的数字环路滤波器120的示例。在一些示例实施例中，图6的第二数字环路滤波器182可以具有与图12所示相同的结构。
参照图1和图12，数字环路滤波器120可以包括第一放大器121、第二放大器122、累加器123和加法器126。
第一放大器121可以将积分增益KI应用到相位信息PI，并且可以将应用结果输出到加法器126。第二放大器122可以将比例增益KP应用于相位信息PI，并且可以将结果输出到累加器123。累加器123可以包括延迟器124和累加器加法器125。
累加器加法器125可以对第二放大器122的输出和延迟器124的输出进行相加。累加器加法器125的输出被传送到加法器126和延迟器124。延迟器124可以延迟累加器加法器125的输出，以便被反馈到累加器加法器125。
加法器126可以对第一放大器121的输出和累加器123的输出进行相加，并且可以输出相加结果作为数字码DC。在一个实施例中，第一放大器121、第二放大器122、累加器123和加法器126可以与参考信号REF或反馈信号FEED同步操作。
比例增益KP与积分增益KI的比率可以确定数字环路滤波器120的特性，例如品质因数。比例增益KP和积分增益KI的值的大小可以确定数字环路滤波器120的带宽。例如，带宽可以随着比例增益KP和积分增益KI的值变大而增加。随着比例增益KP和积分增益KI的值变小，带宽可以减小。
图13示出根据本发明构思的至少一些示例实施例的数字控制振荡器130的示例。
参照图1和图13，数字控制振荡器130包括第一电流源131、第二电流源132、第一开关133、第二开关134、电流偏置块135和反相器136。
第一电流源131连接在提供有电源电压VCC的节点和第一开关133之间。各个第一电流源131可以分别与各个第一开关133连接。各个第一开关133可以分别通过数字码DC的各个位来控制。也就是说，数字码DC可以调整各个第一电流源131当中向反相器136提供电流的电流源的数量。
第二电流源132连接在提供有电源电压VCC的节点和第二开关134之间。各个第二电流源132可以分别与各个第二开关134连接。各个第二开关134可以分别通过校准信号CAL的各个位来控制。也就是说，校准信号CAL可以调整各个第二电流源132当中向反相器136提供电流的电流源的数量。
电流偏置块135可以分别调整第一电流源131和第二电流源132的电流量。各个第一电流源131提供的电流量可以相同或不同。各个第二电流源132提供的电流量可以相同或不同。各个第二电流源132中的每一个提供的电流量可以大于各个第一电流源131中的每一个提供的电流量。
可以用各个第一电流源131当中由第一开关133选择的电流源和各个第二电流源132当中由第二开关134选择的电流源向反相器136提供电流。反相器136可以基于所提供的电流来操作。如果电流量增加，则反相器136可以以更高的频率操作，并且如果电流量减小，反相器136可以以更低的频率操作。各个反相器136之间的节点之一可以输出振荡信号DCO。各个反相器136可以构成环形振荡器。
图14是示出根据其他示例实施例的数字锁相环200的框图。
参照图14，数字锁相环200包括数字鉴相器210、数字环路滤波器220、数字控制振荡器230、自动频率校准器240、第一分频器250、第二分频器260、抖动块270、数字相位域滤波器280和第三分频器290。
第一分频器250可以将第一分频值M1存储在存储装置251中。第二分频器260可以将第二分频值M2存储在存储装置261中。抖动块270可以将控制码“K”存储在存储装置271中。第三分频器290可以将第三分频值M3存储在存储装置291中。
与图1相比，数字锁相环200还包括第三分频器290。数字相位域滤波器280可以输出滤波信号FIL。第三分频器290可以用第三分频值M3对滤波信号FIL进行分频。第三分频器290可以输出分频结果作为反馈信号FEED。例如，第三分频值M3可以被(例如，预先)存储在第三分频器290的存储装置291中，或者可以从外部装置(未示出)或数字锁相环200的任何其他元件加载到存储装置291上。
第一分频器250的第一分频值M1与第三分频器290的第三分频值M3的乘积可以与图1的第一分频器150的第一分频值M1相同。如果由第三分频器290将第三分频值M3应用到数字锁相环200，第一分频器250的第一分频值M1可以相对于图1的第一分频器150的第一分频值M1减小。
如果第一分频值M1减小，则第一分频器250输出的分频信号DIV的频率高于图1的第一分频器150的分频信号DIV的频率。因此，通过抖动块270的抖动添加跳动、噪声或杂散的频带高于通过图1的抖动块170的抖动添加跳动、噪声或杂散的频带。
因此，从第一分频器250输出的分频信号DIV的跳动、噪声或杂散被数字相位域滤波器280(具体地，第二数字环路滤波器182(参考图6))抑制的程度大于从图1第一分频器150输出的分频信号DIV的跳动、噪声或杂散被数字相位域滤波器180(具体地，第二数字环路滤波器182(参考图6))抑制的程度。
在提供第三分频器290的情况下，在数字锁相环200中可以更容易地抑制由抖动块270的抖动添加的跳动、噪声或杂散。这可能意味着数字锁相环200的噪声得到进一步抑制并且操作性能进一步提高。
图15是示出根据其他示例实施例的数字锁相环300的框图。
参照图15，数字锁相环300包括数字鉴相器310、数字环路滤波器320、数字控制振荡器330、自动频率校准器340、第一分频器350、第二分频器360、抖动块370、数字相位域滤波器380、第三分频器390和逻辑301。
第一分频器350可以将第一分频值M1存储在存储装置351中。第二分频器360可以将第二分频值M2存储在存储装置361中。抖动块370可以将控制码“K”存储在存储装置371中。第三分频器390可以将第三分频值M3存储在存储装置391中。
与图14的数字锁相环200相比，数字锁相环300还包括逻辑301。逻辑301可以调整第一分频器350的第一分频值M1、第二分频器360的第二分频值M2和第三分频器390的第三分频值M3中的至少一个。
例如，逻辑301可以根据内部给定的算法来调整第一分频值M1至第三分频值M3中的至少一个。逻辑301可以根据外部装置的请求或根据用户的操纵来调整第一分频值M1至第三分频值M3中的至少一个。
在一些示例实施例中，第一分频值M1和第三分频值M3的乘积可以保持不变。在逻辑301增大或减小第一分频值M1的情况下，逻辑301可减小或增大第三分频值M3，使得第一分频值M1和第三分频值M3的乘积保持不变。
如果第一分频值M1增加并且第三分频值M3减小，则分频信号DIV的频率可能变低。因此，数字相位域滤波器380的第二数字控制振荡器183(参考图6)的功耗可降低。如果第一分频值M1减小并且第三分频值M3增加，则分频信号DIV的频率可能变高。相应地，如参照图14所述，在数字相位域滤波器380中抑制的噪声或杂散的比例或量可能进一步增加。
图16是示出根据本发明构思的其他示例实施例的数字锁相环400的框图。
参照图16，数字锁相环400包括数字鉴相器410、数字环路滤波器420、数字控制振荡器430、自动频率校准器440、第一分频器450、第二分频器460、抖动块470、数字相位域滤波器480、第三分频器490、逻辑401和误差检测器402。
第一分频器450可以将第一分频值M1存储在存储装置451中。第二分频器460可以将第二分频值M2存储在存储装置461中。抖动块470可以将控制码“K”存储在存储装置471中。第三分频器490可以将第三分频值M3存储在存储装置491中。
与图15的数字锁相环300相比，数字锁相环400还包括误差检测器402。误差检测器402可以从相位信息PI中检测误差。例如，该误差可以表示与参考信号REF相关联的输出信号OUT的误差。该误差可以表示在将输出信号OUT锁定到参考信号REF时添加到输出信号OUT的噪声或杂散。
例如，误差检测器402可以通过计算相位信息PI的累加和或累加平均值或通过对相位信息PI的特定时钟周期的值和该特定时钟周期的前一个时钟周期的值进行比较来检测误差。误差检测器402可以输出表示检测到的误差的误差信息EI。误差信息EI可以将当前时钟周期期间或特定数量的近期时钟周期期间的误差或累积误差表示为值。
逻辑401可以从误差检测器402接收误差信息EI。逻辑401可以根据误差信息EI来调整第一分频值M1至第三分频值M3中的至少一个。具体而言，逻辑401可以根据误差信息EI来调整第一分频值M1和第三分频值M3，同时保持第一分频值M1和第三分频值M3的乘积不变。
图17是示出图16的数字锁相环400的操作方法的流程图。
参照图16和图17，在操作S210中，误差检测器402可以检测误差信息EI。检测到的误差信息EI可以被传送到逻辑401。在操作S220中，逻辑401确定当前操作模式是否是省电模式。如果当前操作模式是省电模式，则执行操作S250。如果当前操作模式不是省电模式，则执行操作S230。
如果当前操作模式是正常模式，则在操作S230中，逻辑401可以将误差信息EI与阈值进行比较。阈值可以被(例如，预先)存储在逻辑401中。阈值可以是由外部装置或用户在逻辑401中设置的值。如果误差信息EI不小于阈值，则逻辑401可以保持正常模式并且可以不改变操作模式。
如果误差信息EI小于阈值，则在操作S240中，逻辑401可以允许数字锁相环400进入省电模式。例如，在保持第一分频值M1和第三分频值M3的乘积不变的同时，逻辑401可以减小第三分频值M3并且可以增加第一分频值M1。如果第一分频值M1增加并且第三分频值M3减小，则数字相位域滤波器480的第二数字控制振荡器183(参考图6)的功耗可降低。
如果当前操作模式是省电模式，则在操作S250中，逻辑401可以确定误差信息EI是否等于或大于阈值。如果误差信息EI小于阈值，则逻辑401可以保持省电模式并且可以不改变操作模式。如果误差信息EI等于或大于阈值，则逻辑401可以进入正常模式。例如，逻辑401可以重置第一分频值M1和第三分频值M3。
在实施例中，在图15和图16中给出关于逻辑301或401调整第一分频值M1至第三分频值M3中的至少一个的描述。除了以上描述之外，逻辑301或401可以逐步调整第一分频值M1至第三分频值M3中的至少一个。例如，在图16中，逻辑401可以根据误差信息EI的值所属的范围来逐步调整(例如，增大或减小)第一分频值M1和第三分频值M3。
在一些示例实施例中，可以在数字锁相环400工作的一个时钟周期(例如，参考信号REF或反馈信号FEED的时钟周期)期间执行图17所示的操作。在下一个时钟周期中，逻辑401可以根据图17中所示的流程图来选择操作模式。
在其他示例实施例中，误差检测器402可以累加数字锁相环400操作的特定数量的时钟周期期间的误差信息EI。逻辑401可以根据累加的误差信息EI来选择操作模式。也就是说，在参考信号REF或反馈信号FEED的特定数量的时钟周期期间，可以执行一次操作模式的选择。
如上所述，如果误差信息EI小于阈值，则逻辑401可以允许数字锁相环400进入省电模式。如果误差信息EI等于或大于阈值，则逻辑401可以允许数字锁相环400进入正常模式。
术语“正常模式”和“省电模式”用于区分数字锁相环400的操作模式，并且不旨在限制本发明构思的示例实施例的范围和精神。例如，就抑制更多噪声而言，“正常模式”可被称为“噪声抑制模式”，而不是“省电模式”。此外，与“噪声抑制模式”相比，“省电模式”可以被称为“正常模式”。
图18是示出根据本发明构思的其他示例实施例的数字锁相环500的框图。
参照图18，数字锁相环500包括数字鉴相器510、数字环路滤波器520、数字控制振荡器530、自动频率校准器540、第一分频器550、第二分频器560、抖动块570、数字相位域滤波器580、第三分频器590和逻辑501。
第一分频器550可以将第一分频值M1存储在存储装置551中。第二分频器560可以将第二分频值M2存储在存储装置561中。抖动块570可以将控制码“K”存储在存储装置571中。第三分频器590可以将第三分频值M3存储在存储装置591中。
与图15的数字锁相环300相比，逻辑501可以不调整数字锁相环500中的第一分频值M1至第三分频值M3。数字锁相环500的逻辑501可以控制数字相位域滤波器580。
图19示出图18的数字锁相环500的数字相位域滤波器580的示例。
参照图18和图19，数字相位域滤波器580包括第二数字鉴相器581、第二数字环路滤波器582和第二数字控制振荡器583。
第二数字鉴相器581和第二数字控制振荡器583可以与参考图6描述的第二数字鉴相器181和第二数字控制振荡器183相同地操作，因此省略其说明。第二数字环路滤波器582可以包括第一放大器584和第二放大器585、加法器589和累加器586。累加器586可以包括累加器加法器587和延迟器588。第二数字环路滤波器582可以与参照图6和图12描述的第二数字环路滤波器182相同地操作，因此省略其说明。
逻辑501可以调整第一放大器584的比例增益KP和第二放大器585的积分增益KI。例如，逻辑501可以增大或减小比例增益KP和积分增益KI，同时保持比例增益KP与积分增益KI的比率不变。
如果比例增益KP和积分增益KI增加，则第二数字环路滤波器582的带宽增加。如果带宽增加，则关于分频信号DIV和滤波信号FIL的相位差的更多部分信息可以通过第二数字环路滤波器582传送到第二数字控制振荡器583。因此，数字锁相环500的输出信号OUT跟随参考信号REF所用的响应时间减小。
如果比例增益KP和积分增益KI减小，则第二数字环路滤波器582的带宽减小。如果带宽减小，则分频信号DIV和滤波信号FIL的相位差中存在的噪声和杂散的更多部分可以被第二数字环路滤波器582阻挡。因此，锁相环500的输出信号OUT相对于参考信号REF的误差减小。
图20是示出根据本发明构思的其他示例实施例的数字锁相环600的框图。
参照图20，数字锁相环600包括数字鉴相器610、数字环路滤波器620、数字控制振荡器630、自动频率校准器640、第一分频器650、第二分频器660、抖动块670、数字相位域滤波器680、第三分频器690、逻辑601和误差检测器602。
第一分频器650可以将第一分频值M1存储在存储装置651中。第二分频器660可以将第二分频值M2存储在存储装置661中。抖动块670可以将控制码“K”存储在存储装置671中。第三分频器690可以将第三分频值M3存储在存储装置691中。
与图18的数字锁相环500相比，数字锁相环600还包括误差检测器602。如参照图16所述，误差检测器602可以从相位信息PI中检测误差。例如，该误差可以表示与参考信号REF相关联的输出信号OUT的误差。
逻辑601可以从误差检测器602接收误差信息EI。逻辑601可以根据误差信息EI调整数字相位域过滤器680。详细地，逻辑601可以调整数字相位域滤波器680的第二数字环路滤波器582的带宽。
图21是示出图20的数字锁相环600的操作方法的流程图。
参考图20和图21，在操作S310中，误差检测器602可以检测误差信息EI。检测到的误差信息EI可以被传送到逻辑601。
在操作S320中，逻辑601确定当前操作模式是否是噪声抑制模式。如果当前操作模式是噪声抑制模式，则执行操作S350。如果当前操作模式不是噪声抑制模式，则执行操作S330。
如果当前操作模式是正常模式，则在操作S330中，逻辑601可以将误差信息EI与阈值进行比较。阈值可以被(例如，预先)存储在逻辑601中。阈值可以是由外部装置或用户在逻辑601中设置的值。如果误差信息EI不大于阈值，则逻辑601可以保持正常模式并且可以不改变操作模式。
如果误差信息EI大于阈值，则在操作S340中，逻辑601可以允许数字锁相环600进入噪声抑制模式。例如，逻辑601可以在保持比例增益KP与积分增益KI的比率不变的同时，减小比例增益KP和积分增益KI。如果比例增益KP和积分增益KI减小，则数字相位域滤波器680的第二数字环路滤波器582(参考图19)的带宽减小。因此，在第二数字环路滤波器582中阻挡更多的噪声和杂散。
如果当前操作模式是噪声抑制模式，则在操作S350中，逻辑601可以确定误差信息EI是否等于或小于阈值。如果误差信息EI不等于或小于阈值，则逻辑601可以保持噪声抑制模式并且可以不改变操作模式。
如果误差信息EI与阈值相同或小于阈值，则在操作S360中，逻辑601可以进入正常模式。例如，逻辑601可以重置比例增益KP和积分增益KI。
在一些示例实施例中，在图18和图20中给出关于逻辑501或601调整比例增益KP和积分增益KI的描述。除了以上描述之外，逻辑501或601可以逐步调整比例增益KP和积分增益KI。例如，如图20所示，逻辑601可根据误差信息EI的值所属的范围逐步调整(例如，增大或减小)比例增益KP和积分增益KI。
在一些示例实施例中，可以在数字锁相环600操作的一个时钟周期期间(例如，参考信号REF或反馈信号FEED的时钟周期)执行图21所示的操作。在下一个时钟周期中，逻辑601可以根据图21所示的流程图选择操作模式。
在其他示例实施例中，误差检测器602可以累加数字锁相环600操作的特定数量的时钟周期期间的误差信息EI。逻辑601可以根据累加的误差信息EI来选择操作模式。也就是说，在参考信号REF或反馈信号FEED的特定数量的时钟周期期间，可以执行一次操作模式的选择。
如上所述，如果误差信息EI大于阈值，则逻辑601可以允许数字锁相环600进入噪声抑制模式。如果误差信息EI等于或小于阈值，则逻辑601可以允许数字锁相环600进入正常模式。
图22是示出根据本发明构思的其他示例实施例的数字锁相环700的框图。
如图22所示，数字锁相环700包括数字鉴相器710、数字环路滤波器720、数字控制振荡器730、自动频率校准器740、第一分频器750、第二分频器760、抖动块770、数字相位域滤波器780和逻辑701。
第一分频器750可以将第一分频值M1存储在存储装置751中。第二分频器760可以将第二分频值M2存储在存储装置761中。抖动块770可以将控制码“K”存储在存储装置771中。
与图18相比，数字锁相环700不包括第三分频器590。逻辑701可以调整数字相位域滤波器780的第二数字环路滤波器582(参考图19)的带宽。除了不提供第三分频器590之外，数字锁相环700与图18的数字锁相环500相同，并且因此省略其描述。
图23是示出根据本发明构思的其他示例实施例的数字锁相环800的框图
参考图23，数字锁相环800包括数字鉴相器810、数字环路滤波器820、数字控制振荡器830、自动频率校准器840、第一分频器850、第二分频器860、抖动块870、数字相位域滤波器880、逻辑801和误差检测器802。
第一分频器850可将第一分频值M1存储在存储装置851中。第二分频器860可将第二分频值M2存储在存储装置861中。抖动块870可将控制码“K”存储在存储装置871中。
与图20相比，数字锁相环800不包括第三分频器690。逻辑801可以根据误差信息EI来调整数字相位域滤波器880的第二数字环路滤波器582(参考图19)的带宽。除了不提供第三分频器690之外，数字锁相环800与图20的数字锁相环600相同，并且因此省略其描述。
图24是示出根据本发明构思的其他示例实施例的数字锁相环900的框图。
参考图24，数字锁相环900包括数字鉴相器910、数字环路滤波器920、数字控制振荡器930、自动频率校准器940、第一分频器950、第二分频器960、抖动块970、数字相位域滤波器980、第三分频器990和逻辑901。
第一分频器950可以将第一分频值M1存储在存储装置951中。第二分频器960可以将第二分频值M2存储在存储装置961中。抖动块970可以将控制码“K”存储在存储装置971中。第三分频器990可以将第三分频值M3存储在存储装置991中。
如参考图15所述，逻辑901可以调整第一分频值M1至第三分频值M3中的至少一个。而且，如参照图18所述，逻辑901可以调整数字相位域滤波器980的第二数字环路滤波器582(参考图19)的带宽。
图25是示出根据本发明构思的其他示例实施例的数字锁相环1000的框图。
参考图25，数字锁相环1000包括数字鉴相器1010、数字环路滤波器1020、数字控制振荡器1030、自动频率校准器1040、第一分频器1050、第二分频器1060、抖动块1070、数字相位域滤波器1080、第三分频器1090、逻辑1001和误差检测器1002。
第一分频器1050可以将第一分频值M1存储在存储装置1051中。第二分频器1060可以将第二分频值M2存储在存储装置1061中。抖动块1070可以将控制码“K”存储在存储装置1071中。第三分频器1090可将第三分频值M3存储在存储装置1091中。
如参照图16所述，逻辑1001可以根据误差信息EI来调整第一分频值M1至第三分频值M3中的至少一个。而且，如参照图20所述，逻辑1001可以根据误差信息EI来调整数字相位域滤波器1080的第二数字环路滤波器582(参考图19)的带宽。
图26是示出图25的数字锁相环1000的操作方法的流程图。
参照图25和图26，在操作S410中，误差检测器1002可以检测误差信息EI。检测到的误差信息EI可以被传送到逻辑1001。
在操作S420中，逻辑1001确定当前操作模式是否是噪声抑制模式。如果当前操作模式是噪声抑制模式，则执行操作S450。如果当前操作模式不是噪声抑制模式，则执行操作S430。
如果当前操作模式是正常模式，则在操作S430中，逻辑1001可以将误差信息EI与阈值进行比较。阈值可以被(例如，预先)存储在逻辑1001中。阈值可以是由外部装置或用户在逻辑1001中设置的值。如果误差信息EI不大于阈值，则逻辑1001可以保持正常模式并且可以不改变操作模式。
如果误差信息EI大于阈值，则在操作S440中，逻辑1001可以允许数字锁相环1000进入噪声抑制模式。例如，逻辑1001可通过减小比例增益KP和积分增益KI来减小带宽，同时保持比例增益KP与积分增益KI之比不变。而且，在保持第一分频值M1和第三分频值M3的乘积不变的同时，逻辑1001可以增加第三分频值M3并且可以减小第一分频值M1。
如果当前操作模式是噪声抑制模式，则在操作S450中，逻辑1001可以确定误差信息EI是否等于或小于阈值。如果误差信息EI不等于或小于阈值，则逻辑1001可以保持噪声抑制模式并且可以不改变操作模式。
如果误差信息EI等于或小于阈值，则在操作S460中，逻辑1001可以进入正常模式。例如，逻辑1001可以重置比例增益KP和积分增益KI，并且重置第一分频值M1和第三分频值M3。
在一些示例实施例中，在图24和图25中给出关于逻辑901或1001调整比例增益KP、积分增益KI以及第一分频值M1和第三分频值M3的描述。除了以上描述之外，逻辑901或1001可以逐步调整比例增益KP、积分增益KI以及第一分频值M1和第三分频值M3。例如，如图25所示，逻辑1001可根据误差信息EI的值所属的范围逐步调整(例如，增大或减小)比例增益KP、积分增益KI以及第一分频值M1和第三分频值M3。
在一些示例实施例中，在图24和图25中给出关于逻辑901或1001一起调整比例增益KP、积分增益KI以及第一分频值M1和第三分频值M3的描述。然而，逻辑901或1001可独立于第一分频值M1和第三分频值M3来调整比例增益KP和积分增益KI。而且，逻辑901或1001可独立于比例增益KP和积分增益KI来调整第一分频值M1和第三分频值M3。
在一些示例实施例中，逻辑901或1001可以根据外部装置的请求、用户的控制或内部算法确定是调整比例增益KP和积分增益KI还是调整第一分频值M1和第三分频值M3。例如，在图25中，逻辑1001可以根据误差信息EI确定是调整比例增益KP和积分增益KI还是调整第一分频值M1和第三分频值M3。
在一些示例实施例中，可以在数字锁相环1000工作的一个时钟周期(例如，参考信号REF或反馈信号FEED的时钟周期)内执行图26所示的操作。在下一个时钟周期中，逻辑1001可以根据图26所示的流程图选择操作模式。
在其他示例实施例中，误差检测器1002可以累加数字锁相环1000操作的特定数量的时钟周期期间的误差信息EI。逻辑1001可以根据累加的误差信息EI来选择操作模式。也就是说，在参考信号REF或反馈信号FEED的特定数量的时钟周期期间，可以执行一次操作模式的选择。
如上所述，如果误差信息EI大于阈值，则逻辑1001可以允许数字锁相环1000进入噪声抑制模式。如果误差信息EI等于或小于阈值，则逻辑1001可以允许数字锁相环1000进入正常模式。
图27示出根据本发明构思的其他示例实施例的数字锁相环。
参考图27，数字锁相环1100包括数字鉴相器1110、数字环路滤波器1120、数字控制振荡器1130、自动频率校准器1140、第一分频器1150、第二分频器1160、抖动块1170和数字相位域滤波器1180。
第一分频器1150可以将第一分频值M1存储在存储装置1151中。第二分频器1160可以将第二分频值M2存储在存储装置1161中。抖动块1170可以将控制代码“K”存储在存储装置1171中。
与图1的数字锁相环100的抖动块170相比，数字锁相环1100的抖动块1170还可以在存储装置1172和1173中存储调制频率MF和调制比率MR的信息。抖动块1170可以根据调制频率MF和调制比率MR来调制分频信号DIV的第三频率f3。
图28示出由抖动块1170来调制分频信号DIV的第三频率f3的示例。在图28中，横轴表示时间“T”，纵轴表示频率“F”。
参照图27和图28，第三频率f3可以相对于中心频率CF变化。中心频率CF可以是第三频率f3未被调制的频率。
例如，第三频率f3可以根据调制以周期性样式变化。第三频率f3变化的样式的周期可对应于调制频率MF的倒数。可以根据调制比率MR来确定第三频率f3的变化(或变化范围)。例如，第三频率f3可以相对于中心频率CF变化多达中心频率CF和调制比率MR的乘积。
在一些示例实施例中，在图28中将第三频率f3示出为以固定斜率从最高点降低到最低点，并且以固定斜率从最低点增大到最高点。然而，第三频率f3的样式(例如，第三频率f3的波形)不限于图28的示出。可以在满足调制频率MF和调制比率MR的同时不同地应用和修改第三频率f3的样式(或波形)。
在一些示例实施例中，参照图8的第四线L4描述了数字锁相环100的频率响应。如参照图27和图28所述，如果基于调制频率MF和调制比率MR来调制第三频率f3，则可以进一步扩展与中心频率CF相对应的频率响应的一部分。例如，与中心频率CF相对应的部分的功率可能降低，并且与中心频率CF相邻的部分的功率可能增加。
如果根据调制频率MF和调制比率MR来调制第三频率f3，则通过数字锁相环1100引起的电磁干扰(EMI)减小。如果在一般数字锁相环中频率发生变化，则相位锁定可能会由于噪声和杂散而失败。
根据本发明构思的一些示例实施例的数字锁相环1100可以通过使用数字相位域滤波器1180来执行相位域中的滤波。因此，如图28所示，即使频率被调制，数字锁相环1100也可以正常地执行相位锁定。也就是说，数字锁相环1100可以用数字电路来实现从而降低复杂度，可以通过相位域中的滤波来线性地执行锁相，并且可以通过频率调制来减少电磁干扰。
参照图27描述的数字锁相环1100可以与参照图1至图26描述的数字锁相环100至1000相结合。例如，图1的数字锁相环100的抖动块170、图14的数字锁相环200的抖动块270以及图15的数字锁相环300的抖动块370可以根据调制频率MF和调制比率MR来调制第三频率f3。
图16的数字锁相环400的抖动块470、图18的数字锁相环500的抖动块570、图20的数字锁相环600的抖动块670、图22的数字锁相环700的抖动块770、图23的数字锁相环800的抖动块870、图24的数字锁相环900的抖动块970以及图25的数字锁相环1000的抖动块1070也可以根据调制频率MF和调制比率MR来调制第三频率f3。
图29示出根据本发明构思的其他示例实施例的数字锁相环。
参考图29，数字锁相环1200包括数字鉴相器1210、数字环路滤波器1220、数字控制振荡器1230、自动频率校准器1240、第一分频器1250、第二分频器1260、抖动块1270、数字相位域滤波器1280和逻辑1203。
第一分频器1250可以将第一分频值M1存储在存储装置1251中。第二分频器1260可以将第二分频值M2存储在存储装置1261中。抖动块1270可以将控制码“K”存储在存储装置1271中。
与图27的数字锁相环1100相比，数字锁相环1200还包括逻辑1203。逻辑1203可以确定是否对第三频率f3进行调制。如果确定对第三频率f3进行调制，则逻辑1203可以调整调制频率MF和调制比率MR中的至少一个。例如，逻辑1203可以根据内部给定的算法调整调制频率MF和调制比率MR中的一个。
逻辑1203可以根据环境的变化来确定是否对第三频率f3进行调制。例如，当从外部装置接收到请求时，或者当温度高于或低于阈值时，逻辑1203可以确定在用户设置的时间区是否对第三频率f3进行调制。逻辑1203可以根据用户设置的时间间隔或根据通过计算获得的时间间隔来周期性地激活和去激活调制。
如果确定对第三频率f3进行调制，则逻辑1203可以根据环境的变化来调整调制频率MF和调制比率MR中的至少一个。例如，当从外部装置接收到请求时，或者当温度高于或低于阈值时，逻辑1203可以在用户设置的时间区增大或减小调制频率MF和调制比率MR中的至少一个。逻辑1203可以根据用户设置的时间间隔或根据通过计算获得的时间间隔来周期性地增大或减小调制频率MF和调制比率MR中的至少一个。
可以将确定是否调制和调整调制频率MF和调制比率MR中的至少一个的逻辑添加到数字锁相环100到300。在图15的数字锁相环300中，可以将确定是否调制和调整调制频率MF和调制比率MR中的至少一个的功能添加到逻辑301。作为另一示例，在图15的数字锁相环300中，可以独立于逻辑301提供确定是否调制和调整调制频率MF和调制比率MR中的至少一个的附加逻辑。
可以将确定是否调制和调整调制频率MF和调制比率MR中的至少一个的逻辑可添加到数字锁相环400至1000。在数字锁相环400至1000中，可以将确定是否调制和调整调制频率MF和调制比率MR中的至少一个的功能添加到逻辑401至1001。作为另一示例，在数字锁相环400至1000中，可以独立于逻辑401至1001添加确定是否调整调制频率MF和调制比率MR中的至少一个的附加逻辑。
在图16、图20、图23和图25的数字锁相环400、600、800和1000中，可以基于误差信息EI确定是否调制以及是否调整调制频率MF和调制比率MR中的至少一个。例如，当误差信息EI指示的误差比率大于或小于第一阈值时，可以激活或去激活调制。当误差比率大于或小于第二阈值时，可以增大或减小调制频率MF和调制比率MR中的至少一个。
在上述实施例中，通过使用术语“块”或“逻辑”来表达根据本发明构思的实施例的组件。可以用各种硬件装置(例如，集成电路、专用IC(ASCI)、现场可编程门阵列(FPGA)和复杂可编程逻辑设备(CPLD))、软件(例如，在硬件装置中驱动的固件和应用程序)或者硬件装置和软件的组合来实现“块”或“逻辑”。此外，“块”或“逻辑”可以包括用半导体器件实现的电路或知识产权(IP)。
例如，在一些示例实施例中，数字锁相环可以由处理器和存储器(未示出)来实现。
存储器可以包括非暂时性计算机可读介质。非暂时性计算机可读介质的示例包括诸如硬盘、软盘和磁带的磁介质；诸如CD ROM盘和DVD的光学介质；诸如光盘的磁光介质；以及诸如只读存储器(ROM)、随机存取存储器(RAM)、闪存等的专门构造为存储和执行程序指令的硬件装置。非暂时性计算机可读介质还可以是分布式网络，使得程序指令以分布式方式被存储和执行。
处理器可以是算术逻辑单元、数字信号处理器、微型计算机、现场可编程阵列、可编程逻辑单元、微处理器或能够以确定的方式响应并执行指令的任何其他装置。
存储器可以包含指令，所述指令在由处理器执行时将处理器构造为执行根据示例实施例的数字锁相环的功能的专用计算机，使得数字锁相环构造为在相位域中对分频信号执行第二低通滤波以产生反馈信号，其中，所述分频信号是基于第一分频值被分频的信号，所述第一分频值被抖动以提高数字锁相环的锁定速度。因此，处理器可以通过抑制由抖动产生的噪声和杂散来改善数字锁相环本身的功能和可靠性。
根据本发明构思的示例实施例，在数字锁相环中提供数字相位域滤波器。数字相位域滤波器抑制由抖动产生的噪声和杂散。因此，提供了减少带内和带外的噪声和杂散的数字锁相环以及数字锁相环的操作方法。
虽然已经参照一些示例实施例描述了本发明构思的示例实施例，但是对于本领域技术人员来说显而易见的是，可以在不脱离本发明构思的示例实施例的精神和范围的情况下进行各种改变和修改。因此，应该理解，以上示例实施例不是限制性的，而是示例性的。

Claims (20)

1.一种数字锁相环，包括：
数字鉴相器，其被构造为基于具有参考频率的参考信号的相位和具有第一频率的反馈信号的相位输出相位信息，使得所述相位信息指示所述反馈信号的相位相对于所述参考信号的相位是超前还是滞后；
数字环路滤波器，其被构造为在频域中对所述相位信息执行第一低通滤波，并且所述数字环路滤波器被构造为输出所述第一低通滤波的结果作为数字码；
数字控制振荡器，其被构造为输出具有第二频率的振荡信号，并且所述数字控制振荡器被构造为基于所述数字码来调整所述振荡信号的频率；
第一分频器，其被构造为执行第一分频以基于第一分频值对所述振荡信号的所述第二频率进行分频，并且所述第一分频器被构造为输出所述第一分频的结果作为具有第三频率的分频信号；
第二分频器，其被构造为执行第二分频以基于第二分频值对所述振荡信号的所述第二频率进行分频，并且所述第二分频器被构造为输出所述第二分频的结果作为具有最终频率的输出信号；
抖动块，其被构造为接收所述分频信号并在所述分频信号的周期中基于样式对所述第一分频值执行抖动，使得所述第一分频值随时间的平均值为不是整数的值；以及
数字相位域滤波器，其被构造为在相位域中对所述分频信号执行第二低通滤波，并且所述数字相位域滤波器被构造为输出所述第二低通滤波的结果作为所述反馈信号。
2.根据权利要求1所述的数字锁相环，其中，所述数字相位域滤波器包括：
第二数字鉴相器，其被构造为基于所述分频信号的相位和所述反馈信号的相位来输出第二相位信息，使得所述第二相位信息指示所述反馈信号的相位相对于所述分频信号的相位是超前还是滞后；
第二数字环路滤波器，其被构造为在频域中对所述第二相位信息执行第三低通滤波，并且所述第二数字环路滤波器被构造为输出所述第三低通滤波的结果作为第二数字码；以及
第二数字控制振荡器，其被构造为基于所述第二数字码调整所述反馈信号的所述第一频率。
3.根据权利要求2所述的数字锁相环，其中，所述数字鉴相器和所述第二数字鉴相器具有相同的结构。
4.根据权利要求2所述的数字锁相环，其中，所述数字环路滤波器和所述第二数字环路滤波器具有相同的结构。
5.根据权利要求2所述的数字锁相环，其中，所述数字控制振荡器的第一频率范围高于所述第二数字控制振荡器的第二频率范围。
6.根据权利要求2所述的数字锁相环，其中，所述第二数字环路滤波器包括：
第一放大器，其被构造为将第一增益应用于所述第二相位信息；
第二放大器，其被构造为将第二增益应用于所述第二相位信息；
累加器，其被构造为累加所述第二放大器的输出；以及
加法器，其被构造为通过将所述第一放大器的输出和所述累加器的输出进行相加来产生所述第二数字码。
7.根据权利要求6所述的数字锁相环，还包括：
逻辑，其被构造为调整所述第一放大器的所述第一增益和所述第二放大器的所述第二增益。
8.根据权利要求7所述的数字锁相环，还包括：
误差检测器，其被构造为通过分析所述相位信息来检测所述输出信号中的误差，并且基于所述误差产生误差信息，其中
所述逻辑被构造为基于所述误差信息调整所述第一增益和所述第二增益。
9.根据权利要求8所述的数字锁相环，其中：
在正常模式中，如果所述误差的量大于阈值，所述逻辑被构造为进入噪声抑制模式以减小所述第一增益和所述第二增益；并且
在所述噪声抑制模式中，如果所述误差的量小于或等于所述阈值，则所述逻辑被构造为进入所述正常模式以重置所述第一增益和所述第二增益。
10.根据权利要求1所述的数字锁相环，其中，所述抖动块被构造为，
存储关于调制频率和调制比率的信息，并且
基于所述调制频率和所述调制比率选择性地指示所述第一分频器对所述分频信号的所述第三频率进行调制。
11.一种数字锁相环，包括：
数字鉴相器，其被构造为基于具有参考频率的参考信号的相位和具有第一频率的反馈信号的相位输出相位信息，使得所述相位信息指示所述反馈信号的相位相对于所述参考信号的相位是超前还是滞后；
数字环路滤波器，其被构造为在频域中对所述相位信息执行第一低通滤波，并且所述数字环路滤波器被构造为输出所述第一低通滤波的结果作为数字码；
数字控制振荡器，其被构造为输出具有第二频率的振荡信号，并且所述数字控制振荡器被构造为基于所述数字码来调整所述振荡信号的频率；
第一分频器，其被构造为执行第一分频以基于第一分频值对所述振荡信号的所述第二频率进行分频，并且所述第一分频器被构造为输出所述第一分频的结果作为具有第三频率的分频信号；
第二分频器，其被构造为执行第二分频以基于第二分频值对所述振荡信号的所述第二频率进行分频，并且所述第二分频器被构造为输出所述第二分频的结果作为具有最终频率的输出信号；
抖动块，其被构造为接收所述分频信号并在所述分频信号的周期中基于样式对所述第一分频值执行抖动，使得所述第一分频值随时间的平均值为不是整数的值；
数字相位域滤波器，其被构造为在相位域中对所述分频信号执行第二低通滤波，并且所述数字相位域滤波器被构造为输出所述第二低通滤波的结果作为滤波信号；以及
第三分频器，其被构造为执行第三分频以基于第三分频值对所述滤波信号的频率进行分频，并且所述第三分频器被构造为输出所述第三分频的结果作为所述反馈信号。
12.根据权利要求11所述的数字锁相环，还包括：
逻辑，其被构造为调整所述第一分频值、所述第二分频值和所述第三分频值中的至少一个。
13.根据权利要求12所述的数字锁相环，其中，所述逻辑被构造为调整所述第一分频值和所述第三分频值使得所述第一分频值和所述第三分频值的乘积不变。
14.根据权利要求12所述的数字锁相环，还包括：
误差检测器，其被构造为通过分析所述相位信息来检测所述输出信号中的误差，其中
所述逻辑被构造为基于所述误差信息调整所述第一分频值和所述第三分频值。
15.根据权利要求14所述的数字锁相环，其中，在正常模式中，如果所述误差的量小于阈值，所述逻辑被构造为进入省电模式以减小所述第三分频值并增大所述第一分频值。
16.根据权利要求15所述的数字锁相环，其中，在所述省电模式中，如果所述误差的量大于或等于所述阈值，所述逻辑被构造为进入所述正常模式以重置所述第一分频值和所述第三分频值。
17.根据权利要求12所述的数字锁相环，其中，所述数字相位域滤波器包括：
第二数字鉴相器，其被构造为基于所述分频信号的相位和所述反馈信号的相位来输出第二相位信息，使得所述第二相位信息指示所述反馈信号的相位相对于所述分频信号的相位是超前还是滞后；
第二数字环路滤波器，其被构造为在频域中对所述第二相位信息执行第三低通滤波，并且所述第二数字环路滤波器被构造为输出所述第三低通滤波的结果作为第二数字码，所述第二数字环路滤波器包括第一放大器、第二放大器、累加器和加法器，所述第一放大器被构造为将第一增益应用于所述第二相位信息，所述第二放大器被构造为将第二增益应用于所述第二相位信息，所述累加器被构造为累加所述第二放大器的输出，并且所述加法器被构造为执行加法运算以将所述第一放大器的输出和所述累加器的输出进行相加并输出所述加法运算的结果作为所述第二数字码；以及
第二数字控制振荡器，其被构造为基于所述第二数字码调整所述反馈信号的所述第一频率。
18.根据权利要求17所述的数字锁相环，其中，所述逻辑还被构造为调整所述第一放大器的所述第一增益和所述第二放大器的所述第二增益。
19.根据权利要求18所述的数字锁相环，还包括：
误差检测器，其被构造为通过分析所述相位信息来检测所述输出信号中的误差，其中
在正常模式中，如果所述误差的量大于阈值，则所述逻辑被构造为进入噪声抑制模式以减小所述第一分频值、增大所述第三分频值并减小所述第一增益和所述第二增益，并且
在所述噪声抑制模式中，如果所述误差的量小于或等于所述阈值，则所述逻辑被构造为进入所述正常模式以重置所述第一分频值、所述第三分频值、所述第一增益和所述第二增益。
20.一种数字锁相环的操作方法，所述方法包括：
在所述数字锁相环的数字鉴相器处，基于具有参考频率的参考信号的相位和具有第一频率的反馈信号的相位产生相位信息，使得所述相位信息指示所述反馈信号的相位相对于所述参考信号的相位是超前还是滞后；
在所述数字锁相环的数字环路滤波器处，累加所述相位信息以产生数字码；
在所述数字锁相环的数字控制振荡器处，基于所述数字码输出振荡信号；
在所述数字锁相环的第一分频器处，对第一分频值执行抖动，使得所述第一分频值随时间的平均值为不是整数的值，并基于所述第一分频值对所述振荡信号进行分频以输出分频信号；以及
在所述数字锁相环的数字相位域滤波器处，对所述分频信号执行低通滤波以产生下一时钟周期的下一反馈信号。
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