CN110365333B - 一种差分积分半数字锁相环 - Google Patents

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Abstract

本发明公开了一种差分积分半数字锁相环，差分积分半数字锁相环包括：比例路径和积分路径，差分积分调制器、延时链、多个分频器和多个多路选择器，以及数字/电压控制振荡器，其中，多个分频器均与数字/电压控制振荡器的输出端连接，多个分频器中的其中一个分频器与积分路径连接，每个分频器连接一个多路选择器，多个多路选择器与比例路径连接，比例路径和积分路径均与数字/电压控制振荡器的输入端连接。本发明所提供的差分积分半数字锁相环，采用基于桶形移位的线性度增强技术，解决了差分积分半数字锁相环中多输入低通滤波器的电阻失配问题的技术，提高了电路的线性度，优化锁相环带内噪声。

Description

一种差分积分半数字锁相环
技术领域
本发明涉及集成电路技术领域，具体涉及一种差分积分半数字锁相环。
背景技术
在差分积分半数字锁相环中，比例路径和积分路径分别由模拟支路和数字支路实现。差分积分调制器的应用，使得差分积分半数字锁相环实现分数分频比，从而锁相环的参考频率不受频率精度的限制任意选取，这样可以通过提高参考频率和降低分频比，降低参考源以及分频器对锁相环带内噪声的贡献。较高的参考频率还允许采用动态改变环路带宽的方法在环路建立过程中使用较大的带宽以提高锁定速度。由于差分积分调制器的输出序列不是真正的随机序列，其应用也带来了锁相环带外噪声的恶化。利用FIR滤波技术可以抑制差分积分调制器引入的带外噪声问题，但FIR滤波技术的额外开销使得多输入的无源滤波器引入各支路电阻失配问题，降低了电路的线性度，引起额外的带内噪声恶化问题。
发明内容
针对现有技术中存在的缺陷，本发明的目的在于提供一种差分积分半数字锁相环，可以解决差分积分半数字锁相环中多输入低通滤波器的电阻失配问题的技术，提高电路的线性度，优化锁相环带内噪声。
为实现上述目的，本发明采用的技术方案如下：
一种差分积分半数字锁相环，所述差分积分半数字锁相环包括：比例路径和积分路径，差分积分调制器、延时链、多个分频器和多个多路选择器，以及数字/电压控制振荡器，其中，所述多个分频器均与所述数字/电压控制振荡器的输出端连接，所述多个分频器中的其中一个分频器与所述积分路径连接，每个分频器连接一个多路选择器，所述多个多路选择器与所述比例路径连接，所述比例路径和所述积分路径均与所述数字/电压控制振荡器的输入端连接；
所述差分积分调制器的输出信号经过所述延时链延时后产生多个延时单元，每个延时单元控制一个分频器产生一路时钟信号，每路时钟信号经过一个多路选择器桶形移位后输入所述比例路径，将与所述积分路径连接的分频器产生的时钟信号输入所述积分路径；
所述比例路径获取外部输入的参考时钟信号与每个多路选择器桶形移位后的时钟信号之间的第一相位误差信号，根据所述多路选择器对应的多个所述第一相位误差信号产生电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率；
所述积分路径获取外部输入的所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。
进一步，如上所述的一种差分积分半数字锁相环，所述比例路径包括：多个模拟鉴相器和无源低通滤波器，每个模拟鉴相器连接一个多路选择器，所述多个模拟鉴相器的输出端均与所述无源低通滤波器的输入端连接，所述无源低通滤波器的输出端与所述数字/电压控制振荡器的输入端连接；
每个模拟鉴相器均设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的参考时钟信号，该时钟信号输入端用于接收对应的多路选择器桶形移位后的时钟信号；
所述模拟鉴相器获取所述参考时钟信号与对应的多路选择器桶形移位后的时钟信号之间的第一相位误差信号，将所述多个模拟鉴相器获取的多个所述第一相位误差信号输入所述无源低通滤波器，产生电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率。
进一步，如上所述的一种差分积分半数字锁相环，所述积分路径包括：二进制鉴相器和有限状态机，所述二进制鉴相器与所述多个分频器中的其中一个分频器连接，所述二进制鉴相器的输出端与所述有限状态机的输入端连接，所述有限状态机的输出端与所述数字/电压控制振荡器的输入端连接；
所述二进制鉴相器设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的所述参考时钟信号，该时钟信号输入端用于接收对应的分频器输入的时钟信号；
所述二进制鉴相器获取所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号控制所述有限状态机工作，产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。
进一步，如上所述的一种差分积分半数字锁相环，所述差分积分调制器的输出信号经过所述延时链产生四个延时单元，每个延时单元控制一个分频器产生一路时钟信号，每路时钟信号经过一个四路选择器桶形移位后输入一个模拟鉴相器，将与所述二进制鉴相器连接的分频器产生的时钟信号输入所述二进制鉴相器；
所述模拟鉴相器获取所述参考时钟信号与对应的四路选择器桶形移位后的时钟信号之间的第一相位误差信号，将所述多个模拟鉴相器获取的多个所述第一相位误差信号输入所述无源低通滤波器，产生电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率；
所述二进制鉴相器获取所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号控制所述有限状态机工作，产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。
进一步，如上所述的一种差分积分半数字锁相环，所述数字/电压控制振荡器包括：环形振荡器，与所述环形振荡器连接的PMOS阵列、变容管和自动频率控制模块；
所述PMOS阵列用于根据所述积分路径输入的第一数字控制信号控制所述环形振荡器的输出频率；
所述变容管用于根据所述比例路径输入的电压控制信号控制所述环形振荡器的输出频率；
所述自动频率控制模块用于比较外部输入的参考振荡频率信号与所述环形振荡器的输出频率信号之间的频率差，根据所述频率差产生第二数字控制信号，根据所述第二数字控制信号控制所述PMOS阵列对所述数字/电压控制振荡器进行初始频率校准。
进一步，如上所述的一种差分积分半数字锁相环，所述环形振荡器由多级差分反相器级联成环组成，所述环形振荡器中的每个差分反相器均设有正输入端、负输入端、正输出端和负输出端，在多级差分反相器环路中，前一级差分反相器的正输出端、负输出端分别与后一级差分反相器的正输入端、负输入端连接，最后一级差分反相器的正输出端、负输出端分别与第一级差分反相器的负输入端、正输入端连接。
进一步，如上所述的一种差分积分半数字锁相环，所述PMOS阵列由多个PMOS管并联组成，所述PMOS阵列的源极与电源连接；所述PMOS阵列的漏极与所述环形振荡器连接，用于产生偏置电压为所述环形振荡器供电；所述PMOS阵列的栅极用于接收所述积分路径输入的第一数字控制信号和所述自动频率控制模块输入的第二数字控制信号，在半数字锁相环工作后根据所述第一数字控制信号控制对应PMOS管的导通和截至，控制所述PMOS阵列的漏极的偏置电压，控制所述环形振荡器的输出频率，在半数字锁相环工作前根据所述第二数字控制信号控制对应PMOS管的导通和截至，对所述数字/电压控制振荡器进行初始频率校准。
进一步，如上所述的一种差分积分半数字锁相环，所述变容管跨接在所述环形振荡器中每个差分反相器的正输出端和负输出端之间，用于接收所述比例路径输入的电压控制信号，根据所述电压控制信号改变自身的容值，即改变所述环形振荡器的输出端负载电容的大小，控制所述环形振荡器的输出频率。
进一步，如上所述的一种差分积分半数字锁相环，所述自动频率控制模块设有参考振荡频率信号输入端和环形振荡器输出频率信号输入端，所述参考振荡频率信号输入端用于接收外部输入的参考振荡频率信号，所述环形振荡器输出频率信号输入端与所述环形振荡器的输出端连接，用于接收所述环形振荡器的输出频率信号；
所述自动频率控制模块用于比较所述参考振荡频率信号与所述环形振荡器的输出频率信号之间的频率差，根据所述频率差产生第二数字控制信号，在半数字锁相环工作前根据所述第二数字控制信号控制所述PMOS阵列中对应PMOS管的导通和截至，改变所述环形振荡器的输出频率，对所述数字/电压控制振荡器进行初始频率校准。
进一步，如上所述的一种差分积分半数字锁相环，所述自动频率控制模块由锁频环构成。
本发明的有益效果在于：本发明所提供的差分积分半数字锁相环，采用基于桶形移位的线性度增强技术，解决了差分积分半数字锁相环中多输入低通滤波器的电阻失配问题的技术，提高了电路的线性度，优化锁相环带内噪声。
附图说明
图1为本发明实施例一中提供的一种差分积分半数字锁相环的结构示意图；
图2为本发明实施例二中提供的数字/电压控制振荡器的结构示意图。
具体实施方式
下面结合说明书附图与具体实施方式对本发明做进一步的详细说明。
如图1所示，一种差分积分半数字锁相环，差分积分半数字锁相环包括：比例路径和积分路径，差分积分调制器、延时链、多个分频器和多个多路选择器，以及数字/电压控制振荡器，其中，多个分频器均与数字/电压控制振荡器的输出端连接，多个分频器中的其中一个分频器与积分路径连接，每个分频器连接一个多路选择器，多个多路选择器与比例路径连接，比例路径和积分路径均与数字/电压控制振荡器的输入端连接；
差分积分调制器的输出信号经过延时链延时后产生多个延时单元，每个延时单元控制一个分频器产生一路时钟信号，每路时钟信号经过一个多路选择器桶形移位后输入比例路径，将与积分路径连接的分频器产生的时钟信号输入积分路径；
比例路径获取外部输入的参考时钟信号与每个多路选择器桶形移位后的时钟信号之间的第一相位误差信号，根据多路选择器对应的多个第一相位误差信号产生电压控制信号，根据电压控制信号控制数字/电压控制振荡器的输出频率；
具体地，比例路径包括：多个模拟鉴相器和无源低通滤波器，每个模拟鉴相器连接一个多路选择器，多个模拟鉴相器的输出端均与无源低通滤波器的输入端连接，无源低通滤波器的输出端与数字/电压控制振荡器的输入端连接；
每个模拟鉴相器均设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的参考时钟信号，该时钟信号输入端用于接收对应的多路选择器桶形移位后的时钟信号；
模拟鉴相器获取参考时钟信号与对应的多路选择器桶形移位后的时钟信号之间的第一相位误差信号，将多个模拟鉴相器获取的多个第一相位误差信号输入无源低通滤波器，产生电压控制信号，根据电压控制信号控制数字/电压控制振荡器的输出频率。
积分路径获取外部输入的参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据第二相位误差信号产生数字控制信号，根据数字控制信号控制数字/电压控制振荡器的输出频率。
具体地，积分路径包括：二进制鉴相器和有限状态机，二进制鉴相器与多个分频器中的其中一个分频器连接，二进制鉴相器的输出端与有限状态机的输入端连接，有限状态机的输出端与数字/电压控制振荡器的输入端连接；
二进制鉴相器设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的参考时钟信号，该时钟信号输入端用于接收对应的分频器输入的时钟信号；
二进制鉴相器获取参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据第二相位误差信号控制有限状态机工作，产生数字控制信号，根据数字控制信号控制数字/电压控制振荡器的输出频率。
假设差分积分半数字锁相环包括：四个模拟鉴相器、一个无源低通滤波器，延时链产生四个延时单元，四个分频器和四个四路选择器，工作原理如下：
差分积分调制器的输出信号经过延时链产生四个延时单元，每个延时单元控制一个分频器产生一路时钟信号，每路时钟信号经过一个四路选择器桶形移位后输入一个模拟鉴相器，将与二进制鉴相器连接的分频器产生的时钟信号输入二进制鉴相器；
模拟鉴相器获取参考时钟信号与对应的四路选择器桶形移位后的时钟信号之间的第一相位误差信号，将多个模拟鉴相器获取的多个第一相位误差信号输入无源低通滤波器，产生电压控制信号，根据电压控制信号控制数字/电压控制振荡器的输出频率；
二进制鉴相器获取参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据第二相位误差信号控制有限状态机工作，产生数字控制信号，根据数字控制信号控制数字/电压控制振荡器的输出频率。
前述的数字/电压控制振荡器的具体结构如下。
数字/电压控制振荡器包括：环形振荡器，与环形振荡器连接的PMOS阵列、变容管和自动频率控制模块；
环形振荡器由多级差分反相器级联成环组成，环形振荡器中的每个差分反相器均设有正输入端、负输入端、正输出端和负输出端，在多级差分反相器环路中，前一级差分反相器的正输出端、负输出端分别与后一级差分反相器的正输入端、负输入端连接，最后一级差分反相器的正输出端、负输出端分别与第一级差分反相器的负输入端、正输入端连接。
PMOS阵列用于根据积分路径输入的第一数字控制信号控制环形振荡器的输出频率；
PMOS阵列由多个PMOS管并联组成，PMOS阵列的源极与电源连接；PMOS阵列的漏极与环形振荡器连接，用于产生偏置电压为环形振荡器供电；PMOS阵列的栅极用于接收积分路径输入的第一数字控制信号，根据第一数字控制信号控制对应PMOS管的导通和截至，控制PMOS阵列的漏极的偏置电压，控制环形振荡器的输出频率。
变容管用于根据比例路径输入的电压控制信号控制环形振荡器的输出频率；
变容管跨接在环形振荡器中每个差分反相器的正输出端和负输出端之间，用于接收比例路径输入的电压控制信号，根据电压控制信号改变自身的容值，即改变环形振荡器的输出端负载电容的大小，控制环形振荡器的输出频率。
自动频率控制模块用于比较外部输入的参考振荡频率信号与环形振荡器的输出频率信号之间的频率差，根据频率差产生第二数字控制信号，根据第二数字控制信号控制PMOS阵列对数字/电压控制振荡器进行初始频率校准。
自动频率控制模块设有参考振荡频率信号输入端和环形振荡器输出频率信号输入端，参考振荡频率信号输入端用于接收外部输入的参考振荡频率信号，环形振荡器输出频率信号输入端与环形振荡器的输出端连接，用于接收环形振荡器的输出频率信号；
自动频率控制模块用于比较参考振荡频率信号与环形振荡器的输出频率信号之间的频率差，根据频率差产生第二数字控制信号，在半数字锁相环工作前根据第二数字控制信号控制PMOS阵列中对应PMOS管的导通和截至，改变环形振荡器的输出频率，对数字/电压控制振荡器进行初始频率校准。
自动频率控制模块可以由锁频环构成。
实施例一
如图1所示，差分积分半数字锁相环中的比例路径和积分路径分别由模拟支路和数字支路实现。在数字支路中，二进制鉴相器比较参考频率(参考时钟信号)和分频器输出频率两信号的相位误差，控制有限状态机工作，产生数字控制信号控制数字/电压控制振荡器。
差分积分调制器的输出经过一串延时链，产生的4个延时单元分别控制4个不同的分频器(有限模分频器)产生4路时钟信号，其中各分频器的输入时钟为数字/电压控制振荡器的输出时钟信号(输出频率)。
分频器产生的4路时钟信号经过4个4路选择器实现桶形移位，4个模拟鉴相器分别将经过桶形移位的4路时钟信号与参考时钟信号进行相位对比，将4路相位误差信号转换为4路模拟电压误差信号，进一步地，4路电压误差信号输入到4输入的低通滤波器中，产生电压控制信号，控制数字/电压控制振荡器。
通过将差分积分调制器的输出信号经过一串延时链，产生的延时单元分别控制不同的分频器，并通过多个模拟鉴相器的并联工作，实现了FIR滤波器结构。分频器的多路输出时钟信号经过多个多路选择器实现桶形移位，可以解决多输入低通滤波器中多路电阻的失配问题，提高电路的线性度。
需要说明的是，本文所述的分频器为有限模分频器，即多模分频器。本文所述的无源低通滤波器为多输入低通滤波器。
本发明提出的差分积分半数字锁相环采用基于桶形移位的线性度增强技术，可以解决差分积分半数字锁相环中多输入低通滤波器的电阻失配问题的技术，提高电路的线性度，优化锁相环带内噪声。
实施例二
如图2所示，数字/电压控制振荡器包括：环形振荡器、PMOS阵列、变容管和自动频率控制模块。
环形振荡器由任意多级差分反相器级联成环组成，差分反相器的级数越少，环形振荡器的振荡频率越高，在本实施例中，该环形振荡器由三级差分反相器构成，这样可以使该振荡器在低电源电压的应用下达到较高的输出频率。差分反相器设有正负输入独端IP、IN和正负输出端OP、ON，注意在差分反相器环路中，需要有一级差分反相器的正、负输出端分别连接到下一集差分反相器的负、正输入端，否则该环形振荡器无法震荡。
PMOS阵列由多个PMOS管并联组成，PMOS的数量可根据需求设定，在本实施例中选用5个PMOS组成该阵列。PMOS阵列的源极与低电源电压的数字/电压振荡器的电源VDD相连，PMOS阵列的漏极产生偏置电压为环形振荡器供电，PMOS阵列的栅极分别连接至不同的数字控制信号CW[0]、CW[1]、CW[2]。PMOS阵列中的PMOS管均工作在线性区，每个PMOS管可等效为一个电阻。每个PMOS管栅极的数字信号控制该PMOS管的导通和截至，代表阵列中的等效电阻接入或断开，从而控制PMOS阵列漏极的电压，进而控制环形振荡器的输出频率，实现振荡器输出频率的数字信号控制。
变容管跨接在环形振荡器中差分反相器的正负输出端之间。外部输入电压信号Vc控制变容管容值改变，相当于改变了环形振荡器的输出端负载电容的大小，进而控制环形振荡器的输出频率，实现振荡器的电压信号控制。
自动频率控制模块设有参考振荡频率信号F0输入端和反馈的环形振荡器输出频率信号输入端，自动频率控制模块比较两信号的频率差，输出数字控制信号AFC[1:0]控制PMOS阵列中的部分PMOS管，改变环形振荡器的输出频率，实现该低电源电压数字/模拟控制振荡器的初始频率校准。该自动频率控制模块可以由一个锁频环来实现。该振荡器实现了数字信号、电压信号和初始参考频率信号三输入控制，工作时无需偏置电流，能够实现振荡器初始振荡频率自动校准。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其同等技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (10)

1.一种差分积分半数字锁相环，其特征在于，所述差分积分半数字锁相环包括：比例路径和积分路径，差分积分调制器、延时链、多个分频器和多个多路选择器，以及数字/电压控制振荡器，其中，所述多个分频器均与所述数字/电压控制振荡器的输出端连接，所述多个分频器中的其中一个分频器与所述积分路径连接，每个分频器连接一个多路选择器，所述多个多路选择器与所述比例路径连接，所述比例路径和所述积分路径均与所述数字/电压控制振荡器的输入端连接；
所述差分积分调制器的输出信号经过所述延时链延时后产生多个延时单元，每个延时单元控制一个分频器产生一路时钟信号，每路时钟信号经过一个多路选择器桶形移位后输入所述比例路径，将与所述积分路径连接的分频器产生的时钟信号输入所述积分路径；
所述比例路径获取外部输入的参考时钟信号与每个多路选择器桶形移位后的时钟信号之间的第一相位误差信号，根据所述多路选择器对应的多个所述第一相位误差信号产生电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率；
所述积分路径获取外部输入的所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。
2.根据权利要求1所述的一种差分积分半数字锁相环，其特征在于，所述比例路径包括：多个模拟鉴相器和无源低通滤波器，每个模拟鉴相器连接一个多路选择器，所述多个模拟鉴相器的输出端均与所述无源低通滤波器的输入端连接，所述无源低通滤波器的输出端与所述数字/电压控制振荡器的输入端连接；
每个模拟鉴相器均设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的参考时钟信号，该时钟信号输入端用于接收对应的多路选择器桶形移位后的时钟信号；
所述模拟鉴相器获取所述参考时钟信号与对应的多路选择器桶形移位后的时钟信号之间的第一相位误差信号，将所述多个模拟鉴相器获取的多个所述第一相位误差信号输入所述无源低通滤波器，产生电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率。
3.根据权利要求2所述的一种差分积分半数字锁相环，其特征在于，所述积分路径包括：二进制鉴相器和有限状态机，所述二进制鉴相器与所述多个分频器中的其中一个分频器连接，所述二进制鉴相器的输出端与所述有限状态机的输入端连接，所述有限状态机的输出端与所述数字/电压控制振荡器的输入端连接；
所述二进制鉴相器设置有参考时钟信号输入端和时钟信号输入端，该参考时钟信号输入端用于接收外部输入的所述参考时钟信号，该时钟信号输入端用于接收对应的分频器输入的时钟信号；
所述二进制鉴相器获取所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号控制所述有限状态机工作，产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。
4.根据权利要求3所述的一种差分积分半数字锁相环，其特征在于，所述差分积分调制器的输出信号经过所述延时链产生四个延时单元，每个延时单元控制一个分频器产生一路时钟信号，每路时钟信号经过一个四路选择器桶形移位后输入一个模拟鉴相器，将与所述二进制鉴相器连接的分频器产生的时钟信号输入所述二进制鉴相器；
所述模拟鉴相器获取所述参考时钟信号与对应的四路选择器桶形移位后的时钟信号之间的第一相位误差信号，将所述多个模拟鉴相器获取的多个所述第一相位误差信号输入所述无源低通滤波器，产生电压控制信号，根据所述电压控制信号控制所述数字/电压控制振荡器的输出频率；
所述二进制鉴相器获取所述参考时钟信号与对应的分频器输入的时钟信号之间的第二相位误差信号，根据所述第二相位误差信号控制所述有限状态机工作，产生数字控制信号，根据所述数字控制信号控制所述数字/电压控制振荡器的输出频率。
5.根据权利要求1-4任一项所述的一种差分积分半数字锁相环，其特征在于，所述数字/电压控制振荡器包括：环形振荡器，与所述环形振荡器连接的PMOS阵列、变容管和自动频率控制模块；
所述PMOS阵列用于根据所述积分路径输入的第一数字控制信号控制所述环形振荡器的输出频率；
所述变容管用于根据所述比例路径输入的电压控制信号控制所述环形振荡器的输出频率；
所述自动频率控制模块用于比较外部输入的参考振荡频率信号与所述环形振荡器的输出频率信号之间的频率差，根据所述频率差产生第二数字控制信号，根据所述第二数字控制信号控制所述PMOS阵列对所述数字/电压控制振荡器进行初始频率校准。
6.根据权利要求5所述的一种差分积分半数字锁相环，其特征在于，所述环形振荡器由多级差分反相器级联成环组成，所述环形振荡器中的每个差分反相器均设有正输入端、负输入端、正输出端和负输出端，在多级差分反相器环路中，前一级差分反相器的正输出端、负输出端分别与后一级差分反相器的正输入端、负输入端连接，最后一级差分反相器的正输出端、负输出端分别与第一级差分反相器的负输入端、正输入端连接。
7.根据权利要求6所述的一种差分积分半数字锁相环，其特征在于，所述PMOS阵列由多个PMOS管并联组成，所述PMOS阵列的源极与电源连接；所述PMOS阵列的漏极与所述环形振荡器连接，用于产生偏置电压为所述环形振荡器供电；所述PMOS阵列的栅极用于接收所述积分路径输入的第一数字控制信号和所述自动频率控制模块输入的第二数字控制信号，在半数字锁相环工作后根据所述第一数字控制信号控制对应PMOS管的导通和截止 ，控制所述PMOS阵列的漏极的偏置电压，控制所述环形振荡器的输出频率，在半数字锁相环工作前根据所述第二数字控制信号控制对应PMOS管的导通和截止 ，对所述数字/电压控制振荡器进行初始频率校准。
8.根据权利要求7所述的一种差分积分半数字锁相环，其特征在于，所述变容管跨接在所述环形振荡器中每个差分反相器的正输出端和负输出端之间，用于接收所述比例路径输入的电压控制信号，根据所述电压控制信号改变自身的容值，即改变所述环形振荡器的输出端负载电容的大小，控制所述环形振荡器的输出频率。
9.根据权利要求8所述的一种差分积分半数字锁相环，其特征在于，所述自动频率控制模块设有参考振荡频率信号输入端和环形振荡器输出频率信号输入端，所述参考振荡频率信号输入端用于接收外部输入的参考振荡频率信号，所述环形振荡器输出频率信号输入端与所述环形振荡器的输出端连接，用于接收所述环形振荡器的输出频率信号；
所述自动频率控制模块用于比较所述参考振荡频率信号与所述环形振荡器的输出频率信号之间的频率差，根据所述频率差产生第二数字控制信号，在半数字锁相环工作前根据所述第二数字控制信号控制所述PMOS阵列中对应PMOS管的导通和截止 ，改变所述环形振荡器的输出频率，对所述数字/电压控制振荡器进行初始频率校准。
10.根据权利要求9所述的一种差分积分半数字锁相环，其特征在于，所述自动频率控制模块由锁频环构成。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111565041B (zh) * 2020-07-14 2021-07-02 恒玄科技(上海)股份有限公司 一种快速起振电路及快速起振方法
CN112311391B (zh) * 2020-10-23 2024-01-23 海光信息技术股份有限公司 一种时间数字转换器、锁相环及电子设备
CN113225074B (zh) * 2021-03-10 2023-07-04 清华大学 一种通用频率调制器和频率调制方法、装置
WO2023232255A1 (en) * 2022-06-02 2023-12-07 Telefonaktiebolaget Lm Ericsson (Publ) Pll phase detector/charge pump linearization

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030063243A (ko) * 2002-01-22 2003-07-28 자링크 세미컨덕터, 인크 클럭 신호의 정확도 측정 방법
CN101814917A (zh) * 2009-02-19 2010-08-25 中国科学院微电子研究所 可实现频段选择的自校正锁相环频率综合器
CN103297046A (zh) * 2013-05-09 2013-09-11 英特格灵芯片(天津)有限公司 一种锁相环及其时钟产生方法和电路
CN108712169A (zh) * 2018-08-23 2018-10-26 江苏科大亨芯半导体技术有限公司 低功耗锁相环频率综合器
CN109104185A (zh) * 2017-06-21 2018-12-28 三星电子株式会社 数字锁相环和数字锁相环的操作方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE60222677T2 (de) * 2001-08-16 2008-05-29 Nxp B.V. Differenzstufe für einen ringoszillator
US7177611B2 (en) * 2004-07-07 2007-02-13 Texas Instruments Incorporated Hybrid control of phase locked loops
JP2014183531A (ja) * 2013-03-21 2014-09-29 Sony Corp 位相同期回路及びクロック・データ・リカバリ回路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030063243A (ko) * 2002-01-22 2003-07-28 자링크 세미컨덕터, 인크 클럭 신호의 정확도 측정 방법
CN101814917A (zh) * 2009-02-19 2010-08-25 中国科学院微电子研究所 可实现频段选择的自校正锁相环频率综合器
CN103297046A (zh) * 2013-05-09 2013-09-11 英特格灵芯片(天津)有限公司 一种锁相环及其时钟产生方法和电路
CN109104185A (zh) * 2017-06-21 2018-12-28 三星电子株式会社 数字锁相环和数字锁相环的操作方法
CN108712169A (zh) * 2018-08-23 2018-10-26 江苏科大亨芯半导体技术有限公司 低功耗锁相环频率综合器

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