CN103297046A - 一种锁相环及其时钟产生方法和电路 - Google Patents

Abstract

本发明提出一种锁相环及其时钟产生方法和电路。所述的锁相环包括数字控制单元，所述数字控制单元产生分频比调整信号；和模拟锁相环单元，所述模拟锁相环单元基于分频比调整信号对产生的时钟信号进行调整，其特征在于所述模拟锁相环单元通过对分频比调整信号进行响应来微调产生的时钟信号的频率，从而实现对信号相位的跟踪和对输入水平同步信号的锁定功能，使所产生的时钟信号的频率与要求工作频率相符。这种锁相环避免了全模拟锁相环实现时的低带宽的限制，环路滤波器的电容和电阻可以集成到片内以节约成本，也避免了全数字锁相环抖动性能差失真率高的弊端。

Description

一种锁相环及其时钟产生方法和电路

技术领域

本发明涉及相位锁定环路，更具体地讲涉及减少相位锁定环路输出的时钟抖动的方法和电路。

背景技术

在几乎所有的高速电子电路系统中，锁相环（PLL）有着非常广泛的应用，锁相环的输出时钟性能十分关键，锁相环路的稳定性和输出时钟的性能直接和整个系统的性能相关。例如，在高分辨率的视频模拟前端应用中，系统使用锁相环（模拟或数字实现）来同步需要显示到面板上数据的水平同步信号，同时产生出模数转换器所需要的像素采样时钟。

目前，由于视频显示制式种类繁多，每种制式的分辨率都不同，且面板刷新频率和有效像素数较以前相比，都有很大的提升。这就对锁相环的同步能力和输出的像素采样时钟性能提出了更高的要求。例如，若显示面板的分辨率和刷新频率增加，每个像素点的时钟周期大大变短了。在XGA制式60hz的刷新频率下，像素点之间约有15.4ns的时间可用于数据采样。而在UXGA制式75hz的刷新频率下，像素点的采样周期只有4.9ns。大多数消费类的显卡往往都需要有1ns左右的时间用于像素点的切换和稳定；因此，高精度，低抖动低噪声的像素时钟是此类应用的锁相环路的一个基本要求。

其次，对于显示行内的各个像素点之间，系统要求锁相环输出的像素时钟差分抖动（即周期抖动）越小越好，以保证系统能在有限的时间内正确采样到像素值；而对行和行之间，则要求锁相环输出的时钟积分抖动（即累计抖动）越小越好（相对于一个参考时钟周期内的积分），以保证显示行刷新之间，时钟的抖动没有累积到失真的程度；像素时钟差分抖动小，即要求输入的参考同步信号和锁相环反馈的信号之间相位差必须尽可能的小；像素时钟积分抖动小，即要求经过一定的时间的累积后，输出的时钟和它的理想位置比较，差别也要尽可能的小。

在目前常见的实现中，通常采用两种锁相环电路设计来获得时钟信号，图1是现有技术中使用全模拟锁相环来获得时钟信号的结构示意图，图2是现有技术中使用全数字锁相环来获得时钟信号的结构示意图。

图1中，该全模拟锁相环由鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和分频器组成。在该结构中由于水平同步信号有较大的抖动，整个锁相环环路需要维持到比较低的带宽上(如1Khz-3Khz)。这使得锁相环环路内部的滤波器的电阻R和电容C比较大，无法内部集成，不得不外置。同时，输出时钟的抖动性能也大大下降；而低的环路带宽导致了锁相环的锁定时间比较长，这在需要频繁切换显示格式的应用中有着很大的不足。

图2中，该全数字锁相环由鉴频鉴相器、时间到数字转换器、数字环路滤波器、数字控制振荡器和分频器组成。该结构有一定的灵活性、锁定时间短，可以有效的解决全模拟锁相环的问题，但全数字锁相环的输出时钟性能和物理版图实现直接相关，性能难以保证，时钟抖动比较大，线性度差。在全数字锁相环实现方案中，时间到数字转换器和数字控制振荡器的性能往往决定了整个系统的性能，而数字振荡控制器的性能和物理版图实现直接相关，其中心频率、频率调整范围、频率线性度和整个面积都是需要考虑和解决的问题

在另外一些方案中采用了压控振荡器输出多相的高频时钟，在多个相位之间切换的方案，用于减少输出时钟的抖动。一般的讲，这种在多个高速时钟之间的相位切换电路，非常容易产生时钟毛刺，并且其时钟抖动的性能与物理实现密切相关，时钟的调整范围和调整精度也是非常有限，而且会引入很高的开关噪声。整个系统需要很大的面积，同时芯片的功耗也比较大。

因此，需要一种方法或者机制实现锁相环环路，可以获得高精确度，低抖动，低相位噪声的像素采样时钟，对于提高视频模拟前端的性能尤为关键。

发明内容

本发明的目的是提供能够克服以上问题的锁相环的方法和电路。

根据第一方面，本发明提供了一种锁相环，包含：模拟锁相环单元和数字控制单元，模拟锁相环单元包括第一加法器、多模分频器、模拟鉴频鉴相器和压控振荡器，其中所述数字控制单元比较水平同步信号和压控振荡器输出高频信号的第一分频信号并且产生分频比调整信号；第一加法器基于分频比调整信号产生分频比，多模分频器基于分频比对压控振荡器输出的高频信号产生第二分频信号，模拟鉴频鉴相器对振荡信号和第二分频信号进行比较，以使压控振荡器输出经过调整的高频信号。。

所述数字控制单元包括数字鉴频鉴相器和数字相位误差放大器。数字鉴频鉴相器通过比较水平同步信号和压控振荡器输出高频信号的第一分频信号的相位差异产生相位误差幅度信号和误差方向信号，以此作为分频比调整信号。数字相位误差放大器包括加法器、乘法器和D触发器，构成离散数字域的两阶无限冲激响应滤波器，对分频比调整信号进行低频放大和高频滤除。

所述锁相环的分频比调整信号包括小数部分；模拟锁相环单元包括调制器，将分频比调整信号的小数部分随机化，并且把随机化的数值作为输入送入第一加法器。

所述模拟锁相环单元包括第一分频设置寄存器和第二加法器，该第一寄存器提供分频比的小数部分，第二加法器将分频比的小数部分叠加到分频比调整信号的小数部分。和第二分频设置寄存器，该第二寄存器提供分频比的整数部分，第二加法器将分频比的整数部分叠加到分频比。

所述压控振荡器为高速多相位压控振荡器，产生等间隔的不同相位的高速时钟信号。

根据第二方面，本发明提供了一种用锁相环产生时钟信号的方法，所述方法包括：数字控制单元比较水平同步信号和压控振荡器输出时钟信号的第一分频信号并且产生分频比调整信号；基于分频比调整信号产生分频比；基于分频比对压控振荡器输出的高频信号产生第二分频信号；模拟鉴频鉴相器对振荡信号和第二分频信号进行比较，以使压控振荡器输出经过调整的高频信号。分频比调整信号包括小数部分；所述基于分频比调整信号产生分频比包括将分频比调整信号的小数部分随机化，使得分频比在短时间内因应随机化而不同。

在本方法中锁相环的输出时钟信号由模拟锁相环单元控制，避免了全数字锁相环抖动性能差的弊端；同时由于加入了数字控制单元，避免了水平同步信号直接输入到模拟锁相环时，为维持整个环路在一个较窄的带宽上，环路滤波器需较大的电阻R和电容C从而无法内部集成的缺点。

附图说明

图1是现有技术中全模拟锁相环的结构示意图；

图2是现有技术中全数字锁相环的结构示意图；

图3是本发明实施例的锁相环电路系统结构示意图；

图4是数字鉴频鉴相器的电路图；

图5是数字相位误差放大单元的电路图；

图6是数字相位误差放大单元的波特图；

图7是模拟锁相环的结构示意图；

图8是整个锁相环闭环的传输频域幅度响应图和相位响应图。

具体实施方式

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

本发明的锁相环包含模拟锁相环单元和数字控制单元，模拟锁相环单元包括调制器、多模分频器、模拟鉴频鉴相器和压控振荡器。

图3是根据本发明实施例的锁相环电路系统结构示意图。如图3所示，该锁相环电路系统包括模拟锁相环单元，该模拟锁相环单元包括模拟鉴频鉴相器101,压控振荡器104,多模分频器105和加法器106；数字控制单元，该数字控制单元包括数字鉴频鉴相器112、数字相位误差放大器111。

数字控制单元比较水平同步信号和压控振荡器输出高频信号的第一分频信号并且产生分频比调整信号。在一个例子中，数字控制单元包括数字鉴频鉴相器112。数字鉴频鉴相器112通过比较水平同步信号和例如经第三分频器115分频后的第三分频信号，在一定周期里对两个输入信号之间的相位差进行计数，产生相位误差幅度信号及其误差方向指示信号，以此作为分频比调整信号。在一个例子中，通过压控振荡器104输出的8个等间隔不同相位的高频信号作为数字鉴频鉴相器112的时钟信号，从而提高了输出相位误差幅度信号的有效精度。

在一个优选例子中，数字控制单元还包括数字相位误差放大模块111。数字相位误差放大模块111接收来自数字鉴频鉴相器112的相位误差幅度信号及其误差方向指示信号，并且对相位误差幅度信号进行低频放大和高频滤除。

加法器106基于分频比调整信号产生分频比，多模分频器105基于分频比对压控振荡器104的输出高频信号产生第二分频信号，模拟鉴频鉴相器101对振荡信号和第二分频信号进行比较，以使压控振荡器输出经过调整的高频信号。

在一个例子中，模拟鉴频鉴相器101对振荡信号和第二分频信号进行比较，产生脉冲信号；该脉冲信号输入到电荷泵102，电荷泵102根据输入脉冲信号的宽度来改变输出电平信号的大小并输入到环路滤波器103，该信号经环路滤波器103滤除了电平信号的高频部分并保留了直流和低频部分。环路滤波器103的输出信号控制着压控振荡器104并对产生的高频信号的频率进行调整，从而实现对相位的跟踪和对水平同步信号的锁定。此处的压控振荡器104优选为高速多相位压控振荡器。本领域技术人员相信，虽然这里结合模拟锁相环的一个例子进行了描述，但是本发明还可以适用其他类型的锁相环。

在一个优选的例子中，模拟锁相环单元包括第二分频设置寄存器107，存储有分频比的整数部分。加法器106将分频比调整信号的整数部分与第二分频设置寄存器107储存的分频比的整数部分相加，该相加后的信号输入到多模分频器105作为该多模分频器的分频比。

在另一个优选的例子中，模拟锁相环单元包括第一分频设置寄存器110，存储有分频比的小数部分。模拟锁相环单元还包括调制器108。相位误差幅度信号可具有小数部分。相位误差幅度信号的小数部分经第二加法器109与分频设置寄存器110存储的分频比的小数部分相加，该相加后的信号输入到调制器108进行调制；调制器108使输出信号随机化，并通过该器件的固有特性将低频量化噪声能量推移到高频去，该高频量化噪声能量会在经环路滤波器103时被滤除。该经调制器108调制后的信号以及相位误差幅度信号的整数部分输入到第一加法器106，与分频设置寄存器107储存的分频比的整数部分相加。该相加后的信号输入到多模分频器105作为该多模分频器的分频比，用于配置整个模拟环路实现分频的功能。分频设置寄存器110、107储存的分频比的小数部分和分频比的整数部分的大小由所求时钟信号的频率决定。调制器108优选为Σ-Δ调制器。

在一个例子中，输入模拟鉴频鉴相器101的振荡信号频率为24Mhz,输入数字鉴频鉴相器112的水平同步信号频率为75khz，所求时钟信号频率为324Mhz。所求时钟信号324Mhz除以振荡信号频率24Mhz得到13.5，其中13为整数分频信号，0.5为小数分频信号。

当时钟信号经第三分频器产生的第一分频信号和水平同步信号产生分频比调整信号的时候，水平同步信号较第一分频信号的频率较高，分频比调整信号经数字误差放大单元111输出大小为0.1，方向为正的信号，分频设置寄存器110输出的小数分频信号大小为0.5，两信号经加法器109相加后的输出信号大小为0.6，方向为正。该信号经过调制器108的调制作用，使输出的调节信号随机化，如输出调节信号大小为10个一组，则该随机化信号可由4个0和6个1组成，其排列成随机化，该组信号的平均值为0.6，方向为正。该调节信号经加法器106与分频设置寄存器107产生的大小为13的整数分频信号相加，相加后的信号大小为13.6、方向为正，输入到多模分频器105作为分频比。多模分频器105将产生整数位的输出信号作为模拟鉴频鉴相器101的第二输入信号，如输出信号大小为10个一组，由4个13和6个14组成，该组信号的平均大小为13.6，方向为正。该组信号作为多模分频器的分频比对压控振荡器产生的高频信号进行分频，该第二分频信号和振荡信号输入模拟鉴频鉴相器进行比较，使模拟鉴频鉴相器产生脉冲信号的宽度增加，并最终增加压控振荡器输出的高频信号的频率使其达到预期要求。

图4为数字鉴频鉴相器的电路图。在该电路中用PFD计数器产生相位误差幅度信号和误差方向信号。

该驱动电路包括第一D触发器D1，第二D触发器D2，与非门Q1，RS锁存器F1，反相器S1、S2，延迟单元A1和计数器P1。其中第一D触发器D1的Q输出端与与非门Q1的第一输入端、反相器S1和计数器P1第一输入端的连接点相连，第二D触发器的Q输出端与与非门Q1的第二输入端、反相器S2和计数器P1第二输入端的连接点相连。延迟单元A1分别连接第一D触发器D1与第二D触发器D2清零端的连接点和与非门Q1的输出端。反相器S1的输出端与RS锁存器F1的第一输入端连接，反相器S2的输出端与RS锁存器F2的第二输入端连接。

在工作过程中，水平同步信号作为计数脉冲信号输入到第一D触发器D1的时钟输入端。当水平同步信号的上升沿到来时，第一D触发器D1的Q输出端输出一个有效脉冲信号。

来自锁相环的分频信号作为计数脉冲信号输入到第二D触发器D2的时钟输入端。当分频信号的上升沿到来时，第二D触发器D2的Q输出端输出一个有效脉冲信号。

当与非门Q1同时输入来自D1和D2的有效脉冲信号时，与非门Q1输出为0，该信号通过延迟单元A1输入到第一D触发器D1和第二D触发器D2的清零端，清零端被触发使第一D触发器D1和第二D触发器D2的输出为零。当与非门Q1只接收第一D触发器D1和第二D触发器D2的脉冲信号时输出为1，该信号通过延迟单元A1并输入到第一D触发器D1和第二D触发器D2的清零端，清零端不被触发。

第一D触发器产生D1的有效脉冲信号和第二D触发器D2产生的有效脉冲信号分别输入到反相器S1和S2并通过RS锁存器F1产生误差方向信号，该误差方向信号指出了时钟信号的调整方向，其中当输入第一D触发器产生D1产生的有效脉冲信号时为正向，当输入第二D触发器D2产生的有效脉冲信号时为负向。

计数器P1通过对一定周期内输入的第一D触发器D1和第二D触发器D2的有效脉冲信号进行计数并产生一个相位误差幅度信号。

在一个例子中，该相位误差幅度信号的宽度采用二进制补码表示为18bit,其中15位整数，3位小数。输入到计数器P1中的时钟信号使用了压控振荡器104输出的8个等间距不同相位的高频信号，故计数器P1的有效精度可最高提高到压控振荡器104时钟周期的1/8，其鉴相范围为-π到π。

图5是数字相位误差放大单元的电路图。在该驱动电路中通过加法器、乘法器以及D触发器的作用，构成了两阶无限冲激响应滤波器，滤除了输入信号中的高频成分。

该电路包括乘法器N1、N2、N3、N4、N5，加法器M1、M2、M3、M4、M5，第三D触发器D3，第四D触发器D4和第五D触发器D5。其中乘法器N1的两端分别连接相位误差幅度信号和加法器M2的第一输入端，乘法器N2的两端分别连接相位误差幅度信号和加法器M1的第一输入端，其中加法器M1的输出端与第三D触发器D3和加法器M2第二输入端的连接点相连，第三D触发器D3的输出端与加法器M1第二输入端和加法器M2第二输入端的连接点相连。第四D触发器D4的输入端与加法器M2的输出端连接，其输出端与乘法器N3的输入端相连。加法器M3的第一输入端与乘法器N3的输出端相连，其第二输入端与乘法器N4的输出端相连，且其输出端与第五D触发器D5的输入端和加法器M4的第一输入端的连接点相连。第五D触发器D5的输出端与乘法器N4的输入端和加法器M4的第二输入端相连，乘法器N5的两端别分与加法器M4的输出端和加法器M5的第一输入端相连，加法器M5的第二输入端输入一个直流补偿信号。

在工作过程中，相位误差信号分别输入到乘法器N1和乘法器N2进行一定数值的放大，该相位误差信号由数字鉴频鉴相器产生的相位误差幅度信号和误差方向信号构成，有符号数，由补码表示。

乘法器N2产生的放大信号经加法器M1输入到第三D触发器D3产生一个脉冲信号，该脉冲信号分别输入到加法器M1的第二输入端与乘法器N2产生的信号进行叠加。叠加后的信号输入到加法器M2的第二输入端与乘法器N1产生的信号叠加产生一个输出信号，该信号输入到第四D触发器产生一个脉冲信号并通过乘法器N3进行一定数值的放大，放大后的信号输入到加法器M3的第一输入端后又输入到第五D触发器的输入端和加法器M4的第一输入端。第五D触发器输出的脉冲信号分别输入到加法器M4的第二输入端和乘法器N4经过一定数值的放大后输入到加法器M3的第二输入端。加法器M4产生的信号经过乘法器M5的放大作用输入到加法器M5，加法器M5通过第二输入端输入的补偿信号对该电路产生信号进行调制并输出分频比调整信号，该分频比调整信号有符号数，由补码表示。

此处优选乘法器M5的放大系数为0.5。如输入方向为正的相位误差信号，该信号通过加法器和乘法器的作用会越来越大，如输入方向为负的相位误差信号，该信号通过加法器和乘法器的作用会越来越小。通过此作用使输入相位误差信号的高频部分被滤除并放大低频部分。

在一个例子中，该数字误差放大器单元工作在压控振荡器104的1024分频的更新速率上，该更新速率由压控振荡器输入到第一分频器113进行1/1024分频作用并输入到数字误差放大器单元来实现。在本例中，数字误差放大器单元相当于一个工作在离散数字域的低频放大，高频抑制的环路滤波器，本例中选择分频比调整信号的宽度为26bit。图6是数字相位误差放大单元的波特图，表示了输入的相位误差信号在本单元中低频放大，高频抑制的效果。

图7是模拟锁相环的结构示意图。如图7所示分频比调整信号输入到调制器71进行调制，使输出信号随机化，并通过该器件的固有特性将低频量化噪声能量推移到高频去，该调制后的信号输入多模分频器72作为分频比，用于配置整个模拟环路实现小数分频的功能，从而提高时钟信号的精度。多模分频器72输出的第二分频信号与振荡信号输入到模拟鉴频鉴相器73产生脉冲信号，该脉冲输入电荷泵74根据其脉冲信号的宽度产生电平信号，电平信号经环路滤波器75滤除了电平信号的高频部分并保留了直流和低频部分。环路滤波器75的输出信号输入到压控振荡器76产生高频信号。此处的调制器71优选为Σ-Δ调制器。

在一个例子中，所求时钟信号频率为324Mhz,则数字鉴频鉴相器112输入的水平同步信号频率为75Khz,模拟鉴频鉴相器101输入的振荡信号频率为24Mhz，压控振荡器产生的高频信号频率为162Mhz，该信号经过分频比为2的第二分频器114产生要求的频率为324Mhz的时钟信号，该信号经分频比为2160的第三分频器115产生第一分频信号并输入到数字鉴频鉴相器112对压控振荡器104输出的时钟信号进行方向和频率的微调。

图8是本发明的实施方案的整个锁相环闭环的传输频域幅度响应图和相位响应图。其中图8A为传输频域幅度响应图，图8B为相位响应图。

在传输频域幅度响应图中，其横坐标为20·log(IGcl(si)I0,纵坐标为log(fi)。当横坐标在0至3.7之间时纵坐标为0，当横坐标大于3.7时纵坐标呈直线函数下降，其直线函数系数为-40。

从图中可看出当输入/输出幅度比值在-3dB时其带宽在3.7khz左右，具有很窄的带宽。

在相位响应图中，其横坐标系数为

纵坐标为log(fi)。当横坐标在0至1.8之间时纵坐标为0，当横坐标大于1.8时图像呈指数函数下降并最终横坐标保持在-180左右。

从图中可看出当带宽在3.7khz时，其相位移动在-90度左右，为稳定的负反馈相位裕度，表明了该锁相环系统是稳定的。

本发明阐述的锁相环由模拟锁相环单元和数字控制单元组成，该锁相环通过加入的数字控制单元避免了当水平同步信号直接输入到模拟鉴频鉴相器时为维持整个环路的低带宽，环路滤波器需较大的电阻R和电容C从而无法内部集成的缺点；通过模拟锁相环单元最终控制输出时钟信号性能的特点避免了纯数字锁相环因抖动性能差而造成的分辨率一定程度失真的情况。该锁相环和物理实现的相关性与现有技术相比有大幅度的降低，更容易实现。

以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (10)

1.一种锁相环，包含：模拟锁相环单元和数字控制单元，模拟锁相环单元包括第一加法器、多模分频器、模拟鉴频鉴相器和压控振荡器，其中

所述数字控制单元比较水平同步信号和压控振荡器输出高频信号的第一分频信号并且产生分频比调整信号；第一加法器基于分频比调整信号产生分频比，多模分频器基于分频比对压控振荡器输出的高频信号产生第二分频信号，模拟鉴频鉴相器对振荡信号和第二分频信号进行比较，以使压控振荡器输出经过调整的高频信号。

2.根据权利要求1所述的锁相环，其特征在于所述数字控制单元包括数字鉴频鉴相器，数字鉴频鉴相器通过比较水平同步信号和压控振荡器输出的高频信号的第一分频信号的相位差异产生相位误差幅度信号和误差方向信号，以此作为分频比调整信号。

3.根据权利要求1所述的锁相环，其特征在于所述数字控制单元包括数字相位误差放大器，数字相位误差放大器对分频比调整信号进行低频放大和高频滤除。

4.根据权利要求3所述的锁相环，其特征在于所述数字相位误差放大器包括加法器、乘法器和D触发器，构成离散数字域的两阶无限冲激响应滤波器。

5.根据权利要求1所述的锁相环，其特征在于分频比调整信号包括小数部分；模拟锁相环单元包括调制器，将分频比调整信号的小数部分随机化，并且把随机化的数值作为输入送入第一加法器。

6.根据权利要求5所述的锁相环，其特征在于包括第一分频设置寄存器，该第一寄存器提供分频比的小数部分；和第二加法器，第二加法器将分频比的小数部分叠加到分频比调整信号的小数部分。

7.根据权利要求1所述的锁相环，其特征在于模拟锁相环单元包括第二分频设置寄存器，该第二寄存器提供分频比的整数部分，第一加法器将分频比的整数部分叠加到分频比。

8.根据权利要求1所述的锁相环，其特征在于所述压控振荡器为高速多相位压控振荡器，产生等间隔的不同相位的高速时钟信号。

9.一种用锁相环产生时钟信号的方法，所述方法包括数字控制单元比较水平同步信号和压控振荡器输出高频信号的第一分频信号并且产生分频比调整信号；基于分频比调整信号产生分频比；基于分频比对压控振荡器输出的高频信号产生第二分频信号；模拟鉴频鉴相器对振荡信号和第二分频信号进行比较，以使压控振荡器输出经过调整的高频信号。

10.根据权利要求9所述的驱动方法，其特征在于分频比调整信号包括小数部分；所述基于分频比调整信号产生分频比包括将分频比调整信号的小数部分随机化，使得分频比在短时间内因应随机化而不同。

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