CN109698697B - 一种应用于fpga芯片的锁相环装置及fpga芯片 - Google Patents
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Abstract
本发明涉及一种应用于FPGA芯片的锁相环装置，包括：模式控制单元，用于根据第一参考时钟得到第二参考时钟，根据预设分频模式确定第一分频方式，并根据第一反馈时钟和第一分频方式得到第二反馈时钟；PLL模拟核心单元，用于根据第二参考时钟和第二反馈时钟得到第二时钟信号；频率调整单元，用于根据预设分频模式确定第二分频方式，并根据第一分频方式和第二分频方式对第二时钟信号进行整数分频和/或非整数分频。本发明利用模式控制单元、PLL模拟核心单元和频率调整单元，使锁相环装置既可以实现静态配置，也可以实现动态配置，增加了应用的多样性和设计的灵活性。
Description
技术领域
本发明涉及可编程逻辑单元技术领域，特别是涉及一种应用于FPGA芯片的锁相环装置及FPGA芯片。
背景技术
现场可编程门阵列(Field-Programmable Gate Array，FPGA芯片)是一种半定制的电路芯片，有着丰富的片上资源可供开发，设计方式灵活方便，既解决了定制电路无法升级的不足，又克服了传统可编程器件门电路数有限的缺点。随着人工智能的兴起，对数据运算量和运算速度提出了更高的要求，这也导致了FPGA芯片(Field-Programmable GateArray，现场可编程门阵列)在加速运算领域扮演着越来越重要的角色，很多应用和服务借助FPGA芯片提供的支持可以显著提升运算速度和效率。
随着FPGA芯片的集成度不断增大，高质量的片上时钟变得越来越重要。许多FPGA芯片内部构架了PLL(锁相环)单元，用于各种时钟管理，诸如去除时钟注入、时钟相位调整、时钟时序调整和频率综合等。
但是，现有的用于FPGA芯片内部的PLL的可配置性大多数是有限的，而且多为静态配置，导致其灵活性较差，一旦需要改变PLL的配置，则需要停止系统重新进行加载，由此无法灵活满足用户的应用需求。
发明内容
因此，为解决现有技术存在的技术缺陷和不足，本发明提出一种应用于FPGA芯片的锁相环装置及FPGA芯片。
具体地，本发明一个实施例提出的一种应用于FPGA芯片的锁相环装置，包括：
模式控制单元，用于根据第一参考时钟得到第二参考时钟，根据预设分频模式确定第一分频方式，并根据第一反馈时钟和所述第一分频方式得到第二反馈时钟；
PLL模拟核心单元，连接所述模式控制单元，用于根据所述第二参考时钟和所述第二反馈时钟得到第二时钟信号；
频率调整单元，连接所述PLL模拟核心单元，用于根据所述预设分频模式确定第二分频方式，并根据所述第一分频方式和所述第二分频方式对所述第二时钟信号进行整数分频和/或非整数分频。
在本发明的一个实施例中，所述模式控制单元包括：
第一选择器，用于从所述第一参考时钟中选择第三参考时钟；
第一分频器，连接所述第一选择器，用于对所述第三参考时钟进行分频处理，得到所述第二参考时钟；
第二选择器，用于从所述第一反馈时钟中选择第三反馈时钟；
第一分频器模式控制模块，连接所述第二选择器，用于根据所述预设分频模式确定第一分频方式，并根据所述第一分频方式对所述第三反馈时钟进行分频处理，得到所述第二反馈时钟。
在本发明的一个实施例中，所述PLL模拟核心单元包括：
鉴频鉴相器，用于检测所述第二参考时钟与所述第二反馈时钟之间的信号差异；
电荷泵，连接所述鉴频鉴相器，用于将所述信号差异转换为电流信号；
低通滤波器，连接所述电荷泵，用于对所述电流信号进行滤波处理，得到电压信号；
压控振荡器，连接所述低通滤波器，用于对所述电压信号进行频率调制处理，得到第一时钟信号；
相位调整模块，连接所述压控振荡器，用于对所述第一时钟信号进行相位调整，得到第二时钟信号。
在本发明的一个实施例中，所述频率调整单元包括M级第一频率调整单元和N级第二频率调整单元，M、N均为大于0的整数，其中，
第一频率调整单元，用于根据所述第一分频方式对所述第二时钟信号进行整数分频或非整数分频；
第二频率调整单元，用于根据所述预设分频模式确定第二分频方式，并根据所述第一分频方式和所述第二分频方式对所述第二时钟信号进行整数分频或非整数分频。
在本发明的一个实施例中，第一频率调整单元包括第二分频器和第一调整模块，其中，
第二分频器，用于对所述第二时钟信号进行分频处理，得到第三时钟信号；
第一调整模块，连接所述第二分频器，用于对所述第三时钟信号进行相位调整和/或占空比调整，得到第四时钟信号。
在本发明的一个实施例中，第一频率调整单元还包括第三选择器、第四选择器和第五选择器，所述第三选择器的输入端分别连接所述第一选择器的输出端和所述相位调整模块的输出端，所述第三选择器的输出端连接所述第四选择器的输入端，所述第四选择器的输入端还连接至除本级外的其余所述第一频率调整单元的第一调整模块的输出端，所述第四选择器的输出端连接所述第二分频器，所述第五选择器的输入端连接所述第一调整模块的输出端，所述第五选择器的输入端还连接所述第一选择器的输入端、第一分频器的输出端和第一分频器模式控制模块的输出端，其中，
所述第三选择器，用于从所述第三参考时钟和所述第二时钟信号中进行选择，得到第五时钟信号；
所述第四选择器，用于从所述第四时钟信号和所述第五时钟信号中进行选择，得到第六时钟信号；
所述第五选择器，用于从所述第四时钟信号、所述第一参考时钟、所述第二参考时钟和所述第二反馈时钟中进行选择，得到第七时钟信号。
在本发明的一个实施例中，第一频率调整单元还包括第一同步和使能模块，连接所述第五选择器，用于控制所述第一频率调整单元的时钟同步和关断。
在本发明的一个实施例中，第二频率调整单元包括：
第二分频器模式控制模块，用于根据所述预设分频模式确定第二分频方式，根据所述第二分频方式对所述第二时钟信号进行分频处理，得到第八时钟信号；
第二调整模块，连接所述第二分频器模式控制模块，用于对所述第八时钟信号进行相位调整和/或占空比调整，得到第九时钟信号。
在本发明的一个实施例中，第一分频器模式控制模块和第二分频器模式控制模块均包括第三分频器、小数分频模块、加法运算模块，其中，所述第三分频器连接所述小数分频模块和所述加法运算模块，所述小数分频模块还连接至所述加法运算模块。
在本发明的一个实施例中，第二频率调整单元还包括第六选择器、第七选择器和第八选择器，所述第六选择器的输入端分别连接所述第一选择器的输出端和所述相位调整模块，所述第六选择器的输出端连接所述第七选择器的输入端，所述第七选择器的输入端还连接至所述第一频率调整单元的第一调整模块的输出端和除本级外的其余所述第二频率调整单元的第二调整模块的输出端，所述第七选择器的输出端连接所述第二分频器，所述第八选择器的输入端连接所述第二调整模块的输出端，所述第八选择器的输入端还连接所述第一选择器的输入端、第一分频器的输出端和第二分频器模式控制模块的输出端，其中，
所述第六选择器，用于从所述第三参考时钟和所述第二时钟信号中进行选择，得到第十时钟信号；
所述第七选择器，用于从所述第九时钟信号和所述第十时钟信号中进行选择，得到第十一时钟信号；
所述第八选择器，用于从所述第九时钟信号、所述第一参考时钟、所述第二参考时钟和所述第二反馈时钟中进行选择，得到第十二时钟信号。
在本发明的一个实施例中，第二频率调整单元还包括第二同步和使能模块，连接所述第八选择器，用于控制第二频率调整单元的时钟同步和关断。
在本发明的一个实施例中，还包括相位控制模块，所述相位控制模块连接于所述相位调整模块、所述第一调整模块和所述第二调整模块，其中，
所述相位控制模块，用于控制所述相位调整模块、所述第一调整模块和所述第二调整模块分别对所述第一时钟信号、所述第三时钟信号和所述第八时钟信号进行相位调整。
在本发明的一个实施例中，还包括失锁检测单元，所述失锁检测单元的输入端连接所述第一分频器、所述第一分频器模式控制模块，所述失锁检测单元的输出端连接所述第五选择器和所述第八选择器，其中，所述失锁检测单元，用于检测所述第二参考时钟的频率和所述第二反馈时钟的频率是否相等，得到检测结果，并将所述检测结果输出至所述第五选择器或所述第八选择器。
在本发明的一个实施例中，还包括第九选择器，所述第九选择器的输入端连接于所述第一调整模块、所述第二调整模块，所述第九选择器的输出端连接于所述第二选择器，其中，
所述第九选择器，用于从所述第四时钟信号和所述第九时钟信号中进行选择，得到第十三时钟信号。
本发明的一个实施例还提供一种FPGA芯片，所述FPGA芯片包括上述任意一项所述的锁相环装置。
本发明实施例，具备如下有益效果：
本发明的锁相环装置利用模式控制单元、PLL模拟核心单元和频率调整单元，使锁相环装置既可以实现静态配置，也可以实现动态配置，增加了应用的多样性和设计的灵活性，该锁相环装置可输出多路不同频率、不同相位、占空比可调、相位可调的时钟信号，且所输出的该时钟信号可以是整数倍的参考时钟，也可以输出一路或者多路非整数倍的参考时钟。
通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本发明的具体实施方式进行详细的说明。
图1为本发明实施例提供的一种锁相环装置的结构示意图；
图2为本发明实施例提供的另一种锁相环装置的结构示意图；
图3为本发明实施例提供的一种第一分频器模式控制模块或第二分频器模式控制模块的结构示意图；
图4为本发明实施例提供的一种PLL模拟核心单元的结构示意图；
图5为本发明实施例提供的另一种PLL模拟核心电路的结构示意图；
图6为本发明实施例提供的一种低通滤波器的结构示意图；
图7为本发明实施例提供的一种相位调整模块的结构示意图；
图8为本发明实施例提供的又一种相位调整模块的结构示意图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
请参见图1，图1为本发明实施例提供的一种锁相环装置的结构示意图。本发明实施例提供一种锁相环装置，该锁相环装置包括：
模式控制单元，用于根据第一参考时钟得到第二参考时钟，根据预设分频模式确定第一分频方式，并根据第一反馈时钟和所述第一分频方式得到第二反馈时钟；
PLL模拟核心单元，连接所述模式控制单元，用于根据所述第二参考时钟和所述第二反馈时钟得到第二时钟信号；
频率调整单元，连接所述PLL模拟核心单元，用于根据所述预设分频模式确定第二分频方式，并根据所述第一分频方式和所述第二分频方式对所述第二时钟信号进行整数分频和/或非整数分频。
本发明实施例的锁相环装置利用模式控制单元、PLL模拟核心单元和频率调整单元，使锁相环装置既可以实现静态配置，也可以实现动态配置，增加了应用的多样性和设计的灵活性，该锁相环装置可输出多路不同频率、不同相位、占空比可调、相位可调的时钟信号，且所输出的该时钟信号可以是整数倍的参考时钟，也可以输出一路或者多路非整数倍的参考时钟。
其中，频率调整单元的输出端还连接到模式控制单元的输入端，从而组成一个闭环回路。
静态配置是指锁相环装置的输出频率、相位等一经确定，在整个FPGA芯片运行过程中不会改变，若要改变锁相环装置的输出频率、相位等，必须停止系统重新配置数据；动态配置是指FPGA芯片运行过程中，可以实时的对锁相环装置进行配置，产生特定的输出频率、相位等。
在一个具体实施例中，用于根据第一参考时钟得到第二参考时钟，根据预设分频模式确定第一分频方式，并根据第一反馈时钟和所述第一分频方式得到第二反馈时钟。
具体地，第一参考时钟和第一反馈时钟从模式控制单元的输入端传输至模式控制单元中，模式控制单元根据用户的配置位需求将所接收的第一参考时钟转换为第二参考时钟，根据用户所设置的预设分频模式选择第一分频方式，并将所接收的第一反馈时钟按照第一分频方式将转换为第二反馈时钟。
第一参考时钟可来自锁相环装置的外部，如晶振(IO)、内部可编程逻辑模块。第一反馈时钟可直接来自频率调整单元的第一调整模块、第二调整模块的输出信号，也可来自锁相环装置的外部，如边沿时钟、外部IO接口等。第一参考时钟作为第一反馈时钟的参考信号，使得第一反馈时钟根据第一参考时钟进行调整，以使锁相环装置能够输出所需求的时钟信号。
预设分频模式为用户根据需求设置锁相环装置输出时钟信号整数倍或非整数倍的参考时钟，如锁相环装置共输出4路时钟信号，用户可以根据需求，将其中3路设置为输出的时钟信号的频率为整数，1路设置为输出的时钟信号的频率为非整数。
第一分频方式为通过模式控制单元控制锁相环装置的各路输出的分频方式，其中，第一分频方式包括控制锁相环装置的各路输出通路的时钟信号的频率均为整数、控制锁相环装置的各路输出通路的时钟信号的频率均为非整数和控制锁相环装置的某几路输出通路的时钟信号的频率均为整数、其余输出通路的时钟信号的频率均为非整数。
进一步地，请参见图2，模式控制单元包括第一选择器C1、第二选择器C2、第一分频器D1和第一分频器模式控制模块M1，第一选择器C1、第一分频器D1依次串接于锁相环装置的第一输入端和PLL模拟核心单元之间，第二选择器C2、第一分频器模式控制模块M1依次串接于锁相环装置的第二输入端和PLL模拟核心单元之间；
第一选择器C1，用于从第一参考时钟中选择第三参考时钟(REFIN)；
具体地，通过锁相环装置的第一输入端输入至第一选择器C1的第一参考时钟包括多种时钟信号，第一选择器C1可以根据用户的配置位需求从多个第一参考时钟中进行选择，作为需要传输至第一分频器D1的第三参考时钟。
第一分频器D1，用于对第三参考时钟进行分频处理，得到第二参考时钟(PFDREF)；
具体地，根据用户的配置位需求，可以通过第一选择器C1的输出端输入至第一分频器D1的第三参考时钟需要进行分频处理，经过分频处理的第三参考时钟即为第二参考时钟。第一分频器D1可实现1～P分频，其中，P为大于等于1的任意整数。
第二选择器C2，用于从第一反馈时钟中选择第三反馈时钟；
具体地，通过锁相环装置的第二输入端输入至第二选择器C2的第一反馈时钟包括多种时钟信号，第二选择器C2可以根据用户的配置位需求从多个第一反馈时钟中进行选择，作为需要传输至第一分频器模式控制模块M1的第三反馈时钟。
第一分频器模式控制模块M1，用于根据预设分频模式选择第一分频方式，并根据第一分频方式对第三反馈时钟进行分频处理，得到第二反馈时钟(PFDFB)；
具体地，第一分频器模式控制模块M1根据用户所设置的预设分频模式选择第一分频方式，若用户所设置的预设分频模式为锁相环装置的各路输出的时钟信号的频率均为整数，则第一分频器模式控制模块的第一分频方式即为将第三反馈时钟分频为整数的频率，若用户所设置的预设分频模式为锁相环装置的各路输出的时钟信号的频率均为非整数，则第一分频器模式控制模块M1的第一分频方式即为将第三反馈时钟分频为非整数的频率。
进一步地，请参见图3，第一分频器模式控制模块M1包括第三分频器、小数分频模块(FRAC，Fractional N divider)、加法运算模块，其中，第三分频器的第一输入端连接于第二选择器D2的输出端，第三分频器的第二输入端连接于小数分频模块的第一输出端，加法运算模块的第一输入端连接于第三分频器的输出端，加法运算模块的第二输入端连接于小数分频模块的第二输出端，小数分频模块的输入端连接于外部的控制信号divmode_ctl，该控制信号根据用户的设置控制锁相环的各路输出的时钟信号的频率均为整数分频还是非整数分频，若为整数分频(即整数分频为Q，Q为大于等于1的任意整数)，则小数分频模块关闭，用户设置的整数配置位为INTIN(INTIN决定了整数分频的大小)，该INTIN通过小数分频模块传输至第三分频器，当第三反馈时钟从第三分频器的第一输入端输入至第三分频器中，第三分频器则对第三反馈时钟进行整数分频处理，即第三分频器根据所接收到的INTIN对第三反馈时钟进行整数分频处理，从而得到第二反馈时钟，使得锁相环装置的各路输出的时钟信号的频率均为整数；若为非整数分频，则小数分频模块开启，此时第二反馈时钟的分频数由第三分频器和小数分频模块共同决定，用户设置的整数配置位为INTIN(INTIN决定了非整数分频整数部分的大小)、小数配置位为FRACIN(FRACIN决定了非整数分频小数部分的大小)，当第三反馈时钟从第三分频器的第一输入端输入至第三分频器中，第三分频器根据所接收到的INTIN对第三反馈时钟进行整数分频处理得到整数部分，小数分频模块根据所接收到的FRACIN产生小数部分，将整数部分记为Q，小数部分记为0.S，再利用加法运算模块将整数部分和小数部分进行相加，从而实现非整数分频，经非整数分频处理后得到的即为第二反馈时钟，即Q.S＝Q+0.S，其中，Q为大于等于1的任意整数，0.S为大于零小于一的任意数。
其中，小数分频模块采用detal sigma结构，该detal sigma可根据应用配置为1阶结构或T阶结构，其中，T为大于等于1的整数，选择打开小数分频模式时，可使得PLL支持扩展频谱时钟控制，减少EMI峰值。
在一个具体实施例中，PLL模拟核心单元，用于根据第二参考时钟和第二反馈时钟得到第二时钟信号。
具体地，请参见图4，PLL模拟核心单元包括鉴频鉴相器(PFD，Phase FrequencyDetector)、电荷泵(CP，Charge Pump)、低通滤波器(LPF，Low Pass Filter)、压控振荡器(VCO，Voltage-Controlled Oscillator)和相位调整模块(Phase adjust)，其中鉴频鉴相器的输入端连接于第一分频器的输出端、第一分频器模式控制模块的输出端，鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和相位调整模块依次串接，相位调整模块的输出端连接于频率调整单元。
鉴频鉴相器，用于检测第二参考时钟与第二反馈时钟之间的信号差异。第二参考时钟与第二反馈时钟传输至鉴频鉴相器，鉴频鉴相器检测第二参考时钟与第二反馈时钟之间的信号差异，并将该信号差异传输至电荷泵中，信号差异为第二参考时钟与第二反馈时钟之间的相位差。第二参考时钟作为第二反馈时钟的参考信号，使得第二反馈时钟根据第二参考时钟进行调整，以使锁相环能够输出所需求的时钟信号。
电荷泵，用于将信号差异转换为电流信号。电荷泵将接收到的信号差异转换为电流信号，并将该电流信号传输至低通滤波器。
进一步地，鉴频鉴相器将信号差异传输至电荷泵中，使得电荷泵将信号差异转换为电流信号，并将该电流信号传输至低通滤波器。
低通滤波器，用于对电流信号进行滤波处理，得到电压信号。
具体地，低通滤波器，连接电荷泵，用于对电流信号进行积分和滤波处理，得到电压信号，其中，电压信号包括细调电压信号(vhf)和粗调电压信号(vlf)；
进一步地，低通滤波器用于对电流信号进行积分和滤波处理，经积分和滤波处理形成电压信号，该电压信号包括粗调电压信号和细调电压信号。
请参见图5，低通滤波器包括电阻电容模块(RC)和跨导电容模块(GMC)，其中，电阻电容模块的输入端连接于电荷泵的输出端，电阻电容模块的输出端通过细调环路连接于压控振荡器，跨导电容模块的输入端连接于电阻电容模块和参考信号端，跨导电容模块的输出端通过粗调环路连接于压控振荡器，其中，
电阻电容模块，用于对电流信号进行滤波，得到细调电压信号和反馈电压信号(vcf)，其中，电阻电容模块为一种无源电阻电容滤波器；
跨导电容模块，用于接收参考电压信号和反馈电压信号，并根据所述反馈电压信号和所述参考电压信号得到所述粗调电压信号。
请参见图6，电阻电容模块包括电容C1、电容C2和电阻R，其中，电容C1的一端连接于细调环路，电容C1的另一端连接于接地端，电容C2和电阻R依次串接于细调环路和接地端之间。跨导电容模块包括跨导运算放大器(GM)和电容C3，其中，跨导运算放大器的第一输入端连接于电阻R和电容C2之间，跨导运算放大器的第二输入端连接于参考电压信号端，跨导运算放大器的输出端连接于粗调环路，电容C3的一端连接于跨导运算放大器的输出端，电容C3的另一端连接于接地端。
首先鉴频鉴相器比较第二参考时钟和第二反馈时钟，通过电荷泵将第二参考时钟和第二反馈时钟的差值转换成低通滤波器可以识别的电流形式(Icp_out)，该电流信号被低通滤波器进行积分和滤波处理，通过低通滤波器的电阻电容模块将电流信号转变为细调电压信号和反馈电压信号，其中细调电压信号作为细调电压，控制细调环路；反馈电压信号一方面反馈到电荷泵中，另一方面反馈电压信号通过跨导电容模块，产生粗调电压，控制粗调环路。细调电压信号和粗调电压信号共同作用于压控振荡器，控制压控振荡器产生需要的时钟频率。粗调环路经过PFD、CP、LPF、VCO和divider(分频器)，其中低通滤波器提供两个零极点，一个非零极点(跨导电容模块提供一个非常靠近原点的极点，可以把其近似于一个零极点，跨导电容模块还提供一些远远大于带宽的零极点，可以不作考虑，所以近似来说，粗调环路对应的低通滤波器提供两个零极点，一个非零极点)，提供一个窄的带宽，压控振荡器通过粗调环路提供了高的增益，低通滤波器提供的窄宽带和压控振荡器提供的高增益共同作用，确定锁相环工作的中心频率(即锁相环工作的频率)，扩大了锁相环工作频率的覆盖范围；锁相环的细调环路经过PFD、CP、LPF中的RC、VCO和divider，其中低通滤波器中的电阻电容模块提供了两个极点(一个零极点，一个非零极点)，一个零点，提供一个宽的带宽，压控振荡器通过细调环路提供了低的增益，低通滤波器提供的宽宽带和压控振荡器提供的低增益共同作用，加快了锁定时间，减小了输出时钟抖动。锁相环模拟核心电路模块和分频器相连，形成了一个反馈系统，该反馈系统直到参考时钟和反馈时钟相位一致或者相差一个固定值时，才将锁相环锁定。
该电路通过低通滤波器的嵌套式连接，使得粗调环路和细调环路共用一个电荷泵和低通滤波器，提高了电路的复用性。一方面使用一个电荷泵减小了功耗，另一方面，对于无源电阻电容滤波器，低通滤波器的复用大大减小了芯片的面积，有利于系统的集成。相对于传统的低通滤波器，加入跨导电容模块，跨导电容模块的一个输入端连接至反馈电压信号，另一个输入端连接至参考电压信号。参考电压信号由Vref_gen(参考电压产生电路)产生，参考电压信号的值大约为电源电压的一半(1/2*vdd)，同时为了弥补不同工艺不同温度下的偏差，参考电压信号可以根据内部可编程逻辑单元的控制信号，配置成为不同的电压值，该电压值为1/2*vdd的正负百分之二十，以电源电压1V为例，参考电压信号可通过配置位被配置为0.4V、0.45V、0.5V、0.55V或0.6。除了应用双环路的架构，为了进一步提高锁相环输出的时钟性能，还利用跨导运算放大器，迫使反馈电压信号趋近于Vref(1/2*vdd)，一方面将该反馈电压信号反馈到电荷泵输入端，减小了电荷泵电流源到衬底的寄生电容的充放电问题，从而消除了电荷分流，减小电荷泵的电荷匹配误差，降低了锁相环环路的抖动。另一方面细调电压信号由于锁相环环路的反馈作用，最后会趋近于反馈电压信号，而反馈电压信号又趋近于参考电压信号(1/2*vdd)，这使得不论锁相环工作在什么样的频率下，细调环路的增益都可以工作在一个线性度较好的范围内，进一步提高锁相环对抖动的抑制能力。同时，跨导电容模块的隔离作用，将粗调环路和细调环路很好的隔离起来，使得它们之间在不同协议不同工作条件下互不影响。
低通滤波器通过细调环路和粗调环路连接压控振荡器，细调环路用于将细调电压传输至压控振荡器，粗调环路用于将粗调电压信号传输至压控振荡器。低通滤波器包括两个输出端，分别为第一输出端和第二输出端，压控振荡器包括两个输入端，分别为第一输入端和第二输入端，低通滤波器的第一输出端与压控振荡器的第一输入端通过粗调环路(coarse_tune)相连接，低通滤波器的第一输出端通过粗调环路输出粗调电压信号至压控振荡器中，低通滤波器的第二输出端与压控振荡器的第二输入端通过细调环路(fine_tune)相连接，低通滤波器的第二输出端通过细调环路输出细调电压信号至压控振荡器中。其中，粗调环路的压控振荡器的增益远远大于细调环路的压控振荡器的增益，例如粗调环路的压控振荡器的增益为细调环路的压控振荡器的增益的5倍或10倍，粗调增益和细调增益的大小可以根据用户的具体需求进行设置，本实施例不对其做具体限制。
压控振荡器，连接低通滤波器，用于对电压信号进行频率调制处理，得到第一时钟信号；
具体地，压控振荡器，通过粗调环路和细调环路连接低通滤波器，用于对电压信号进行频率调制处理，得到第一时钟信号。压控振荡器可以包括i路输出，其中，i为大于等于1的整数，且i为偶数。
粗调电压信号通过粗调环路传输至为压控振荡器，能够为锁相环提供较大的增益和较低的带宽，可以快速的确定压控振荡器的中心频率，扩大锁相环频率覆盖范围，细调电压信号通过细调环路传输至为压控振荡器，能够为锁相环提供较小的增益和较高的带宽，该细调环路对锁相环装置的带宽起决定性作用，并且可以减小锁相环装置的抖动，加快锁定时间。
相位调整模块，连接压控振荡器，用于对第一时钟信号进行相位调整，得到第二时钟信号。
具体地，相位调整模块，用于对第一时钟信号进行相位调整，得到第二时钟信号。相位调整模块可以包括j路输出，其中，j为大于等于1的整数，且j大于等于锁相环装置的输出通路的个数。
其中，相位调整模块包括两种相位调整方式，第一种为通过第十选择器进行对第一时钟信号进行相位调整，第二种为通过第十选择器和相位转换模块(phase shift)进行调整。
对于第一种相位调整方式而言，请参见图7，相位调整模块包括第十选择器，该第十选择器的第一输入端连接压控振荡器的输出端，该第十选择器的第二输入端连接至静态配置位SDX<2:0>(以四路输出为例，X为A/B/C/D)，相位调整模块用于获取第一相位，并根据第一相位对第一时钟信号进行相位调整，得到第二时钟信号。第一种相位调整方式属于一种静态配置。
第一相位为用户根据需求所设置的配置位，即所需要锁相环装置输出的时钟信号的相位大小，第十选择器根据配置位SDX<2:0>的需求对应选择所要输出的相位大小，如配置位所需求的相位大小为45，则第十选择器将VCO输出的第一时钟信号强制调整为相位为45的第二时钟信号进行输出。常见的应用于FPGA芯片里的锁相环通常可以调整这个相位关系以45度为步长的增加。
例如，请参见图8，本实施例以锁相环装置的输出通路为4路，第十选择器为8选1选择器(8mux1)，8选1选择器对应可选取的相位为0、45、90、135、180、225、270、315，且i＝8、j＝4为例进行举例说明，其中，SDA<2：0>、SDB<2：0>、SDC<2：0>、SDD<2：0>分别为4路输出通路对应的配置位，若某一路输出通路的相位确定，则第十选择器直接根据配置位选择所需要输出的相位，如SDA<2：0>对应为第一路输出通路的配置位，且第一路输出通路需要8选1选择器选择第4个相位(即135)，则SDA<2：0>的配置位可设置为011，此时调整的相位为：SDA<2：0>/8*360。
对于第二种相位调整方式而言，请参见图8，相位调整模块还包括相位转换模块，相位转换模块的输出端连接第十选择器的第三输入端，相位转换模块用于获取第二相位，并将第二相位传输至第十选择器，以通过第一相位和第二相位对第一时钟信号进行相位调整，得到第二时钟信号。
请参见图8，相位转换模块的输入端连接于相位控制模块的第一输出端，其中，相位控制模块可以实现在系统运行过程中接收需要进行相位调整的信号，并通过该信号控制对应部分进行动态相位调整，如当需要对第一时钟信号进行动态相位调整时，则相位控制模块控制相位转换模块输出需要动态调整的相位大小，即相位转换模块根据相位控制模块获取需要进行动态调整的第二相位，相位转换模块将该第二相位传输至第十选择器，则第十选择器在初始的第一相位的基础上加上第二相位所对应的相位大小即为第二时钟信号的相位，如第一相位SDA<2：0>对应的相位大小为135，即SDA<2：0>为011，第二相位PHA<2：0>对应的相位大小为135，即PHA<2：0>为011，则第二时钟信号的相位为270，此时相位调整步长为：(SDA<2：0>+PHA<2：0>)/8*360。
应该知道的，控制相位控制模块的动态控制位信号(DYNMAIC CONTROL)可来自内部可编程逻辑模块或者外部动态控制接口。
本发明实施例为了平衡不同应用情况下锁相环装置的锁定时间、输出抖动情况、稳定性的关系，该锁相环装置的低通滤波器的带宽、电荷泵的电流、压控振荡器的增益均可通过FPGA芯片的配置位进行动态或静态配置，其中，配置位是对每个部分所需求的数值大小，如低通滤波器的带宽的大小。
在一个具体实施例中，频率调整单元包括M级第一频率调整单元(即为M个第一频率调整单元)和N级第二频率调整单元(即为N个第二频率调整单元)，M、N均为大于0的整数，其中，
第一频率调整单元，用于根据第一分频方式对第二时钟信号进行整数分频或非整数分频；
第一频率调整单元根据用户所设置的预设分频模式选择第一分频方式，即若用户所设置的预设分频模式为第一频率调整单元对应的各路输出通路均为整数分频，则选择的第一分频方式即将第一频率调整单元对应的各路输出通路均设置为整数分频，即第一分频器模式控制模块M1对第三反馈时钟进行整数分频处理，使得输入至第一频率调整单元的第二时钟信号的频率均为整数；若用户所设置的预设分频模式为第一频率调整单元对应的各路输出通路均为非整数分频，则选择的第一分频方式即将第一频率调整单元对应的各路输出通路均设置为非整数分频，即第一分频器模式控制模块M1对第三反馈时钟进行非整数分频处理，使得输入至第一频率调整单元的第二时钟信号的频率均为非整数。
第二频率调整单元，用于根据所述预设分频模式确定第二分频方式，并根据所述第一分频方式和所述第二分频方式对所述第二时钟信号进行整数分频或非整数分频。
第二频率调整单元根据用户所设置的预设分频模式选择第一分频方式和第二分频方式，其中，第二分频方式是根据预设分频模式确定是否对第二频率调整单元进行非整数分频，即若预设分频模式为第一频率调整单元对应的各路输出通路和第二频率调整单元对应的各路输出通路均为整数分频，则只需利用第一分频器模式控制模块M1将第一频率调整单元对应的各路输出通路和第二频率调整单元对应的各路输出通路均设置为整数分频，即第一分频器模式控制模块M1对第三反馈时钟进行整数分频处理，使得输入至第一频率调整单元和第二频率调整单元的第二时钟信号的频率均为整数；若用户所设置的预设分频模式为第一频率调整单元对应的各路输出通路和第二频率调整单元对应的各路输出通路均为非整数分频，则只需利用第一分频器模式控制模块M1将第一频率调整单元对应的各路输出通路和第二频率调整单元对应的各路输出通路均设置为非整数分频，即第一分频器模式控制模块M1对第三反馈时钟进行非整数分频处理，使得输入至第一频率调整单元和第二频率调整单元的第二时钟信号的频率均为非整数；若预设分频模式为第一频率调整单元对应的各路输出通路均为整数分频和第二频率调整单元对应的各路输出通路均为非整数分频，则首先需利用第一分频器模式控制模块M1将第一频率调整单元对应的各路输出通路和第二频率调整单元对应的各路输出通路均设置为整数分频，使得第一频率调整单元对应的各路输出通路的时钟信号的频率均为整数，即第一分频器模式控制模块M1对第三反馈时钟进行整数分频处理，再通过第二频率调整单元内的第二分频器模式控制模块M2将第二频率调整单元对应的各路输出通路均设置为非整数分频，从而使得第二频率调整单元对应的各路输出通路的时钟信号的频率均为非整数。
进一步地，请参见图2，第一频率调整单元包括第三选择器C3、第四选择器C4、第二分频器D2、第一调整模块P1、第五选择器C5和第一同步和使能模块S1，第二频率调整单元包括第六选择器C6、第七选择器C7、第二分频器模式控制模块M2、第二调整模块P2、第八选择器C8和第二同步和使能模块S2，其中，第三选择器C3的输入端分别连接第一选择器C1的输出端和相位调整模块的输出端，第三选择器C3的输出端连接第四选择器C4的输入端，第四选择器C4的输入端还连接至除本级外的其余第一频率调整单元的第一调整模块P1的输出端和所有第二频率调整单元的第二调整模块P2的输出端，第四选择器C4的输出端连接第二分频器D2的输入端，第二分频器D2的输出端连接第一调整模块P1的输入端，第一调整模块P1的输入端还连接至相位控制模块的第二输出端，第一调整模块P1的输出端还连接至第五选择器C5的输入端，第五选择器C5的输入端还连接第一选择器C1的输入端、第一分频器D1的输出端、第一分频器模式控制模块M1的输出端和失锁检测单元的输出端，第五选择器C5的输出端连接至第一同步和使能模块S1的输入端，第一同步和使能模块S1的输出端输出锁相环装置所要输出的时钟信号，第六选择器C6的输入端分别连接第一选择器C1的输出端和相位调整模块的输出端，第六选择器C6的输出端连接第七选择器的输入端，第七选择器C7的输入端还连接至所有第一频率调整单元的第一调整模块P1的输出端和除本级外的其余第二频率调整单元的第二调整模块P2的输出端，第七选择器C7的输出端连接第二分频器模式控制模块M2的输入端，第二分频器模式控制模块M2的输出端连接至第二调整模块P2的输入端，第二调整模块P2的输入端还连接至相位控制模块的第二输出端，第二调整模块P2的输出端还连接至第八选择器C8的输入端，第八选择器C8的输入端还连接第一选择器C1的输入端、第一分频器D1的输出端、第一分频器模式控制模块M1的输出端和失锁检测单元的输出端，第八选择器C8的输出端连接至第二同步和使能模块S2的输入端，第二同步和使能模块S2的输出端输出锁相环装置所要输出的时钟信号，其中，
第三选择器C3，用于从第三参考时钟和第二时钟信号中进行选择，得到第五时钟信号；
其中，第三参考时钟从第一选择器C1传输至第三选择器C3，第二时钟信号从相位调整模块传输至第三选择器C3，第三选择器根据用户的需求从第三参考时钟和第二时钟信号中选择一个信号作为第五时钟信号传输至第四选择器C4。
第四选择器C4，用于从第四时钟信号、第五时钟信号和第九时钟信号中进行选择，得到第六时钟信号；
其中，第五时钟信号从第三选择器C3传输至第四选择器C4，第四时钟信号是从除本级第一调整模块P1的其余的第一频率调整单元中的第一调整模块P1输出的第四时钟信号，第九时钟信号是从第二频率调整单元中的第二调整模块P2输出的第九时钟信号，第四选择器C4从上述信号中选择一个信号作为第六时钟信号传输至第二分频器D2。
第二分频器D2，用于对第二时钟信号进行分频处理，得到第三时钟信号；
其中，若锁相环装置的PLL模拟核心单元直接连接至第二分频器D2时，则第二分频器D2直接对第二时钟信号进行分频处理，得到第三时钟信号；若锁相环装置配置有第四选择器C4时，则将第四选择器C4传输至第二分频器D2中的第六时钟信号进行分频处理，得到第三时钟信号，第二分频器D2可实现1～P分频。
第一调整模块P1，用于对第三时钟信号进行相位调整和/或占空比调整，得到第四时钟信号；
其中，第一调整模块P1可以根据用户的需求对第三时钟信号的相位进行调整，或者对第三时钟信号的占空比进行调整，或者同时对第三时钟信号的相位和占空比进行调整，其中，当需要对第三时钟信号进行动态相位调整时，则相位控制模块控制第一调整模块P1对第三时钟信号进行动态相位调整。通过调整第三时钟信号的配置位可粗略的改变第三时钟信号的占空比。
第X级第一频率调整单元的第四选择器C4可以选择将第三选择器C3输出的第五时钟信号作为输出信号，也可以选择除第X级第一频率调整单元的第一调整模块P1外的其余的第一频率调整单元的第一调整模块P1输出的第四时钟信号或第Y级第二频率调整单元的第二调整模块P2输出的第九时钟信号作为输出信号，当将除第X级第一频率调整单元的第一调整模块P1外的其余的第一频率调整单元的第一调整模块P1输出的第四时钟信号或第Y级第二频率调整单元的第二调整模块P2输出的第九时钟信号作为输出信号时，可以实现分频器的级联，级联使用时，被分频后的第四时钟信号或第九时钟信号通过配置位可动态的或静态的选择输入到除第X级第一频率调整单元的第四选择器C4外的其余的第一频率调整单元的第四选择器C4中或某一级的第二频率调整单元的第七选择器C7中，继续进行分频，以此类推，最大可实现P^n的分频数，其中，n＝M+N，为锁相环装置的输出通路的个数，X为大于等于1且小于等于M的整数，Y为大于等于1且小于等于N的整数。
第五选择器，用于从第四时钟信号、第一参考时钟、第二参考时钟、第二反馈时钟和失锁检测单元的检测结果(即LOCK信号)中进行选择，得到第七时钟信号。
其中，将第四时钟信号传输至第五选择器中，则是为了通过本级第一频率调整单元的输出通路能够输出锁相环装置所需求的时钟信号；将第一参考时钟、第二参考时钟和第二反馈时钟传输至第五选择器中，用于测试模式控制单元中的第一选择器C1、第一分频器D1、第二选择器C2和第一分频器模式控制模块M1是否正常工作；将LOCK信号传输至第五选择器中，若第五选择器选择LOCK信号进行传输，则可以从锁相环装置的外部检测锁相环装置是否已经锁定在锁相环装置需要的频率上。
第一同步和使能模块，用于控制第一频率调整单元的时钟同步和关断。
第一同步和使能模块中的同步模块迫使第一频率调整单元输出的时钟信号和某一级确定的第一频率调整单元或某一级确定的第二频率调整单元输出的时钟信号同步，例如，当锁相环装置包括四路输出通路，设置第二路输出通路至第四路输出通路与第一路输出通路同步，则当第一路输出通路有时钟信号输出时，第二路输出通路至第四路输出通路才会有时钟信号输出，从而使得第二路输出通路至第四路输出通路与第一路输出通路同步；第一同步和使能模块中的使能模块用于控制第一频率调整单元的关断。当锁相环装置不需要某一级的第一频率调整单元输出时钟信号时，则可以通过第一同步和使能模块关断该第一频率调整单元，从而节省功耗。
第六选择器C6，用于从第三参考时钟和第二时钟信号中进行选择，得到第十时钟信号；
其中，第三参考时钟从第一选择器C1传输至第六选择器C6，第二时钟信号从相位调整模块传输至第六选择器C6，第六选择器C6根据用户的需求从第三参考时钟和第二时钟信号中选择一个信号作为第十时钟信号传输至第七选择器C7。
第二分频器模式控制模块，用于根据所述预设分频模式确定第二分频方式，根据所述第二分频方式对所述第二时钟信号进行分频处理，得到第八时钟信号；
第七选择器C7，用于从第四时钟信号、第九时钟信号和第十时钟信号中进行选择，得到第十一时钟信号；
其中，第十时钟信号从第六选择器C6传输至第七选择器C7，第九时钟信号是从除本级第二调整模块P2的其余的第二频率调整单元中的第二调整模块P2输出的第九时钟信号，第四时钟信号是从第一频率调整单元中的第一调整模块P1输出的第四时钟信号，第七选择器C7从上述信号中选择一个信号作为第十一时钟信号传输至第二分频器D2。
第二分频器模式控制模块M2，用于根据预设分频模式确定第二分频方式，根据第二分频方式对第二时钟信号进行分频处理，得到第八时钟信号；
具体地，第二分频器模式控制模块M2根据用户所设置的预设分频模式选择第二分频方式，当需要某一级第二频率调整单元所输出的时钟信号的频率为非整数时，则需要第二分频器模式控制模块M2实现非整数分频中的小数分频。
进一步地，请参见图3，第二分频器模式控制模块M2包括第三分频器、小数分频模块、加法运算模块，其中，该第三分频器的第一输入端连接于第七选择器D7的输出端，该第三分频器的第二输入端连接于小数分频模块的第一输出端，加法运算模块的第一输入端连接于第三分频器的输出端，加法运算模块的第二输入端连接于小数分频模块的第二输出端，小数分频模块的输入端连接于外部的控制信号divmode_ctl，该控制信号根据用户的设置控制第二频率调整单元的各路输出的时钟信号的频率为整数分频还是非整数分频，若为整数分频(即整数分频为Q，Q为大于等于1的任意整数)，则小数分频模块关闭，用户设置的整数配置位为INTIN(INTIN决定了整数分频的大小)，该INTIN通过小数分频模块传输至第三分频器，当第十一时钟信号从第三分频器的第一输入端输入至第三分频器中，第三分频器则对第十一时钟信号进行整数分频处理，即第三分频器根据所接收到的INTIN对第三反馈时钟进行整数分频处理；若为非整数分频，则小数分频模块开启，此时第二分频器模式控制模块M2的第八时钟信号的分频数由第三分频器和小数分频模块共同决定，用户设置的整数配置位为INTIN(INTIN决定了非整数分频整数部分的大小)、小数配置位为FRACIN(FRACIN决定了非整数分频小数部分的大小)，当第十一时钟信号从第三分频器的第一输入端输入至第三分频器中，第三分频器根据所接收到的INTIN对第十一时钟信号进行整数分频处理得到整数部分，小数分频模块根据所接收到的FRACIN产生小数部分，将整数部分记为Q，小数部分记为0.S，再利用加法运算模块将整数部分和小数部分进行相加，从而实现非整数分频，经非整数分频处理后得到的即为第八时钟信号，即Q.S＝Q+0.S，其中，Q为大于等于1的任意整数，0.S为大于零小于一的任意数。
其中，小数分频模块采用detal sigma结构，该detal sigma可根据应用配置为1阶结构或T阶结构，其中，T为大于等于1的整数，选择打开小数分频模式时，可使得PLL支持扩展频谱时钟控制，减少EMI峰值。
第二调整模块P2，用于对第八时钟信号进行相位调整和/或占空比调整，得到第九时钟信号；
其中，第二调整模块P2可以根据用户的需求对第八时钟信号的相位进行调整，或者对第八时钟信号的占空比进行调整，或者同时对第八时钟信号的相位和占空比进行调整，其中，当需要对第八时钟信号进行动态相位调整时，则相位控制模块控制第二调整模块P2对第八时钟信号进行动态相位调整。通过调整第八时钟信号配置位可粗略的改变第八时钟信号的占空比。
第Y级第一频率调整单元的第七选择器C7可以选择将第六选择器C6输出的第十时钟信号作为输出信号，也可以选择除第Y级第二频率调整单元的第二调整模块P2外的其余的第二频率调整单元的第二调整模块P2输出的第九时钟信号或第X级第一频率调整单元的第一调整模块P1输出的第四时钟信号作为输出信号，当将除第Y级第二频率调整单元的第二调整模块P2外的其余的第二频率调整单元的第二调整模块P2输出的第九时钟信号或第X级第一频率调整单元的第一调整模块P1输出的第四时钟信号作为输出信号时，可以实现分频器的级联，级联使用时，被分频后的第四时钟信号或第九时钟信号通过配置位可动态的或静态的选择输入到除第Y级第二频率调整单元的第七选择器C7外的其余的第二频率调整单元的第七选择器C7中或第X级的第一频率调整单元的第四选择器C4中，继续进行分频，以此类推，最大可实现P^n的分频数，其中，n＝M+N，为锁相环装置的输出通路的个数，X为大于等于1且小于等于M的整数。
第八选择器C8，用于从第九时钟信号、第一参考时钟、第二参考时钟、第二反馈时钟和失锁检测单元的检测结果(即LOCK信号)中进行选择，得到第十二时钟信号；
其中，将第九时钟信号传输至第八选择器C8中，则是为了通过本级第二频率调整单元的输出通路能够输出锁相环装置所需求的时钟信号；将第一参考时钟、第二参考时钟和第二反馈时钟传输至第八选择器C8中，用于测试模式控制单元中的第一选择器C1、第一分频器D1、第二选择器C2和第一分频器模式控制模块M1是否正常工作；将LOCK信号传输至第八选择器C8中，若第八选择器C8选择LOCK信号进行传输，则可以从锁相环装置的外部检测锁相环装置是否已经锁定在锁相环装置需要的频率上。
第二同步和使能模块S2，用于控制第二频率调整单元的时钟同步和关断。
第二同步和使能模块中的同步模块迫使第二频率调整单元输出的时钟信号和某一级确定的第一频率调整单元或某一级确定的第二频率调整单元输出的时钟信号同步；第二同步和使能模块中的使能模块用于控制第一频率调整单元的关断。当锁相环装置不需要某一级的第二频率调整单元输出时钟信号时，则可以通过第二同步和使能模块关断该第二频率调整单元，从而节省功耗。本发明实施例的锁相环装置的第一频率调整单元和第二频率调整单元可以均输出频率为整数的时钟信号，也可以均输出频率为非整数的时钟信号，也可以同时输出某些时钟信号为整数的频率和某些时钟信号为非整数的频率，此时，通过将第一频率调整单元对应的输出通路的输出的时钟信号的频率均设置为整数，将第二频率调整单元对应的输出通路的输出的时钟信号的频率设置为非整数，即可实现同时输出某些时钟信号为整数的频率和某些时钟信号为非整数的频率。例如，请参见图2，该锁相环装置包括三级第一频率调整单元和一级第二频率调整单元，其中第一频率调整单元对应的输出通路为CLKOUT1、CLKOUT2、CLKOUT3，第二频率调整单元对应的输出通路为CLKOUT4，则可以使得CLKOUT1、CLKOUT2、CLKOUT3、CLKOUT4所输出的时钟信号的频率均为整数，或者均为非整数，也可使CLKOUT1、CLKOUT2、CLKOUT3均为整数、CLKOUT4为非整数分频。锁相环装置输出的时钟信号的频率为整数还是非整数是由第一分频器模式控制模块M1、第二分频器模式控制模块M2共同决定的。
本发明实施例的锁相环装置还包括相位控制模块，该相位控制模块的第一输出端连接于相位调整模块、第二输出端连接于第一调整模块和第二调整模块，其中，相位控制模块用于控制相位调整模块、第一调整模块和第二调整模块分别对所述第一时钟信号、第三时钟信号和第八时钟信号进行相位调整。目前大部分FPGA芯片相位调整的最小步长为45度。而本实施例的锁相环装置的第一调整模块和第二调整模块可以将相位调整的步长变成特别小的任意步长，可以使得在某些应用时PLL的输出时钟之间设置更小更精确的相位补偿。具体来说，就是第一调整模块和第二调整模块可以改变频率调整单元里的第二分频器和第二分频器模式控制模块M2的分频值，使得相位调整的步长变为(DIVA2-DIVA1)/DIVA1*360，其中DIVA1和DIVA2为两个不同的分频值的配置位，静态的时候，这两个值可以直接被配置完成，动态的时候，则可以通过相位调整模块动态的输出配置值改变DIVA2。
具体地，相位控制模块可以实现在系统运行过程中接收需要进行相位调整的信号，并通过该信号控制对应部分进行动态相位调整，如当需要对第一时钟信号进行动态相位调整时，则相位控制模块可以控制相位转换模块输出需要动态调整的相位大小；当需要对第三时钟信号进行动态相位调整时，则相位控制模块控制第一调整模块P1对第三时钟信号进行动态相位调整；当需要对第八时钟信号进行动态相位调整时，则相位控制模块控制第二调整模块P2对第八时钟信号进行动态相位调整。
本发明实施例的锁相环装置还包括失锁检测单元，该失锁检测单元的输入端连接第一分频器D1的输出端、第一分频器模式控制模块M1的输出端，失锁检测单元的输出端连接第一频率调整单元的第五选择器C5的输入端和第二频率调整单元的第八选择器C8的输入端，其中，失锁检测单元用于检测第二参考时钟的频率和第二反馈时钟的频率是否相等，得到检测结果，并将该检测结果输出至第五选择器或第八选择器。
失锁检测单元检测到第二参考时钟的频率等于第二反馈时钟的频率时，则失锁检测单元所输出的检测结果反应锁相环装置已经锁定在锁相环装置需要的频率上，若第二参考时钟的频率不等于第二反馈时钟的频率时，则失锁检测单元所输出的检测结果反应锁相环装置还未锁定在锁相环装置需要的频率上，此时对应为低电平，当第二参考时钟的频率等于第二反馈时钟的频率时，则转换为高电平。
本发明实施例的锁相环装置还包括第九选择器C9，第九选择器C9的输入端连接于第一调整模块P1的输出端和第二调整模块P2的输出端，第九选择器C9的输出端连接于第二选择器C2的输入端，其中，第九选择器C9用于从第四时钟信号和第九时钟信号中进行选择，得到第十三时钟信号。
第九选择器C9实现可以从第四时钟信号和第九时钟信号中选择一种信号作为第一反馈时钟，从而实现锁相环装置内部的时钟信号作为反馈时钟的目的。
本发明实施例的锁相环装置利用模式控制单元、PLL模拟核心单元和频率调整单元，使锁相环装置既可以实现静态配置，也可以实现动态配置，增加了应用的多样性和设计的灵活性，且该锁相环装置可配置选项多，能实现多路通路输出的时钟信号的频率为整数或非整数，或同时具备整数倍频率的时钟信号和非整数倍频率的时钟信号，且其支持的工作频率范围大，功耗小。
本发明实施例的锁相环装置可以建立固定的相位关系，对于某些要求时钟信号和数据之间有特殊相位关系的应用，建立固定的相位关系对时钟信号接口是很有必要的。对于本锁相环装置来说，除了在原有的静态配置的基础上增加了大量的动态配置位来调整时钟相位，而且本锁相环装置的相位调整的步长也可以静态的或动态的调整至更小的步长，使得本锁相环装置的输出时钟之间设置更小更精确的相位补偿。
本发明实施例的锁相环装置总的相位调整为相位调整模块与第一调整模块之和或相位调整模块与第二调整模块之和，用户可根据应用灵活的调整锁相环装置每一路输出通路的输出相位的大小，且各个通路之间互不干扰。
本发明实施例的锁相环装置增加了减小功耗的省电模式，包括动态输出时钟使能和standby模式。其中动态时钟使能可通过内部可编程逻辑模块选择关闭某一个或多个时钟输出以节省功耗，用户也可通过内部可编程逻辑模块控制配置位使锁相环进入standby模式，可编程的选择控制锁相环装置内部模块电源的开关(pll偏置电流关断，数字部分关断或pll偏置电流关断，数字部分供电)。
本发明实施例还提供一种芯片，该芯片配置有上述所述的锁相环装置，且该芯片可以为FPGA芯片。
本发明的芯片既可以实现静态配置，也可以实现动态配置，增加了应用的多样性和设计的灵活性。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。
Claims (15)
1.一种应用于FPGA芯片的锁相环装置，其特征在于，包括：
模式控制单元，用于根据第一参考时钟得到第二参考时钟，根据预设分频模式确定第一分频方式，并根据第一反馈时钟和所述第一分频方式得到第二反馈时钟；其中，所述第一参考时钟由锁相环装置外部模块提供，所述第一参考时钟为所述第一反馈时钟的参考信号，所述预设分频模式为用户根据需求设置锁相环装置输出时钟信号整数倍或非整数倍的参考信号；
PLL模拟核心单元，连接所述模式控制单元，用于根据所述第二参考时钟和所述第二反馈时钟得到第二时钟信号；
频率调整单元，连接所述PLL模拟核心单元，用于根据所述预设分频模式确定第二分频方式，并根据所述第一分频方式和所述第二分频方式对所述第二时钟信号进行整数分频和/或非整数分频。
2.根据权利要求1所述的锁相环装置，其特征在于，所述模式控制单元包括：
第一选择器，用于从所述第一参考时钟中选择第三参考时钟；
第一分频器，连接所述第一选择器，用于对所述第三参考时钟进行分频处理，得到所述第二参考时钟；
第二选择器，用于从所述第一反馈时钟中选择第三反馈时钟；
第一分频器模式控制模块，连接所述第二选择器，用于根据所述预设分频模式确定第一分频方式，并根据所述第一分频方式对所述第三反馈时钟进行分频处理，得到所述第二反馈时钟。
3.根据权利要求2所述的锁相环装置，其特征在于，所述PLL模拟核心单元包括：
鉴频鉴相器，用于检测所述第二参考时钟与所述第二反馈时钟之间的信号差异；
电荷泵，连接所述鉴频鉴相器，用于将所述信号差异转换为电流信号；
低通滤波器，连接所述电荷泵，用于对所述电流信号进行滤波处理，得到电压信号；
压控振荡器，连接所述低通滤波器，用于对所述电压信号进行频率调制处理，得到第一时钟信号；
相位调整模块，连接所述压控振荡器，用于对所述第一时钟信号进行相位调整，得到第二时钟信号。
4.根据权利要求3所述的锁相环装置，其特征在于，所述频率调整单元包括M级第一频率调整单元和N级第二频率调整单元，M、N均为大于0的整数，其中，
第一频率调整单元，用于根据所述第一分频方式对所述第二时钟信号进行整数分频或非整数分频；
第二频率调整单元，用于根据所述预设分频模式确定第二分频方式，并根据所述第一分频方式和所述第二分频方式对所述第二时钟信号进行整数分频或非整数分频。
5.根据权利要求4所述的锁相环装置，其特征在于，第一频率调整单元包括第二分频器和第一调整模块，其中，
第二分频器，用于对所述第二时钟信号进行分频处理，得到第三时钟信号；
第一调整模块，连接所述第二分频器，用于对所述第三时钟信号进行相位调整和/或占空比调整，得到第四时钟信号。
6.根据权利要求5所述的锁相环装置，其特征在于，第一频率调整单元还包括第三选择器、第四选择器和第五选择器，所述第三选择器的输入端分别连接所述第一选择器的输出端和所述相位调整模块的输出端，所述第三选择器的输出端连接所述第四选择器的输入端，所述第四选择器的输入端还连接至除本级外的其余所述第一频率调整单元的第一调整模块的输出端，所述第四选择器的输出端连接所述第二分频器，所述第五选择器的输入端连接所述第一调整模块的输出端，所述第五选择器的输入端还连接所述第一选择器的输入端、第一分频器的输出端和第一分频器模式控制模块的输出端，其中，
所述第三选择器，用于从所述第三参考时钟和所述第二时钟信号中进行选择，得到第五时钟信号；
所述第四选择器，用于从所述第四时钟信号和所述第五时钟信号中进行选择，得到第六时钟信号；
所述第五选择器，用于从所述第四时钟信号、所述第一参考时钟、所述第二参考时钟和所述第二反馈时钟中进行选择，得到第七时钟信号。
7.根据权利要求6所述的锁相环装置，其特征在于，第一频率调整单元还包括第一同步和使能模块，连接所述第五选择器，用于控制所述第一频率调整单元的时钟同步和关断。
8.根据权利要求7所述的锁相环装置，其特征在于，第二频率调整单元包括：
第二分频器模式控制模块，用于根据所述预设分频模式确定第二分频方式，根据所述第二分频方式对所述第二时钟信号进行分频处理，得到第八时钟信号；
第二调整模块，连接所述第二分频器模式控制模块，用于对所述第八时钟信号进行相位调整和/或占空比调整，得到第九时钟信号。
9.根据权利要求8所述的锁相环装置，其特征在于，第一分频器模式控制模块和第二分频器模式控制模块均包括第三分频器、小数分频模块、加法运算模块，其中，所述第三分频器连接所述小数分频模块和所述加法运算模块，所述小数分频模块还连接至所述加法运算模块。
10.根据权利要求8所述的锁相环装置，其特征在于，第二频率调整单元还包括第六选择器、第七选择器和第八选择器，所述第六选择器的输入端分别连接所述第一选择器的输出端和所述相位调整模块，所述第六选择器的输出端连接所述第七选择器的输入端，所述第七选择器的输入端还连接至所述第一频率调整单元的第一调整模块的输出端和除本级外的其余所述第二频率调整单元的第二调整模块的输出端，所述第七选择器的输出端连接所述第二分频器，所述第八选择器的输入端连接所述第二调整模块的输出端，所述第八选择器的输入端还连接所述第一选择器的输入端、第一分频器的输出端和第二分频器模式控制模块的输出端，其中，
所述第六选择器，用于从所述第三参考时钟和所述第二时钟信号中进行选择，得到第十时钟信号；
所述第七选择器，用于从所述第九时钟信号和所述第十时钟信号中进行选择，得到第十一时钟信号；
所述第八选择器，用于从所述第九时钟信号、所述第一参考时钟、所述第二参考时钟和所述第二反馈时钟中进行选择，得到第十二时钟信号。
11.根据权利要求10所述的锁相环装置，其特征在于，第二频率调整单元还包括第二同步和使能模块，连接所述第八选择器，用于控制第二频率调整单元的时钟同步和关断。
12.根据权利要求9所述的锁相环装置，其特征在于，还包括相位控制模块，所述相位控制模块连接于所述相位调整模块、所述第一调整模块和所述第二调整模块，其中，
所述相位控制模块，用于控制所述相位调整模块、所述第一调整模块和所述第二调整模块分别对所述第一时钟信号、所述第三时钟信号和所述第八时钟信号进行相位调整。
13.根据权利要求10所述的锁相环装置，其特征在于，还包括失锁检测单元，所述失锁检测单元的输入端连接所述第一分频器、所述第一分频器模式控制模块，所述失锁检测单元的输出端连接所述第五选择器和所述第八选择器，其中，
所述失锁检测单元，用于检测所述第二参考时钟的频率和所述第二反馈时钟的频率是否相等，得到检测结果，并将所述检测结果输出至所述第五选择器或所述第八选择器。
14.根据权利要求9所述的锁相环装置，其特征在于，还包括第九选择器，所述第九选择器的输入端连接于所述第一调整模块、所述第二调整模块，所述第九选择器的输出端连接于所述第二选择器，其中，
所述第九选择器，用于从所述第四时钟信号和所述第九时钟信号中进行选择，得到第十三时钟信号。
15.一种FPGA芯片，其特征在于，包括权利要求1至权利要求14任意一项所述的锁相环装置。
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