CN209313820U - 应用于fpga的双环路锁相环模拟核心电路及锁相环 - Google Patents
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Abstract
本实用新型涉及一种应用于FPGA的双环路锁相环模拟核心电路，其特征在于，包括：低通滤波器，用于对电流信号进行积分和滤波处理，得到电压信号，其中，电压信号包括细调电压信号和粗调电压信号；压控振荡器，所述低通滤波器通过细调环路和粗调环路连接所述压控振荡器，用于调整所述压控振荡器的增益，并对所述细调电压信号和所述粗调电压信号进行频率调制处理，得到第一时钟信号。本实用新型实施例的锁相环模拟核心电路在不增加额外电荷泵和滤波器的前提下，利用低通滤波器的嵌套，实现了双环路锁相环结构，既满足了锁定时间和工作频率范围的要求，也可以显著的降低输出时钟抖动，同时节约了功耗和芯片面积。
Description
技术领域
本实用新型涉及可编程逻辑单元技术领域，特别是涉及一种应用于 FPGA的双环路锁相环模拟核心电路及锁相环。
背景技术
现场可编程门阵列(Field-Programmable Gate Array，FPGA)是一种半定制的电路芯片，有着丰富的片上资源可供开发，设计方式灵活方便，既解决了定制电路无法升级的不足，又克服了传统可编程器件门电路数有限的缺点。随着人工智能的兴起，对数据运算量和运算速度提出了更高的要求，这也导致了FPGA(Field-Programmable Gate Array，现场可编程门阵列)在加速运算领域扮演着越来越重要的角色，很多应用和服务借助FPGA提供的支持可以显著提升运算速度和效率。
随着FPGA的集成度不断增大，高质量的片上时钟变得越来越重要。许多FPGA内部构架了PLL(锁相环)单元，用于各种时钟管理，诸如去除时钟注入、时钟相位调整、时钟时序调整和频率综合等。
但是，现有的用于FPGA芯片内部PLL需要满足多协议下统一架构的各项性能指标，这对PLL模拟核心架构提出了严峻的挑战。要求它即满足快速锁定，又有大的频率覆盖范围和低的输出抖动，同时降低芯片的功耗和面积，所以设计出满足FPGA内部时钟性能的PLL模拟核心架构极为迫切。
实用新型内容
因此，为解决现有技术存在的技术缺陷和不足，本实用新型提出一种应用于FPGA的双环路锁相环模拟核心电路及锁相环。
具体地，本实用新型一个实施例提出的一种应用于FPGA的双环路锁相环模拟核心电路，包括：
低通滤波器，用于对电流信号进行积分和滤波处理，得到电压信号，其中，电压信号包括细调电压信号和粗调电压信号；
压控振荡器，所述低通滤波器通过细调环路和粗调环路连接所述压控振荡器，用于调整所述压控振荡器的增益，并对所述细调电压信号和所述粗调电压信号进行频率调制处理，得到第一时钟信号。
在本实用新型的一个实施例中，所述低通滤波器包括：
电阻电容模块，用于对电流信号进行积分和滤波，得到细调电压信号和反馈电压信号；
跨导电容模块，用于接收参考电压信号和所述反馈电压信号，并根据所述反馈电压信号和所述参考电压信号得到所述粗调电压信号。
在本实用新型的一个实施例中，所述电阻电容模块包括电容C1、电容 C2和电阻R，其中，所述电容C1的一端连接于所述细调环路，所述电容 C1的另一端连接于接地端，所述电容C2和所述电阻R依次串接于所述细调环路和接地端之间。
在本实用新型的一个实施例中，所述跨导电容模块包括跨导运算放大器和电容C3，其中，所述跨导运算放大器的第一输入端连接于所述电阻R 和所述电容C2之间，所述跨导运算放大器的第二输入端连接于参考电压信号端，所述跨导运算放大器的输出端连接于所述粗调环路，所述电容C3的一端连接于所述跨导运算放大器的输出端，所述电容C3的另一端连接于接地端。
在本实用新型的一个实施例中，还包括：
相位调整单元，连接所述压控振荡器，用于对所述第一时钟信号进行相位调整，得到第二时钟信号。
在本实用新型的一个实施例中，所述相位调整单元包括选择器，连接所述压控振荡器，用于获取第一相位，并根据第一相位对所述第一时钟信号进行相位调整，得到第二时钟信号。
在本实用新型的一个实施例中，所述相位调整单元还包括相位转换模块，连接所述选择器，用于获取第二相位，并将所述第二相位传输至所述选择器，以通过第一相位和第二相位对所述第一时钟信号进行相位调整，得到第二时钟信号。
在本实用新型的一个实施例中，还包括：
电荷泵，连接所述低通滤波器，用于获取信号差异，并将所述信号差异转换为电流信号。
在本实用新型的一个实施例中，还包括：
鉴频鉴相器，连接所述电荷泵，用于获取参考时钟信号和反馈时钟信号，并检测参考时钟信号与反馈时钟信号之间的信号差异。
本实用新型的一个实施例还提供一种锁相环，包括上述任意一项实施例所述的双环路锁相环模拟核心电路。
本实用新型实施例，具备如下有益效果：
本实用新型实施例的锁相环模拟核心电路在不增加额外电荷泵和滤波器的前提下，利用低通滤波器的嵌套，实现了双环路锁相环结构，既满足了锁定时间和工作频率范围的要求，也可以显著的降低输出时钟抖动，同时节约了功耗和芯片面积。
通过以下参考附图的详细说明，本实用新型的其它方面和特征变得明显。但是应当知道，该附图仅仅为解释的目的设计，而不是作为本实用新型的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。
附图说明
下面将结合附图，对本实用新型的具体实施方式进行详细的说明。
图1为本实用新型实施例提供的一种锁相环模拟核心电路的结构示意图；
图2为本实用新型实施例提供的另一种锁相环模拟核心电路的结构示意图；
图3为本实用新型实施例提供的一种低通滤波器的结构示意图；
图4为本实用新型实施例提供的一种相位调整单元的结构示意图；
图5为本实用新型实施例提供的另一种相位调整单元的结构示意图。
具体实施方式
为使本实用新型的上述目的、特征和优点能够更加明显易懂，下面结合附图对本实用新型的具体实施方式做详细的说明。
请参见图1，图1为本实用新型实施例提供的一种锁相环模拟核心电路的结构示意图。本实用新型实施例提供一种应用于FPGA的双环路锁相环模拟核心电路，该锁相环包括：鉴频鉴相器(PFD，Phase Frequency Detector)、电荷泵(CP，Charge Pump)、低通滤波器(LPF，Low Pass Filter)、压控振荡器(VCO，Voltage-Controlled Oscillator)和相位调整单元(Phase Adjust)，其中，鉴频鉴相器、电荷泵、低通滤波器、压控振荡器和相位调整单元依次连接。
具体地，鉴频鉴相器，连接电荷泵，用于获取参考时钟信号和反馈时钟信号，并检测参考时钟信号与反馈时钟信号之间的信号差异。
进一步地，参考时钟(refclk)与反馈时钟(fbclk)通过鉴频鉴相器的输入端传输至鉴频鉴相器，鉴频鉴相器检测参考时钟与反馈时钟之间的信号差异，并将该信号差异传输至电荷泵中，信号差异为参考时钟与反馈时钟之间的相位差。参考时钟作为反馈时钟的参考信号，使得反馈时钟根据参考时钟进行调整，以使锁相环能够输出所需求的时钟信号。
具体地，电荷泵，连接鉴频鉴相器，用于获取信号差异，并将信号差异转换为电流信号(Icp_out)。
进一步地，鉴频鉴相器将信号差异传输至电荷泵中，使得电荷泵将信号差异转换为电流信号，并将该电流信号传输至低通滤波器。
具体地，低通滤波器，连接电荷泵，用于对电流信号进行积分和滤波处理，得到电压信号，其中，电压信号包括细调电压信号(vhf)和粗调电压信号(vlf)；
进一步地，低通滤波器用于对电流信号进行积分和滤波处理，经积分和滤波处理形成电压信号，该电压信号包括粗调电压信号和细调电压信号。
请参见图2，低通滤波器包括电阻电容模块(RC)和跨导电容模块(GMC)，其中，电阻电容模块的输入端连接于电荷泵的输出端，电阻电容模块的输出端通过细调环路连接于压控振荡器，跨导电容模块的输入端连接于电阻电容模块和参考信号端，跨导电容模块的输出端通过粗调环路连接于压控振荡器，其中，
电阻电容模块，用于对电流信号进行滤波，得到细调电压信号和反馈电压信号(vcf)，其中，电阻电容模块为一种无源电阻电容滤波器；
跨导电容模块，用于接收参考电压信号和反馈电压信号，并根据所述反馈电压信号和所述参考电压信号得到所述粗调电压信号。
请参见图3，电阻电容模块包括电容C1、电容C2和电阻R，其中，电容C1的一端连接于细调环路，电容C1的另一端连接于接地端，电容C2和电阻R依次串接于细调环路和接地端之间。跨导电容模块包括跨导运算放大器(GM)和电容C3，其中，跨导运算放大器的第一输入端连接于电阻R和电容C2之间，跨导运算放大器的第二输入端连接于参考电压信号端，跨导运算放大器的输出端连接于粗调环路，电容C3的一端连接于跨导运算放大器的输出端，电容C3的另一端连接于接地端。
首先鉴频鉴相器比较参考时钟和反馈时钟，通过电荷泵将参考时钟和反馈时钟的差值转换成低通滤波器可以识别的电流形式(Icp_out)，该电流信号被低通滤波器进行积分和滤波处理，通过低通滤波器的电阻电容模块将电流信号转变为细调电压信号和反馈电压信号，其中细调电压信号作为细调电压，控制细调环路；反馈电压信号一方面反馈到电荷泵中，另一方面反馈电压信号通过跨导电容模块，产生粗调电压，控制粗调环路。细调电压信号和粗调电压信号共同作用于压控振荡器，控制压控振荡器产生需要的时钟频率。粗调环路经过PFD、CP、LPF、VCO和divider(分频器)，其中低通滤波器提供两个零极点，一个非零极点(跨导电容模块提供一个非常靠近原点的极点，可以把其近似于一个零极点，跨导电容模块还提供一些远远大于带宽的零极点，可以不作考虑，所以近似来说，粗调环路对应的低通滤波器提供两个零极点，一个非零极点)，提供一个窄的带宽，压控振荡器通过粗调环路提供了高的增益，低通滤波器提供的窄宽带和压控振荡器提供的高增益共同作用，确定锁相环工作的中心频率(即锁相环工作的频率)，扩大了锁相环工作频率的覆盖范围；锁相环的细调环路经过PFD、CP、 LPF中的RC、VCO和divider，其中低通滤波器中的电阻电容模块提供了两个极点(一个零极点，一个非零极点)，一个零点，提供一个宽的带宽，压控振荡器通过细调环路提供了低的增益，低通滤波器提供的宽宽带和压控振荡器提供的低增益共同作用，加快了锁定时间，减小了输出时钟抖动。锁相环模拟核心电路模块和分频器相连，形成了一个反馈系统，该反馈系统直到参考时钟和反馈时钟相位一致或者相差一个固定值时，才将锁相环锁定。
该电路通过低通滤波器的嵌套式连接，使得粗调环路和细调环路共用一个电荷泵和低通滤波器，提高了电路的复用性。一方面使用一个电荷泵减小了功耗，另一方面，对于无源电阻电容滤波器，低通滤波器的复用大大减小了芯片的面积，有利于系统的集成。相对于传统的低通滤波器，加入跨导电容模块，跨导电容模块的一个输入端连接至反馈电压信号，另一个输入端连接至参考电压信号。参考电压信号由Vref_gen(参考电压产生电路)产生，参考电压信号的值大约为电源电压的一半(1/2*vdd)，同时为了弥补不同工艺不同温度下的偏差，参考电压信号可以根据内部可编程逻辑单元的控制信号，配置成为不同的电压值，该电压值为1/2*vdd的正负百分之二十，以电源电压1V为例，参考电压信号可通过配置位被配置为0.4V、 0.45V、0.5V、0.55V或0.6。除了应用双环路的架构，为了进一步提高锁相环输出的时钟性能，还利用跨导运算放大器，迫使反馈电压信号趋近于 Vref(1/2*vdd)，一方面将该反馈电压信号反馈到电荷泵输入端，减小了电荷泵电流源到衬底的寄生电容的充放电问题，从而消除了电荷分流，减小电荷泵的电荷匹配误差，降低了锁相环环路的抖动。另一方面细调电压信号由于锁相环环路的反馈作用，最后会趋近于反馈电压信号，而反馈电压信号又趋近于参考电压信号(1/2*vdd)，这使得不论锁相环工作在什么样的频率下，细调环路的增益都可以工作在一个线性度较好的范围内，进一步提高锁相环对抖动的抑制能力。同时，跨导电容模块的隔离作用，将粗调环路和细调环路很好的隔离起来，使得它们之间在不同协议不同工作条件下互不影响。
低通滤波器通过细调环路和粗调环路连接压控振荡器，细调环路用于将细调电压传输至压控振荡器，粗调环路用于将粗调电压信号传输至压控振荡器。低通滤波器包括两个输出端，分别为第一输出端和第二输出端，压控振荡器包括两个输入端，分别为第一输入端和第二输入端，低通滤波器的第一输出端与压控振荡器的第一输入端通过粗调环路(coarse_tune)相连接，低通滤波器的第一输出端通过粗调环路输出粗调电压信号至压控振荡器中，低通滤波器的第二输出端与压控振荡器的第二输入端通过细调环路(fine_tune)相连接，低通滤波器的第二输出端通过细调环路输出细调电压信号至压控振荡器中。其中，粗调环路的压控振荡器的增益远远大于细调环路的压控振荡器的增益，例如粗调环路的压控振荡器的增益为细调环路的压控振荡器的增益的5倍或10倍，粗调增益和细调增益的大小可以根据用户的具体需求进行设置，本实施例不对其做具体限制。
具体地，压控振荡器，所述低通滤波器通过细调环路和粗调环路连接所述压控振荡器，用于调整所述压控振荡器的增益，并对所述细调电压信号和所述粗调电压信号进行频率调制处理，得到第一时钟信号。
进一步地，压控振荡器用于对电压信号进行频率调制处理，得到第一时钟信号。压控振荡器可以包括i路输出，其中，i为大于等于1的整数，且i为偶数。
粗调电压信号通过粗调环路传输至为压控振荡器，能够为锁相环提供较大的增益和较低的带宽，可以快速的确定压控振荡器的中心频率，扩大锁相环频率覆盖范围，细调电压信号通过细调环路传输至为压控振荡器，能够为锁相环提供较小的增益和较高的带宽，该细调环路对锁相环装置的带宽起决定性作用，并且可以减小锁相环装置的抖动，加快锁定时间。
具体地，相位调整单元，连接压控振荡器，用于对第一时钟信号进行相位调整，得到第二时钟信号。
进一步地，用于对第一时钟信号进行相位调整，得到第二时钟信号。相位调整单元可以包括j路输出，其中，j为大于等于1的整数，且j大于等于整个锁相环装置的输出通路的个数。
其中，相位调整单元包括两种相位调整方式，第一种为通过选择器进行对第一时钟信号进行相位调整，第二种为通过选择器和相位转换模块 (phase shift)进行调整。
对于第一种相位调整方式而言，请参见图4，相位调整单元包括选择器，该选择器的第一输入端连接压控振荡器的输出端，该选择器的第二输入端连接于静态配置位SDX<2:0>(以四路输出为例，X为A/B/C/D)，相位调整单元用于获取第一相位，并根据第一相位对第一时钟信号进行相位调整，得到第二时钟信号。第一种相位调整方式属于一种静态配置。
第一相位为用户根据需求所设置的配置位，即所需要锁相环输出的时钟信号的相位大小，选择器根据配置位的需求对应选择所要输出的相位大小，如配置位所需求的相位大小为45，则选择器将VCO输出的第一时钟信号强制调整为相位为45的第二时钟信号进行输出。常见的应用于FPGA里的锁相环通常可以调整这个相位关系以45度为步长的增加。
例如，请参见图5，本实施例以锁相环装置的输出通路为4路，选择器为8选1选择器(8mux1)，8选1选择器对应可选取的相位为0、45、90、 135、180、225、270、315，且i＝8、j＝4为例进行举例说明，其中，SDA<2： 0>、SDB<2：0>、SDC<2：0>、SDD<2：0>分别为4路输出通路对应的配置位，若某一路输出通路的相位确定，则选择器直接根据配置位选择所需要输出的相位，如SDA<2：0>对应为第一路输出通路的配置位，且则第一路输出通路需要8选1选择器选择第4个相位(即135)，则SDA<2：0> 的配置位可设置为011，此时调整的相位为：SDA<2：0>/8*360。
对于第二种相位调整方式而言，请参见图5，相位调整单元还包括相位转换模块，相位转换模块的输出端连接选择器的第三输入端，相位转换模块用于获取第二相位，并将第二相位传输至选择器，以通过第一相位和第二相位对第一时钟信号进行相位调整，得到第二时钟信号。
相位转换模块的输入端连接于相位控制模块的第一输出端，其中，相位控制模块可以实现在系统运行过程中接收需要进行相位调整的信号，并通过该信号控制对应部分进行动态相位调整，如当需要对第一时钟信号进行动态相位调整时，则相位控制模块控制相位转换模块输出需要动态调整的相位大小，即相位转换模块根据相位控制模块获取需要进行动态调整的第二相位，相位转换模块将该第二相位传输至选择器，则选择器在初始的第一相位的基础上加上第二相位所对应的相位大小即为第二时钟信号的相位，如第一相位SDA<2：0>对应的相位大小为135，即SDA<2：0>为011，第二相位PHA<2：0>对应的相位大小为135，即PHA<2：0>为011，则第二时钟信号的相位为270，此时相位调整步长为：(SDA<2：0>+PHA<2： 0>)/8*360。
应该知道的，控制相位控制模块的动态控制位信号(DYNMAIC CONTROL)可来自内部可编程逻辑模块或者外部动态控制接口。
本实用新型实施例为了平衡不同应用情况下锁相环装置的锁定时间、输出抖动情况、稳定性的关系，该锁相环装置的低通滤波器的带宽、电荷泵的电流、压控振荡器的增益均可通过FPGA的配置位进行动态或静态配置，其中，配置位是对每个部分所需求的数值大小，如低通滤波器的带宽的大小。
本实用新型实施例的锁相环模拟核心电路增加了相位调整单元，可以根据FPGA芯片的不同应用环境进行动态的或静态的配置，以满足不同频率、不同相位的输出时钟的应用要求。
本实用新型实施例的锁相环模拟核心电路在不增加额外电荷泵和滤波器的前提下，利用低通滤波器的嵌套，实现了双环路锁相环结构，既满足了锁定时间和工作频率范围的要求，也可以显著的降低输出时钟抖动，同时节约了功耗和芯片面积。
本实用新型实施例还提供一种锁相环，该锁相环配置有上述所述的锁相环模拟核心电路。
以上内容是结合具体的优选实施方式对本实用新型所作的进一步详细说明，不能认定本实用新型的具体实施只局限于这些说明。对于本实用新型所属技术领域的普通技术人员来说，在不脱离本实用新型构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本实用新型的保护范围。
Claims (10)
1.一种应用于FPGA的双环路锁相环模拟核心电路，其特征在于，包括：
低通滤波器，用于对电流信号进行积分和滤波处理，得到电压信号，其中，电压信号包括细调电压信号和粗调电压信号；
压控振荡器，所述低通滤波器通过细调环路和粗调环路连接所述压控振荡器，用于调整所述压控振荡器的增益，并对所述细调电压信号和所述粗调电压信号进行频率调制处理，得到第一时钟信号。
2.根据权利要求1所述的模拟核心电路，其特征在于，所述低通滤波器包括：
电阻电容模块，用于对电流信号进行积分和滤波，得到细调电压信号和反馈电压信号；
跨导电容模块，用于接收参考电压信号和所述反馈电压信号，并根据所述反馈电压信号和所述参考电压信号得到所述粗调电压信号。
3.根据权利要求2所述的模拟核心电路，其特征在于，所述电阻电容模块包括电容C1、电容C2和电阻R，其中，所述电容C1的一端连接于所述细调环路，所述电容C1的另一端连接于接地端，所述电容C2和所述电阻R依次串接于所述细调环路和接地端之间。
4.根据权利要求3所述的模拟核心电路，其特征在于，所述跨导电容模块包括跨导运算放大器和电容C3，其中，所述跨导运算放大器的第一输入端连接于所述电阻R和所述电容C2之间，所述跨导运算放大器的第二输入端连接于参考电压信号端，所述跨导运算放大器的输出端连接于所述粗调环路，所述电容C3的一端连接于所述跨导运算放大器的输出端，所述电容C3的另一端连接于接地端。
5.根据权利要求1所述的模拟核心电路，其特征在于，还包括：
相位调整单元，连接所述压控振荡器，用于对所述第一时钟信号进行相位调整，得到第二时钟信号。
6.根据权利要求5所述的模拟核心电路，其特征在于，所述相位调整单元包括选择器，连接所述压控振荡器，用于获取第一相位，并根据第一相位对所述第一时钟信号进行相位调整，得到第二时钟信号。
7.根据权利要求6所述的模拟核心电路，其特征在于，所述相位调整单元还包括相位转换模块，连接所述选择器，用于获取第二相位，并将所述第二相位传输至所述选择器，以通过第一相位和第二相位对所述第一时钟信号进行相位调整，得到第二时钟信号。
8.根据权利要求1所述的模拟核心电路，其特征在于，还包括：
电荷泵，连接所述低通滤波器，用于获取信号差异，并将所述信号差异转换为电流信号。
9.根据权利要求8所述的模拟核心电路，其特征在于，还包括：
鉴频鉴相器，连接所述电荷泵，用于获取参考时钟信号和反馈时钟信号，并检测参考时钟信号与反馈时钟信号之间的信号差异。
10.一种锁相环，其特征在于，包括权利要求1至权利要求9任意一项所述的双环路锁相环模拟核心电路。
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Cited By (1)
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| CN109547017A (zh) * | 2018-12-29 | 2019-03-29 | 西安智多晶微电子有限公司 | 一种应用于fpga的双环路锁相环模拟核心电路及锁相环 |
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2018
- 2018-12-29 CN CN201822269114.2U patent/CN209313820U/zh active Active
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| Publication number | Priority date | Publication date | Assignee | Title |
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| CN109547017A (zh) * | 2018-12-29 | 2019-03-29 | 西安智多晶微电子有限公司 | 一种应用于fpga的双环路锁相环模拟核心电路及锁相环 |
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Legal Events
| Date | Code | Title | Description |
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| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: Dual loop PLL analog core circuit and PLL applied to FPGA Effective date of registration: 20220329 Granted publication date: 20190827 Pledgee: Pudong Development Bank of Shanghai Limited by Share Ltd. Xi'an branch Pledgor: XI'AN INTELLIGENCE SILICON TECHNOLOGY, Inc. Registration number: Y2022610000115 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Date of cancellation: 20230328 Granted publication date: 20190827 Pledgee: Pudong Development Bank of Shanghai Limited by Share Ltd. Xi'an branch Pledgor: XI'AN INTELLIGENCE SILICON TECHNOLOGY, Inc. Registration number: Y2022610000115 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right | ||
| PE01 | Entry into force of the registration of the contract for pledge of patent right |
Denomination of utility model: Dual loop phase-locked loop simulation core circuit and phase-locked loop applied to FPGA Effective date of registration: 20230331 Granted publication date: 20190827 Pledgee: Pudong Development Bank of Shanghai Limited by Share Ltd. Xi'an branch Pledgor: XI'AN INTELLIGENCE SILICON TECHNOLOGY, Inc. Registration number: Y2023610000233 |
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| PE01 | Entry into force of the registration of the contract for pledge of patent right | ||
| PC01 | Cancellation of the registration of the contract for pledge of patent right |
Granted publication date: 20190827 Pledgee: Pudong Development Bank of Shanghai Limited by Share Ltd. Xi'an branch Pledgor: XI'AN INTELLIGENCE SILICON TECHNOLOGY, Inc. Registration number: Y2023610000233 |
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| PC01 | Cancellation of the registration of the contract for pledge of patent right |